KR20210019308A - 반도체 패키지 - Google Patents

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KR20210019308A
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KR
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substrate
package
semiconductor device
chip pad
active layer
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김지황
강정민
김현규
심종보
최경세
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삼성전자주식회사
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    • H01L2225/1047—Details of electrical connections between containers
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    • H01L2225/1047—Details of electrical connections between containers
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Abstract

본 개시의 일 실시예에 따른 반도체 패키지는 기판 패턴 및 상기 기판 패턴을 둘러싸는 기판 절연층을 포함하고, 상기 기판 패턴의 일부를 노출시키는 홈을 가지는 패키지 기판; 상기 패키지 기판의 하부의 외부 연결단자; 상기 패키지 기판의 상기 홈에 삽입된 내장형(embedded) 반도체 장치로서, 제1 기판; 상기 제1 기판 상의 제1 활성층; 및 상기 제1 활성층 상의 제1 칩 패드;를 포함하는 상기 내장형 반도체 장치; 상기 패키지 기판의 상기 홈에서 상기 내장형 반도체 장치의 측면의 적어도 일부를 감싸는 매립 절연층; 및 상기 패키지 기판 상에 탑재되고, 상기 패키지 기판 및 상기 내장형 반도체 장치와 연결된 탑재형 반도체 장치;를 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 자세하게는, 복수의 반도체 장치들을 포함하는 반도체 패키지에 관한 것이다.
반도체 장치의 저장 용량이 고용량화됨과 동시에, 반도체 장치를 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 장치들을 포함시키고, 상기 반도체 장치들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 예를 들어, 제1 반도체 장치 상에 제2 반도체 장치가 탑재되는 구조의 반도체 패키지에 관한 연구들이 활발히 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 구동 성능이 개선된 반도체 장치들을 포함하는 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 얇고 가벼운 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 기판 패턴 및 상기 기판 패턴을 둘러싸는 기판 절연층을 포함하고, 홈을 가지는 패키지 기판; 상기 패키지 기판의 하부의 외부 연결단자; 상기 패키지 기판의 상기 홈에 삽입된 내장형(embedded) 반도체 장치로서, 제1 기판; 상기 제1 기판 상의 제1 활성층; 및 상기 제1 활성층 상의 제1 칩 패드;를 포함하는 상기 내장형 반도체 장치; 상기 패키지 기판의 상기 홈에서 상기 내장형 반도체 장치의 측면의 적어도 일부를 감싸는 매립 절연층; 및 상기 패키지 기판 상에 탑재되고, 상기 패키지 기판 및 상기 내장형 반도체 장치와 연결된 탑재형 반도체 장치;를 포함하는 반도체 패키지를 제공할 수 있다.
본 개시의 일 실시예로, 기판 패턴 및 상기 기판 패턴을 둘러싸는 기판 절연층을 포함하고, 내부 공간을 포함하는 패키지 기판; 상기 패키지 기판의 하부의 외부 연결단자; 상기 패키지 기판의 상기 내부 공간에 있고 상기 패키지 기판에 둘러싸인 내장형 반도체 장치로서, 제1 기판; 상기 제1 기판 상의 제1 활성층; 상기 제1 활성층 상의 제1 칩 패드;를 포함하는 내장형 반도체 장치; 상기 내장형 반도체 장치의 측면의 적어도 일부를 감싸는 매립 절연층; 및 상기 패키지 기판 상에 탑재되고, 상기 패키지 기판 및 상기 내장형 반도체 장치와 연결된 탑재형 반도체 장치;를 포함하고, 상기 탑재형 반도체 장치의 하면의 일부는 상기 제1 활성층을 포함하는 상기 내장형 반도체 장치의 상면의 일부와 수직 방향으로 중첩된 것을 특징으로 하는 반도체 패키지를 제공할 수 있다.
본 개시의 일 실시예로, 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지의 상기 하부 반도체 패키지를 제공할 수 있다. 상기 하부 반도체 패키지는 기판 패턴 및 상기 기판 패턴을 둘러싸는 기판 절연층을 포함하고, 상기 기판 패턴의 일부를 노출시키는 홈을 가지는 패키지 기판; 상기 패키지 기판의 하부의 외부 연결단자; 상기 패키지 기판의 상기 홈에 삽입된 내장형 반도체 장치로서, 제1 기판; 상기 제1 기판 상의 제1 활성층; 상기 제1 활성층 상의 제1 칩 패드; 및 상기 제1 기판을 관통하여 상기 제1 활성층 및 상기 홈에 의해 노출된 상기 기판 패턴을 연결시키는 관통 전극;을 포함하는 상기 내장형 반도체 장치; 상기 패키지 기판 상에 탑재되고, 상기 패키지 기판 및 상기 내장형 반도체 장치와 연결된 탑재형 반도체 장치; 상기 패키지 기판 상에 있고, 상기 기판 패턴과 전기적으로 연결된 도전성 포스트; 상기 패키지 기판 상에서 상기 도전성 포스트 및 상기 탑재형 반도체 장치를 둘러싸고, 상기 도전성 포스트의 일부를 노출시키는 몰딩재; 및 상기 몰딩재 상의 인터포저로서, 인터포저 기판; 상기 인터포저 기판의 하부에 형성되고, 상기 도전성 포스트와 접촉하는 인터포저 연결단자;를 포함하는 상기 인터포저;를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지는 상호 전기적으로 연결된 반도체 장치들을 포함할 수 있어서, 상기 반도체 장치들의 구동 성능이 개선될 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지는 패키지 기판 내에 매립된 반도체 장치를 포함할 수 있어서, 반도체 패키지는 얇고 가벼울 수 있다.
도 1 내지 도 4는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도들이다.
도 5 및 도 6은 본 개시의 일 실시예에 따른 패키지 온 패키지 타입의 반도체 패키지의 하부 반도체 패키지의 단면도들이다.
도 7 및 도 8은 본 개시의 일 실시예에 따른 패키지 온 패키지 타입의 반도체 패키지의 단면도들이다.
도 9는 패키지 기판 상에 보호 기판을 부착하는 단계를 보여주는 도면이다.
도 10은 패키지 기판에 홈을 형성하는 단계를 보여주는 도면이다.
도 11은 패키지 기판의 홈에 제1 내장형 반도체 장치를 삽입시키는 단계를 보여주는 도면이다.
도 12는 패키지 기판 상에 탑재형 반도체 장치를 탑재시키는 단계를 보여주는 도면이다.
도 13은 패키지 기판 상에 도전성 포스트를 형성하는 단계를 보여주는 도면이다.
도 14는 패키지 기판 상에 몰딩재를 형성하는 단계를 보여주는 도면이다.
도 15는 인터포저를 탑재하는 단계를 보여주는 도면이다.
도 16은 인터포저 상에 상부 반도체 패키지를 탑재시키는 단계를 보여주는 도면이다.
도 17은 보호 기판을 패키지 기판으로부터 이탈시키는 단계를 보여주는 도면이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지(10)의 단면도이다.
도 1을 참조할 때, 본 개시의 반도체 패키지(10)는 패키지 기판(110), 외부 연결단자(120), 제1 내장형(embedded) 반도체 장치(130a), 탑재형 반도체 장치(140), 제1 칩 연결단자(150a), 제2 칩 연결단자(150b), 내부 연결단자(160), 접착층(170), 및 매립 절연층(180)을 포함할 수 있다.
본 개시의 반도체 패키지(10)의 패키지 기판(110)은 기판 패턴(111) 및 상기 기판 패턴(111)을 둘러싸는 기판 절연층(112)을 포함할 수 있다. 패키지 기판(110)은 인쇄 회로 기판(Printed Circuit Board, PCB)을 포함할 수 있다. 다만, 패키지 기판(110)은 인쇄 회로 기판에 한정되지 않고 세라믹 기판과 같은 다양한 종류의 기판을 포함할 수 있다.
기판 패턴(111)은 수평 방향으로 배열된 복수의 내부 배선 및 상기 내부 배선들을 수직 방향으로 연결시키는 도전성 비아를 포함할 수 있다. 기판 패턴(111)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 금속을 포함할 수 있다.
또한, 기판 절연층(112)은 기판 패턴(111)을 외부의 충격으로부터 보호할 수 있고, 기판 패턴(111)의 전기적 단락을 방지할 수 있다. 예를 들어, 기판 절연층(112)은 에폭시 수지, 폴리페닐렌에테르, 폴리페닐렌옥사이드, 폴리이미드, 및 액정 폴리머 중 적어도 어느 하나를 포함할 수 있다. 다만, 이에 한정되지 않고, 기판 절연층(112)은 다양한 절연성 물질들을 포함할 수 있다.
일 실시예에서, 패키지 기판(110)에는 홈(도 10, H1)이 형성될 수 있다. 보다 구체적으로, 패키지 기판(110)에는 탑재형 반도체 장치(140)를 향하는 홈(H1)이 형성될 수 있다.
패키지 기판(110)의 홈(H1)은 제1 내장형 반도체 장치(130a)가 삽입되는 공간을 제공할 수 있다. 또한, 패키지 기판(110)의 홈(H1)은 제1 내장형 반도체 장치(130a)의 부피보다 큰 부피를 가질 수 있다. 또한, 패키지 기판(110)의 홈(H1)은 제1 내장형 반도체 장치(130a)의 형상과 대응되는 형상으로, 패키지 기판(110)에 형성될 수 있다.
패키지 기판(110)의 홈(H1)의 저면에서 기판 패턴(111)이 노출될 수 있다. 패키지 기판(110)의 기판 패턴(111)이 홈(H1)에 의해 노출될 수 있어서, 제1 내장형 반도체 장치(130a)의 제1 활성층(132)은 관통 전극(134)을 통해 기판 패턴(111)과 전기적으로 연결될 수 있다. 또한, 패키지 기판(110)의 홈(H1)의 깊이는 제1 내장형 반도체 장치(130a)의 두께보다 큰 값을 가질 수 있다.
본 개시의 반도체 패키지(10)의 외부 연결단자(120)는 제1 내장형 반도체 장치(130a) 및 탑재형 반도체 장치(140)를 외부 장치와 전기적으로 연결시키는 단자일 수 있다. 외부 연결단자(120)는 패키지 기판(110)의 기판 패턴(111)과 전기적으로 연결될 수 있다. 예를 들어, 외부 연결단자(120)는 전도성 볼 또는 솔더 볼일 수 있다. 다만 이에 한정되지 않고, 외부 연결단자(120)는 전도성 범프, 전도성 스페이서 및 핀 그리드 어레이 중 적어도 어느 하나를 포함할 수 있다.
본 개시의 반도체 패키지(10)의 제1 내장형 반도체 장치(130a)는 패키지 기판(110)의 홈(H1)에 삽입될 수 있다. 보다 구체적으로, 제1 내장형 반도체 장치(130a)는 패키지 기판(110)의 홈(H1)에 삽입되어, 기판 패턴(111)과 연결될 수 있다. 또한, 제1 내장형 반도체 장치(130a)는 제1 활성층(132)이 탑재형 반도체 장치(140)를 바라보는 방향으로 패키지 기판(110)의 홈(H1)에 삽입될 수 있다.
제1 내장형 반도체 장치(130a)는 메모리 반도체 장치를 포함할 수 있다. 메모리 반도체 장치는 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 장치를 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 장치를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 내장형 반도체 장치(130a)는 다양한 종류의 반도체 장치들을 포함할 수 있다.
제1 내장형 반도체 장치(130a)는 제1 기판(131), 제1 활성층(132), 제1 칩 패드(133) 및 관통 전극(134)을 포함할 수 있다. 제1 기판(131)은 실리콘 웨이퍼를 포함할 수 있다.
제1 활성층(132)은 제1 기판(131) 상에 형성될 수 있다. 제1 활성층(132)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 상기 복수의 개별 소자들은 다양한 미세 전자 소자(microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system) 등을 포함할 수 있다. 또한, 도 1 에 도시되지 않았지만, 제1 활성층(132) 상에는 보호층(미도시)이 형성될 수 있다.
제1 칩 패드(133)는 제1 활성층(132) 상에 있을 수 있다. 제1 칩 패드(133)는 상기 제1 활성층(132)과 전기적으로 연결되는 패드일 수 있다. 또한, 제1 칩 패드(133)는 제1 내장형 반도체 장치(130a)와 탑재형 반도체 장치(140)를 전기적으로 연결시키기 위한 패드일 수 있다. 도 1에 도시된 바와 같이, 제1 칩 패드(133)는 탑재형 반도체 장치(140)의 제2 칩 패드(143a)와 수직 방향으로 중첩될 수 있다.
관통 전극(134)은 제1 기판(131)의 상면 및 하면을 관통할 수 있고, 제1 활성층(132)과 전기적으로 연결될 수 있다. 보다 구체적으로, 관통 전극(134)은 제1 활성층(132)의 내부로 연장되어, 제1 활성층(132)의 복수의 개별 소자들과 전기적으로 연결될 수 있다.
관통 전극(134)은 기둥 형상일 수 있다. 또한, 관통 전극(134)은 기둥 형상의 표면에 형성되는 배리어 막 및 상기 배리어 막 내부를 채우는 매립 도전층을 포함할 수 있다. 상기 매립 도전층은 전도성 소재를 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 어느 하나의 금속을 포함할 수 있다. 상기 매립 도전층은 제1 활성층(132)의 내부로 연장될 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 제1 내장형 반도체 장치(130a)는일 영역에서 제1 칩 패드(133)를 포함할 수 있고, 상기 일 영역과 이격된 영역에서 관통 전극(134)을 포함할 수 있다. 또한, 제1 내장형 반도체 장치(130a)는 제1 칩 패드(133)가 관통 전극(134)보다 패키지 기판(110)의 중앙부에 가깝도록, 패키지 기판(110)의 홈(H1)에 삽입될 수 있다.
본 개시의 반도체 패키지(10)의 내부 연결단자(160)는 제1 내장형 반도체 장치(130a) 및 패키지 기판(110) 사이에 개재되어, 제1 내장형 반도체 장치(130a)를 패키지 기판(110)과 연결시킬 수 있다. 보다 구체적으로, 내부 연결단자(160)는 제1 내장형 반도체 장치(130a) 및 패키지 기판(110)의 홈(H1)의 저면 사이에 개재될 수 있다. 내부 연결단자(160)는 관통 전극(134)의 하부에 형성된 전도성 볼 또는 솔더 볼일 수 있고, 내부 연결단자(160)는 관통 전극(134)과 기판 패턴(111)을 전기적으로 연결시킬 수 있다.
본 개시의 반도체 패키지(10)의 접착층(170)은 패키지 기판(110)의 홈(H1)의 저면 및 제1 내장형 반도체 장치(130a) 사이에 개재될 수 있고, 제1 내장형 반도체 장치(130a)를 패키지 기판(110)의 홈(H1)에 견고히 부착시키도록 구성될 수 있다. 접착층(170)은 비전도성 필름(non-conductive film, NCF)일 수 있고, 예를 들어, 절연성 폴리머로 구성된 필름일 수 있다. 또한, 접착층(170)은 패키지 기판(110) 및 제1 내장형 반도체 장치(130a) 사이에서 내부 연결단자(160)를 둘러쌀 수 있다.
본 개시의 반도체 패키지(10)의 매립 절연층(180)은 패키지 기판(110)의 홈(H1)의 내측벽과 제1 내장형 반도체 장치(130a)의 측면 사이에 형성된 이격 공간을 채울 수 있다. 매립 절연층(180)은 제1 내장형 반도체 장치(130a)의 측면을 감쌀 수 있고, 상면을 덮을 수 있다. 다만, 매립 절연층(180)은 제1 내장형 반도체 장치(130a)의 제1 칩 패드(133)를 덮지 않고 노출시킬 수 있다. 매립 절연층(180)은 제1 내장형 반도체 장치(130a)를 패키지 기판(110)의 홈(H1)에 견고히 부착시키도록 구성될 수 있다.
매립 절연층(180)은 절연성 물질을 포함할 수 있다. 예를 들어, 매립 절연층(180)은 에폭시 수지, 폴리벤조비스옥사졸(polybenzobisoxazole; PBO), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리이미드(polymide), 및 폴리이미드 유도체(polymide derivative) 중 적어도 어느 하나를 포함할 수 있다.
본 개시의 탑재형 반도체 장치(140)는 패키지 기판(110) 상에 탑재되는 반도체 장치일 수 있다. 탑재형 반도체 장치(140)는 패키지 기판(110) 및 제1 내장형 반도체 장치(130a)와 연결될 수 있다.
일 실시예에서, 탑재형 반도체 장치(140)는 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 장치를 포함할 수 있다. 다만 이에 한정되지 않고, 탑재형 반도체 장치(140)는 다양한 종류의 반도체 장치들을 포함할 수 있다.
탑재형 반도체 장치(140)는 제2 기판(141), 제2 활성층(142), 제2 칩 패드(143a), 및 제3 칩 패드(143b)를 포함할 수 있다. 탑재형 반도체 장치(140)의 제2 기판(141), 제2 활성층(142), 제2 칩 패드(143a), 및 제3 칩 패드(143b)에 관한 기술적 사상은 제1 내장형 반도체 장치(130a)의 내용을 포함할 수 있으므로, 자세한 내용은 생략한다.
일 실시예에서, 탑재형 반도체 장치(140)는 제2 활성층(142)이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 탑재될 수 있다. 이에 따라, 탑재형 반도체 장치(140)의 제2 활성층(142)과 제1 내장형 반도체 장치(130a)의 제1 활성층(132)은 마주볼 수 있다.
또한, 탑재형 반도체 장치(140)의 하면의 일부는 제1 활성층(132)을 포함하는 제1 내장형 반도체 장치(130a)의 상면의 일부와 수직 방향으로 중첩될 수 있다.
탑재형 반도체 장치(140)는 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 제1 내장형 반도체 장치(130a)와 연결되는 탑재형 반도체 장치(140)의 일 영역일 수 있고, 제2 영역(A2)은 패키지 기판(110)과 연결되는 탑재형 반도체 장치(140)의 일 영역일 수 있다. 또한, 제1 영역(A1)은 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩된 탑재형 반도체 장치(140)의 일 영역일 수 있고, 제2 영역(A2)은 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩되지 않은 탑재형 반도체 장치(140)의 일 영역일 수 있다.
탑재형 반도체 장치(140)의 제2 칩 패드(143a)는 제1 영역(A1)에 있을 수 있고, 제1 내장형 반도체 장치(130a)의 제1 칩 패드(133)와 전기적으로 연결될 수 있다. 탑재형 반도체 장치(140)의 제3 칩 패드(143b)는 제2 영역(A2)에 있을 수 있고, 패키지 기판(110)의 기판 패턴(111)과 전기적으로 연결될 수 있다. 다시 말해, 탑재형 반도체 장치(140)는 제2 칩 패드(143a)를 통해 제1 내장형 반도체 장치(130a)와 연결될 수 있다. 또한, 탑재형 반도체 장치(140)는 제3 칩 패드(143b)를 통해 패키지 기판(110)과 연결될 수 있다.
일 실시예에서, 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩되는 제2 칩 패드(143a)를 갖는 제2 기판(141)의 폭은 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩되지 않는 제3 칩 패드(143b)를 갖는 제2 기판(141)의 폭보다 작을 수 있다.
본 개시의 반도체 패키지(10)의 제1 칩 연결단자(150a)는 탑재형 반도체 장치(140)의 제2 칩 패드(143a) 및 제1 내장형 반도체 장치(130a)의 제1 칩 패드(133) 사이에 개재될 수 있다. 또한, 제1 칩 연결단자(150a)는 제1 칩 패드(133) 및 제2 칩 패드(143a)를 전기적으로 연결시킬 수 있다. 일 실시예에서, 제1 칩 연결단자(150a)는 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩될 수 있다.
제2 칩 연결단자(150b)는 탑재형 반도체 장치(140)의 제3 칩 패드(143b) 및 패키지 기판(110) 사이에 개재될 수 있다. 또한, 제2 칩 연결단자(150b)는 기판 패턴(111) 및 제3 칩 패드(143b)를 전기적으로 연결시킬 수 있다. 일 실시예에서, 제2 칩 연결단자(150b)는 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩되지 않을 수 있다.
본 개시의 반도체 패키지(10)의 제1 내장형 반도체 장치(130a) 및 탑재형 반도체 장치(140)가 상호 전기적으로 연결될 수 있고 짧은 전기적 연결 경로를 가질 수 있어서, 상기 반도체 장치들의 구동 성능이 개선될 수 있다.
또한, 본 개시의 반도체 패키지(10)는 패키지 기판(110)의 홈(H1)에 삽입된 제1 내장형 반도체 장치(130a)를 포함할 수 있어서, 반도체 패키지(10)는 얇고 가벼울 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지(20)의 단면도이다.
본 개시의 반도체 패키지(20)는 패키지 기판(110), 외부 연결단자(120), 제2 내장형(embedded) 반도체 장치(130b), 탑재형 반도체 장치(140), 제1 칩 연결단자(150a), 제2 칩 연결단자(150b), 접착층(170), 및 매립 절연층(180)을 포함할 수 있다. 반도체 패키지(20)의 패키지 기판(110), 외부 연결단자(120), 탑재형 반도체 장치(140), 제1 칩 연결단자(150a), 제2 칩 연결단자(150b), 접착층(170), 및 매립 절연층(180)에 관한 기술적 사상은 도 1을 참조하여 설명한 내용을 포함할 수 있으므로 자세한 내용은 생략한다.
도 2를 참조할 때, 패키지 기판(110)은 내부 공간을 포함할 수 있다. 상기 내부 공간은 패키지 기판(110)에 의해 둘러싸일 수 있다. 보다 구체적으로, 패키지 기판(110)은 상기 내부 공간을 차단시킬 수 있다. 이에 따라, 패키지 기판(110)을 외부에서 봤을 때, 상기 내부 공간은 외부에 노출되지 않을 수 있다.
패키지 기판(110)은 전술한 바와 같이 기판 패턴(111)을 포함할 수 있다. 또한, 도 1을 참조할 때, 상기 내부 공간의 상부를 덮는 기판 패턴(111)은 상부 기판 패턴(111a)으로 정의될 수 있다. 다시 말해, 상부 기판 패턴(111a)은 기판 패턴(111) 중 상기 내부 공간보다 높은 레벨에 있는 기판 패턴(111)일 수 있다. 상부 기판 패턴(111a)은 제1 칩 패드(133)와 이격될 수 있다.
일 실시예에서, 상부 기판 패턴(111a)을 위에서 아래로 내려다 봤을 때, 상부 기판 패턴(111a)은 약 1 마이크로미터 내지 약 7 마이크로미터의 폭을 가질 수 있다. 보다 구체적으로, 상부 기판 패턴(111a)은 약 1 마이크로미터 내지 약 5 마이크로미터의 폭을 가질 수 있다. 또한, 상부 기판 패턴(111a) 사이의 이격 거리는 약 1 마이크로미터 내지 약 7 마이크로미터일 수 있다. 보다 구체적으로, 상부 기판 패턴(111a) 사이의 이격 거리는 약 1 마이크로미터 내지 약 5 마이크로미터일 수 있다.
본 개시의 반도체 패키지(20)의 제2 내장형 반도체 장치(130b)는 패키지 기판(110)의 상기 내부 공간에 있을 수 있다. 보다 구체적으로, 제2 내장형 반도체 장치(130b)는 제1 활성층(132)이 탑재형 반도체 장치(140)를 바라보는 방향으로 패키지 기판(110)의 상기 내부 공간에 있을 수 있다. 또한, 제2 내장형 반도체 장치(130b)의 제1 활성층(132)은 상기 내부 공간에서 상부 기판 패턴(111a)과 전기적으로 연결될 수 있다. 이에 따라, 제2 내장형 반도체 장치(130b)는 외부 연결단자(120)와 연결될 수 있다.
제2 내장형 반도체 장치(130b)는 제1 기판(131), 제1 활성층(132), 및 제1 칩 패드(133)를 포함할 수 있다. 제2 내장형 반도체 장치(130b)는 도 1의 제1 내장형 반도체 장치(130a)와 달리 관통 전극을 포함하지 않을 수 있다. 제2 내장형 반도체 장치(130b)의 제1 기판(131), 제1 활성층(132), 및 제1 칩 패드(133)에 관한 기술적 사상은 도 1을 참조하여 설명한 내용을 포함할 수 있으므로, 자세한 내용은 생략한다.
본 개시의 반도체 패키지(20)의 접착층(170)은 패키지 기판(110) 및 제2 내장형 반도체 장치(130b) 사이에 개재될 수 있고, 제2 내장형 반도체 장치(130b)를 패키지 기판(110)의 상기 내부 공간에 견고히 부착시키도록 구성될 수 있다. 접착층(170)은 비전도성 필름일 수 있고, 예를 들어, 절연성 폴리머로 구성된 필름일 수 있다.
본 개시의 반도체 패키지(20)의 매립 절연층(180)은 패키지 기판(110)의 내벽과 제2 내장형 반도체 장치(130b)의 측면 사이에 형성된 이격 공간을 채울 수 있다. 매립 절연층(180)은 절연성 물질을 포함할 수 있다. 예를 들어, 매립 절연층(180)은 에폭시 수지, 폴리벤조비스옥사졸, 벤조사이클로부텐, 폴리이미드, 및 폴리이미드 유도체 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 패키지 기판(110)은 제2 내장형 반도체 장치(130b)의 상부를 덮을 수 있다. 제2 내장형 반도체 장치(130b)의 상부는 상기 제2 내장형 반도체 장치(130b)에서 제1 활성층(132)이 형성된 부분일 수 있다. 보다 구체적으로, 패키지 기판(110)의 기판 절연층(112)은 제2 내장형 반도체 장치(130b)의 상부를 덮되, 제2 내장형 반도체 장치(130b)의 제1 칩 패드(133)를 노출시킬 수 있다. 제2 내장형 반도체 장치(130b)의 제1 칩 패드(133)는 후술할 탑재형 반도체 장치(140)의 제2 패드(143a)와 전기적으로 연결될 수 있다.
또한, 패키지 기판(110)은 제2 내장형 반도체 장치(130b)의 상부에서 전술한 상부 기판 패턴(111a)을 포함할 수 있다. 상부 기판 패턴(111a)은 상기 상부 기판 패턴(111a) 보다 낮은 레벨의 기판 패턴(111)과 도전성 비아를 통해 전기적으로 연결될 수 있고, 최종적으로 외부 연결단자(120)와 전기적으로 연결될 수 있다. 다시 말해, 제2 내장형 반도체 장치(130b)의 제1 활성층(132)은 상부 기판 패턴(111a)을 통해 외부 연결단자(120)와 전기적으로 연결될 수 있다.
탑재형 반도체 장치(140)는 제2 기판(141), 제2 활성층(142), 제2 칩 패드(143a), 및 제3 칩 패드(143b)를 포함할 수 있다. 탑재형 반도체 장치(140)는 제2 활성층(142)이 패키지 기판(110)을 향하도록 패키지 기판(110) 상에 탑재될 수 있다. 이에 따라, 탑재형 반도체 장치(140)의 제2 활성층(142)과 제2 내장형 반도체 장치(130b)의 제1 활성층(132)은 마주볼 수 있다.
또한, 탑재형 반도체 장치(140)의 하면의 일부는 제1 활성층(132)을 포함하는 제2 내장형 반도체 장치(130b)의 상면의 일부와 수직 방향으로 중첩될 수 있다.
탑재형 반도체 장치(140)는 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 제2 내장형 반도체 장치(130b)와 연결되는 탑재형 반도체 장치(140)의 일 영역일 수 있고, 제2 영역(A2)은 패키지 기판(110)과 연결되는 탑재형 반도체 장치(140)의 일 영역일 수 있다. 또한, 제1 영역(A1)은 패키지 기판(110)의 상기 내부 공간과 수직 방향으로 중첩된 탑재형 반도체 장치(140)의 일 영역일 수 있고, 제2 영역(A2)은 패키지 기판(110)의 상기 내부 공간과 수직 방향으로 중첩되지 않은 탑재형 반도체 장치(140)의 일 영역일 수 있다.
탑재형 반도체 장치(140)의 제2 칩 패드(143a)는 제1 영역(A1)에 있을 수 있고, 제2 내장형 반도체 장치(130b)의 제1 칩 패드(133)와 전기적으로 연결될 수 있다. 탑재형 반도체 장치(140)의 제3 칩 패드(143b)는 제2 영역(A2)에 있을 수 있고, 패키지 기판(110)의 기판 패턴(111)과 전기적으로 연결될 수 있다. 다시 말해, 탑재형 반도체 장치(140)는 제2 칩 패드(143a)를 통해 제2 내장형 반도체 장치(130b)와 연결될 수 있다. 또한, 탑재형 반도체 장치(140)는 제3 칩 패드(143b)를 통해 패키지 기판(110)과 연결될 수 있다.
일 실시예에서, 패키지 기판(110)의 상기 내부 공간과 수직 방향으로 중첩되는 제2 칩 패드(143a)를 갖는 제2 기판(141)의 폭은 패키지 기판(110)의 상기 내부 공간과 수직 방향으로 중첩되지 않는 제3 칩 패드(143b)를 갖는 제2 기판(141)의 폭보다 작을 수 있다.
본 개시의 반도체 패키지(20)의 제1 칩 연결단자(150a)는 탑재형 반도체 장치(140)의 제2 칩 패드(143a) 및 제2 내장형 반도체 장치(130b)의 제1 칩 패드(133) 사이에 개재될 수 있다. 또한, 제1 칩 연결단자(150a)는 제1 칩 패드(133) 및 제2 칩 패드(143a)를 전기적으로 연결시킬 수 있다. 일 실시예에서, 제1 칩 연결단자(150a)는 패키지 기판(110)의 상기 내부 공간과 수직 방향으로 중첩될 수 있다.
또한, 제2 칩 연결단자(150b)는 탑재형 반도체 장치(140)의 제3 칩 패드(143b) 및 패키지 기판(110) 사이에 개재될 수 있다. 또한, 제2 칩 연결단자(150b)는 기판 패턴(111) 및 제3 칩 패드(143b)를 전기적으로 연결시킬 수 있다. 일 실시예에서, 제2 칩 연결단자(150b)는 패키지 기판(110)의 상기 내부 공간과 수직 방향으로 중첩되지 않을 수 있다.
본 개시의 반도체 패키지(20)의 제2 내장형 반도체 장치(130b) 및 탑재형 반도체 장치(140)는 상호 전기적으로 연결되고 짧은 전기적 연결 경로를 가질 수 있어서, 상기 반도체 장치들의 구동 성능이 개선될 수 있다.
또한, 본 개시의 반도체 패키지(20)는 패키지 기판(110)의 상기 내부 공간에 삽입된 제2 내장형 반도체 장치(130b)를 포함할 수 있어서, 반도체 패키지(20)는 얇고 가벼울 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지(11)의 단면도이다.
도 3의 반도체 패키지(11)는 도 1의 반도체 패키지(10)를 포함할 수 있고, 몰딩재(190) 및 히트 싱크(195)를 더 포함할 수 있다.
일 실시예에서, 몰딩재(190)는 패키지 기판(110) 상에서 탑재형 반도체 장치(140)를 둘러쌀 수 있다. 몰딩재(190)는 패키지 기판(110) 상에 탑재형 반도체 장치(140)를 견고히 고정시키도록 구성될 수 있다. 도 1 에 도시된 바와 같이, 몰딩재(190)는 탑재형 반도체 장치(140)의 측면을 둘러싸고, 상면은 덮지 않을 수 있다. 다만 이에 한정되지 않고, 몰딩재(190)는 탑재형 반도체 장치(140)의 측면 및 상면을 모두 둘러쌀 수 있다.
일 실시예에서, 히트 싱크(195)는 몰딩재(190) 또는 탑재형 반도체 장치(140) 상에 탑재될 수 있다. 히트 싱크(195)는 탑재형 반도체 장치(140) 및 제1 내장형 반도체 장치(130a)에서 발생한 열을 외부로 방출시키도록 구성될 수 있다.
히트 싱크(195)는 열 전도성이 우수한 금속 물질을 포함할 수 있다. 예를 들어, 히트 싱크(195)는 알루미늄(Al), 니켈(Ni), 구리(Cu), 마그네슘(Mg), 및 은(Ag) 중 적어도 어느 하나의 금속 물질을 포함할 수 있다. 또한, 히트 싱크(195)는 접착 필름(미도시)에 의해 몰딩재(190) 또는 탑재형 반도체 장치(140) 상에 부착될 수 있다. 상기 접착 필름은 자체적으로 접착 특성이 있는 필름일 수 있고, 예를 들어, 양면 접착 필름일 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지(21)의 단면도이다.
도 4의 반도체 패키지(21)는 도 2의 반도체 패키지(20)를 포함할 수 있고, 몰딩재(190) 및 히트 싱크(195)를 더 포함할 수 있다. 몰딩재(190) 및 히트 싱크(195) 에 관한 기술적 사상은 도 3을 참조하여 설명한 내용을 포함할 수 있으므로, 자세한 내용은 생략한다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지(15)의 단면도이다. 도 5의 반도체 패키지(15)는 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지(package-on-package, PoP) 타입의 반도체 패키지의 상기 하부 반도체 패키지일 수 있다.
본 개시의 반도체 패키지(15)는 도 1의 반도체 패키지(10)를 포함할 수 있고, 도전성 포스트(210), 몰딩재(190), 및 인터포저(30)를 더 포함할 수 있다.
본 개시의 반도체 패키지(15)의 도전성 포스트(210)는 패키지 기판(110) 상에 있고, 기판 패턴(111)과 전기적으로 연결될 수 있다. 또한, 도전성 포스트(210)는 인터포저(30)를 패키지 기판(110)과 전기적으로 연결시킬 수 있다. 보다 구체적으로, 도전성 포스트(210)의 상부는 인터포저 연결단자(320)와 연결되고, 도전성 포스트(210)의 하부는 기판 패턴(111)과 전기적으로 연결될 수 있다. 또한, 도전성 포스트(210)는 탑재형 반도체 장치(140)의 외곽에 있을 수 있고, 탑재형 반도체 장치(140)를 둘러쌀 수 있다.
몰딩재(190)는 패키지 기판(110) 상에서, 탑재형 반도체 장치(140) 및 도전성 포스트(210)를 둘러쌀 수 있다. 또한, 몰딩재(190)는 도전성 포스트(210)의 상부 일부를 노출시키는 홀(도 14, H2)을 포함할 수 있다. 상기 홀에 의해 노출된 도전성 포스트(210)는 인터포저 연결단자(320)와 접촉할 수 있다.
인터포저(30)는 인터포저 기판(310), 및 상기 인터포저 기판(310)의 하부에 형성된 인터포저 연결단자(320)를 포함할 수 있다.
인터포저 기판(310)은 캐리어, 인쇄회로기판, 및 웨이퍼 중 적어도 어느 하나를 포함할 수 있다. 또한, 인터포저(30)는 인터포저 기판 패턴(311) 및 상기 인터포저 기판 패턴(311)을 둘러싸는 인터포저 절연층(312)을 포함할 수 있다.
인터포저 기판 패턴(311)은 인터포저 연결단자(320)와 전기적으로 연결될 수 있다. 인터포저 절연층(312)은 인터포저 기판 패턴(311)을 둘러쌀 수 있다. 인터포저 절연층(312)은 인터포저 기판 패턴(311)을 외부의 충격으로부터 보호할 수 있고, 인터포저 기판 패턴(311)의 전기적 단락을 방지하도록 구성될 수 있다.
인터포저 연결단자(320)는 인터포저 기판(310)의 하부에 형성되고, 도전성 포스트(210)와 맞닿을 수 있다. 인터포저 연결단자(320)는 인터포저 기판 패턴(311)과 전기적으로 연결될 수 있다. 또한, 인터포저 연결단자(320)는 전도성 볼 또는 솔더 볼일 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지(25)의 단면도이다. 도 6의 반도체 패키지(25)는 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지의 상기 하부 반도체 패키지일 수 있다.
본 개시의 반도체 패키지(25)는 도 2의 반도체 패키지(20)를 포함할 수 있고, 도전성 포스트(210), 몰딩재(190), 및 인터포저(30)를 더 포함할 수 있다. 도전성 포스트(210), 몰딩재(190), 및 인터포저(30)에 관한 기술적 사상은 도 5를 참조하여 설명한 내용을 포함할 수 있으므로, 자세한 내용은 생략한다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지(1)의 단면도이다. 도 7을 참조할 때, 반도체 패키지(1)는 하부 반도체 패키지(도 5, 15) 및 상부 반도체 패키지(40)를 포함하는 패키지 온 패키지 타입의 반도체 패키지일 수 있다. 하부 반도체 패키지(15)에 관한 기술적 사상은 도 5를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
일 실시예에서, 상부 반도체 패키지(40)는 인터포저(30) 상에 탑재될 수 있다. 상부 반도체 패키지(40)의 상부 반도체 장치(410)는 인터포저(30)를 통해 패키지 기판(110)과 연결될 수 있다.
상부 반도체 패키지(40)는 상부 반도체 장치(410), 상부 패키지 기판(420), 상부 몰딩재(430), 및 상부 연결단자(440)를 포함할 수 있다. 상부 반도체 장치(410)는 제1 내장형 반도체 장치(130a) 및 탑재형 반도체 장치(140)와 다른 종류의 반도체 장치일 수 있다. 다만 이에 한정되지 않고, 상부 반도체 장치(410)는 제1 내장형 반도체 장치(130a) 및 탑재형 반도체 장치(140) 중 어느 하나와 같은 종류의 반도체 장치일 수 있다.
상부 반도체 장치(410)는 제3 기판(411) 및 제3 활성층(412)을 포함할 수 있다. 일 실시예에서, 제3 기판(411)은 실리콘 웨이퍼를 포함할 수 있다. 제3 활성층(412)은 제3 기판(411) 상에 형성될 수 있고, 다양한 종류의 복수의 개별 소자들을 포함할 수 있다. 상부 반도체 장치(410)는 제3 활성층(412)이 상부 패키지 기판(420)을 향하는 방향으로 상부 패키지 기판(420) 상에 탑재될 수 있다.
상부 패키지 기판(420)은 상부 반도체 장치(410)를 지지할 수 있다. 또한, 상부 패키지 기판(420)은 상부 기판 패턴(미도시) 및 상기 상부 기판 패턴을 둘러싸는 상부 기판 절연층(미도시)을 포함할 수 있다. 상부 패키지 기판(420)은 인쇄 회로 기판을 포함할 수 있다. 다만, 패키지 기판(110)은 인쇄 회로 기판에 한정되지 않고 세라믹 기판과 같은 다양한 종류의 기판을 포함할 수 있다. 상부 패키지 기판(420)의 상기 상부 기판 패턴은 상부 반도체 장치(410)의 제3 활성층(412)과 전기적으로 연결될 수 있다.
상부 몰딩재(430)는 상부 패키지 기판(420) 상에서 상부 반도체 장치(410)를 둘러쌀 수 있다. 상부 몰딩재(430)는 상부 패키지 기판(420) 상에 상부 반도체 장치(410)를 견고히 고정시키도록 구성될 수 있다. 상부 몰딩재(430)는 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나의 소재를 포함할 수 있다. 상부 몰딩재(430)는 상부 반도체 장치(410)의 측면을 둘러싸고, 상부 반도체 장치(410)의 상면을 외부에 노출시킬 수 있다. 다만 이에 한정되지 않고, 상부 몰딩재(430)는 상부 반도체 장치(410)의 측면 및 상면을 모두 덮을 수 있고, 상부 반도체 장치(410)의 상면을 외부에 노출시키지 않을 수 있다.
상부 연결단자(440)는 상부 패키지 기판(420)의 하부에 형성될 수 있다. 보다 구체적으로, 상부 연결단자(440)는 상부 패키지 기판(420) 및 인터포저 기판(310) 사이에 개재될 수 있다. 또한, 상부 연결단자(440)는 상부 패키지 기판(420)의 상기 상부 기판 패턴과 전기적으로 연결될 수 있다. 상부 연결단자(440)는 상부 패키지 기판(420)의 상기 상부 기판 패턴과 인터포저 기판(310)의 인터포저 기판 패턴(311)을 전기적으로 연결시킬 수 있다.
상부 반도체 패키지(40)의 상부 반도체 장치(410)는 인터포저(30) 및 도전성 포스트(210)를 통해 패키지 기판(110)과 연결될 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 패키지(2)의 단면도이다. 도 8을 참조할 때, 반도체 패키지(2)는 하부 반도체 패키지(도 6, 25) 및 상부 반도체 패키지(40)를 포함하는 패키지 온 패키지 타입의 반도체 패키지일 수 있다. 하부 반도체 패키지(25)에 관한 기술적 사상은 도 6을 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
일 실시예에서, 상부 반도체 패키지(40)는 인터포저(30) 상에 탑재될 수 있다. 상부 반도체 패키지(40)의 상부 반도체 장치(410)는 인터포저(30)를 통해 패키지 기판(110)과 연결될 수 있다. 상부 반도체 패키지(40)는 상부 반도체 장치(410), 상부 패키지 기판(420), 상부 몰딩재(430), 및 상부 연결단자(440)를 포함할 수 있고, 상부 반도체 패키지(40)에 관한 기술적 사상은 도 7을 참조하여 설명한 내용을 포함할 수 있으므로 자세한 내용은 생략한다.
이하, 도 9 내지 도 17을 참조하여, 본 개시의 반도체 패키지를 제조하는 방법에 대하여 설명한다. 보다 구체적으로, 도 9 내지 도 17을 참조하여, 도 7의 패키지 온 패키지 타입의 반도체 패키지(1)를 제조하는 방법에 대하여 설명한다.
도 9는 패키지 기판(110) 상에 보호 기판(109)을 부착하는 단계를 보여주는 도면이다. 도 9를 참조할 때, 본 개시의 반도체 패키지 제조 방법은 패키지 기판(110) 상에 보호 기판(109)을 부착하는 단계를 포함할 수 있다. 보호 기판(109)은 패키지 연결단자(120)가 형성된 패키지 기판(110)의 일 면에 부착되고, 패키지 연결단자(120)를 둘러쌀 수 있다. 보호 기판(109)은 후술할 반도체 패키지 제조 단계들에서 패키지 연결단자(120)를 외부의 충격으로부터 보호할 수 있다.
도 10은 패키지 기판(110)에 홈(H1)을 형성하는 단계를 보여주는 도면이다. 도 10을 참조할 때, 본 개시의 반도체 패키지 제조 방법은 패키지 기판(110)에 홈(H1)을 형성하는 단계를 포함할 수 있다. 상기 홈(H1)은 식각 공정 또는 레이저 드릴링 공정 등을 통해 패키지 기판(110)에 형성될 수 있다. 다만 이에 한정되지 않고, 홈(H1)은 다양한 방법으로 패키지 기판(110)에 형성될 수 있다.
일 실시예에서, 패키지 기판(110)에 홈(H1)을 형성하는 단계는 기판 패턴(111)이 외부에 노출되도록 패키지 기판(110)에 홈(H1)을 형성하는 단계를 포함할 수 있다. 또한, 패키지 기판(110)의 홈(H1)은 제1 내장형 반도체 장치(130a)의 형상과 대응되는 형상으로 형성될 수 있다. 또한, 패키지 기판(110)의 홈(H1)은 제1 내장형 반도체 장치(130a)보다 큰 부피로 형성될 수 있다.
도 11은 패키지 기판(110)의 홈(H1)에 제1 내장형 반도체 장치(130a)를 삽입시키는 단계를 보여주는 도면이다. 도 11을 참조할 때, 본 개시의 반도체 패키지 제조 방법은 패키지 기판(110)의 홈(H1)에 제1 내장형 반도체 장치(130a)를 삽입시키는 단계 및 제1 내장형 반도체 장치(130a)를 패키지 기판(110)과 전기적으로 연결시키는 단계를 포함할 수 있다.
일 실시예에서, 제1 내장형 반도체 장치(130a)는 관통 전극(134)이 패키지 기판(110)의 기판 패턴(111)과 전기적으로 연결되도록 홈(H1)에 삽입될 수 있다. 보다 구체적으로, 관통 전극(134)의 하부에 형성된 내부 연결단자(160)는 홈(H1)에 의해 노출된 기판 패턴(111)과 전기적으로 연결될 수 있다. 보다 구체적으로, 내부 연결단자(160)는 관통 전극(134) 및 기판 패턴(111) 사이에 개재되어, 관통 전극(134) 및 기판 패턴(111)을 전기적으로 연결시킬 수 있다.
일 실시예에서, 접착층(170)이 패키지 기판(110) 및 제1 내장형 반도체 장치(130a) 사이에 형성될 수 있다. 또한, 접착층(170)은 내부 연결단자(160)를 둘러싸도록 형성될 수 있다. 접착층(170)은 제1 내장형 반도체 장치(130a)를 패키지 기판(110)의 홈(H1)에 견고히 부착시킬 수 있다.
일 실시예에서, 매립 절연층(180)은 패키지 기판(110)의 내벽과 제1 내장형 반도체 장치(130a)의 측면 사이의 이격 공간에 형성될 수 있다. 매립 절연층(180)은 제1 내장형 반도체 장치(130a)의 측면을 감쌀 수 있고, 상면을 덮을 수 있다. 다만, 매립 절연층(180)은 제1 내장형 반도체 장치(130a)의 제1 칩 패드(133)를 덮지 않고 외부에 노출시킬 수 있다.
도 12는 패키지 기판(110) 상에 탑재형 반도체 장치(140)를 탑재시키는 단계를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 패키지 기판(110) 상에 탑재형 반도체 장치(140)를 탑재시키는 단계를 포함할 수 있다.
전술한 바와 같이, 탑재형 반도체 장치(140)는 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩되는 제1 영역(A1) 및 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩되지 않는 제2 영역(A2)을 포함할 수 있다. 탑재형 반도체 장치(140)는 제1 영역(A1)에서 제2 칩 패드(143a)를 포함할 수 있고, 제2 영역(A2)에서 제3 칩 패드(143b)를 포함할 수 있다.
제1 칩 연결단자(150a)는 제1 칩 패드(133) 및 제2 칩 패드(143a) 사이에 개재되어, 제1 칩 패드(133) 및 제2 칩 패드(143a)를 전기적으로 연결시킬 수 있다. 또한, 제1 칩 연결단자(150a)는 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩될 수 있다. 탑재형 반도체 장치(140)는 제1 칩 연결단자(150a)를 통해, 제1 내장형 반도체 장치(130a)와 연결될 수 있다.
제2 칩 연결단자(150b)는 패키지 기판(110) 및 제3 칩 패드(143b) 사이에 개재되어, 패키지 기판(110)의 기판 패턴(111) 및 제3 칩 패드(143b)를 전기적으로 연결시킬 수 있다. 또한, 제2 칩 연결단자(150b)는 패키지 기판(110)의 홈(H1)과 수직 방향으로 중첩되지 않을 수 있다. 탑재형 반도체 장치(140)는 제2 칩 연결단자(150b)를 통해, 패키지 기판(110)과 전기적으로 연결될 수 있다.
도 13은 패키지 기판(110) 상에 도전성 포스트(210)를 형성하는 단계를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 패키지 기판(110) 상에 도전성 포스트(210)를 형성하는 단계를 포함할 수 있다.
도전성 포스트(210)는 탑재형 반도체 장치(140)의 외곽에 형성될 수 있다. 또한, 도전성 포스트(210)는 탑재형 반도체 장치(140)를 둘러쌀 수 있다. 도전성 포스트(210)의 하부는 기판 패턴(111)과 접촉할 수 있고, 도전성 포스트(210)는 기판 패턴(111)과 전기적으로 연결될 수 있다.
도 14는 패키지 기판(110) 상에 몰딩재(190)를 형성하는 단계를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 패키지 기판(110) 상에 몰딩재(190)를 형성하는 단계 및 몰딩재(190)에 도전성 포스트(210)의 상부 일부를 노출시키는 홈(H2)을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 몰딩재(190)는 패키지 기판(110) 상에서 탑재형 반도체 장치(140) 및 도전성 포스트(210)를 둘러싸도록 형성될 수 있다. 또한, 몰딩재(190)에 형성된 홈(H2)은 도전성 포스트(210)의 상부 일부를 외부에 노출시킬 수 있다. 몰딩재(190)의 홈(H2)은 식각 공정 또는 레이저 드릴링 공정 등으로 형성될 수 있다. 홈(H2)에 의해 노출된 도전성 포스트(210)는 인터포저 연결단자(320)와 연결될 수 있다.
도 15는 인터포저(30)를 탑재하는 단계를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 몰딩재(190) 상에 인터포저(30)를 탑재하는 단계를 포함할 수 있다. 인터포저(30)는 도 5를 참조하여 설명한 기술적 사상을 포함할 수 있다.
일 실시예에서, 인터포저(30)를 탑재하는 단계는 인터포저 연결단자(320)를 도전성 포스트(210)와 연결시키는 단계를 포함할 수 있다. 보다 구체적으로, 인터포저 연결단자(320)는 몰딩재(190)에 형성된 홈(H2)에 삽입되고, 도전성 포스트(210)와 접촉할 수 있다. 일 실시예로, 인터포저 연결단자(320)는 열 경화 공정에 의해 도전성 포스트(210)와 일체화될 수 있다.
도 16은 인터포저(30) 상에 상부 반도체 패키지(40)를 탑재시키는 단계를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 인터포저(30) 상에 상부 반도체 패키지(40)를 탑재시키는 단계를 포함할 수 있다. 일 실시예로, 인터포저(30) 상에 상부 반도체 패키지(40)를 탑재시키는 단계는 인터포저(30)와 상부 반도체 패키지(40)를 전기적으로 연결시키는 단계를 포함할 수 있다. 상부 반도체 패키지(40)에 관한 기술적 사상은 도 7을 참조하여 설명한 내용을 포함할 수 있다.
보다 구체적으로, 상부 반도체 패키지(40)의 상부 연결단자(440)는 상부 패키지 기판(420) 및 인터포저 기판(310) 사이에 개재될 수 있고, 상부 패키지 기판(420)의 상부 기판 패턴과 전기적으로 연결될 수 있다.
도 17은 보호 기판(109)을 패키지 기판(110)으로부터 이탈시키는 단계를 보여주는 도면이다. 도 17을 참조할 때, 본 개시의 반도체 패키지 제조 방법은 보호 기판(109)을 패키지 기판(110)으로부터 이탈시키는 단계를 포함할 수 있다. 보호 기판(109)이 이탈됨으로써, 도 7을 참조하여 설명한 본 개시의 패키지 온 패키지 타입의 반도체 패키지(1)가 제조될 수 있다.
본 개시의 반도체 패키지 제조 방법으로 제조된 반도체 패키지(1)의 제1 내장형 반도체 장치(130a) 및 탑재형 반도체 장치(140)가 상호 전기적으로 연결될 수 있고 짧은 전기적 연결 경로를 가질 수 있어서, 상기 반도체 장치들의 구동 성능이 개선될 수 있다.
또한, 본 개시의 반도체 패키지 제조 방법으로 제조된 반도체 패키지(1)는 패키지 기판(110)의 홈(H1)에 삽입된 제1 내장형 반도체 장치(130a)를 포함할 수 있어서, 반도체 패키지(1)는 얇고 가벼울 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (10)

  1. 기판 패턴 및 상기 기판 패턴을 둘러싸는 기판 절연층을 포함하고, 홈을 가지는 패키지 기판;
    상기 패키지 기판의 하부의 외부 연결단자;
    상기 패키지 기판의 상기 홈에 삽입된 내장형(embedded) 반도체 장치로서, 제1 기판; 상기 제1 기판 상의 제1 활성층; 및 상기 제1 활성층 상의 제1 칩 패드; 를 포함하는 상기 내장형 반도체 장치;
    상기 패키지 기판의 상기 홈에서 상기 내장형 반도체 장치의 측면의 적어도 일부를 감싸는 매립 절연층; 및
    상기 패키지 기판 상에 탑재되고, 상기 패키지 기판 및 상기 내장형 반도체 장치와 연결된 탑재형 반도체 장치;
    를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 탑재형 반도체 장치는,
    제2 기판;
    상기 제2 기판 상의 제2 활성층;
    상기 제2 활성층 상에 있고, 상기 제1 칩 패드와 연결된 제2 칩 패드;
    상기 제2 활성층 상에 있고, 상기 기판 패턴과 연결된 제3 칩 패드;
    를 포함하고,
    상기 제2 칩 패드는 상기 홈과 수직 방향으로 중첩되는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 칩 패드 및 상기 제2 칩 패드 사이에 개재되어, 상기 제1 칩 패드 및 상기 제2 칩 패드를 전기적으로 연결시키는 제1 칩 연결단자; 및
    상기 패키지 기판 및 상기 제3 칩 패드 사이에 개재되어, 상기 기판 패턴 및 상기 제3 칩 패드를 전기적으로 연결시키는 제2 칩 연결단자;
    를 더 포함하고,
    상기 홈은 상기 패키지 기판의 상기 기판 패턴의 일부를 노출시키고,
    상기 내장형 반도체 장치는,
    상기 제1 기판을 관통하여 상기 기판 패턴의 일부와 연결되는 관통 전극;을 더 포함하고,
    상기 내장형 반도체 장치는, 상기 제1 활성층이 상기 탑재형 반도체 장치를 향하는 방향으로 상기 홈에 삽입된 것을 특징으로 하는 반도체 패키지.
  4. 기판 패턴 및 상기 기판 패턴을 둘러싸는 기판 절연층을 포함하고, 내부 공간을 포함하는 패키지 기판;
    상기 패키지 기판의 하부의 외부 연결단자;
    상기 패키지 기판의 상기 내부 공간에 있고 상기 패키지 기판에 둘러싸인 내장형 반도체 장치로서, 제1 기판; 상기 제1 기판 상의 제1 활성층; 상기 제1 활성층 상의 제1 칩 패드;를 포함하는 내장형 반도체 장치;
    상기 내장형 반도체 장치의 측면의 적어도 일부를 감싸는 매립 절연층; 및
    상기 패키지 기판 상에 탑재되고, 상기 패키지 기판 및 상기 내장형 반도체 장치와 연결된 탑재형 반도체 장치;
    를 포함하고,
    상기 탑재형 반도체 장치의 하면의 일부는 상기 제1 활성층을 포함하는 상기 내장형 반도체 장치의 상면의 일부와 수직 방향으로 중첩된 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 기판 패턴의 일부는 상기 내장형 반도체 장치의 상부에 위치하고 상기 패키지 기판의 상기 내부 공간과 수직 방향으로 중첩되며, 상기 제1 칩 패드에서 이격되어 있는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 탑재형 반도체 장치는,
    제2 기판;
    상기 제2 기판 상의 제2 활성층;
    상기 제2 활성층 상에 있고, 상기 제1 칩 패드와 연결된 제2 칩 패드;
    상기 제2 활성층 상에 있고, 상기 기판 패턴과 연결된 제3 칩 패드;
    를 포함하고,
    상기 제2 칩 패드는 상기 내부 공간과 수직 방향으로 중첩되고,
    상기 제3 칩 패드는 상기 내부 공간과 수직 방향으로 중첩되지 않는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 칩 패드 및 상기 제2 칩 패드 사이에 개재되어, 상기 제1 칩 패드 및 상기 제2 칩 패드를 전기적으로 연결시키는 제1 칩 연결단자; 및
    상기 패키지 기판 및 상기 제3 칩 패드 사이에 개재되어, 상기 기판 패턴 및 상기 제3 칩 패드를 전기적으로 연결시키는 제2 칩 연결단자;
    를 더 포함하고,
    상기 내장형 반도체 장치는 상기 제1 활성층이 상기 탑재형 반도체 장치를 향하는 방향으로 상기 내부 공간에 있는 것을 특징으로 하는 반도체 패키지.
  8. 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지의 상기 하부 반도체 패키지에 있어서,
    기판 패턴 및 상기 기판 패턴을 둘러싸는 기판 절연층을 포함하고, 상기 기판 패턴의 일부를 노출시키는 홈을 가지는 패키지 기판;
    상기 패키지 기판의 하부의 외부 연결단자;
    상기 패키지 기판의 상기 홈에 삽입된 내장형 반도체 장치로서, 제1 기판; 상기 제1 기판 상의 제1 활성층; 상기 제1 활성층 상의 제1 칩 패드; 및 상기 제1 기판을 관통하여 상기 제1 활성층 및 상기 홈에 의해 노출된 상기 기판 패턴을 연결시키는 관통 전극;을 포함하는 상기 내장형 반도체 장치;
    상기 패키지 기판 상에 탑재되고, 상기 패키지 기판 및 상기 내장형 반도체 장치와 연결된 탑재형 반도체 장치;
    상기 패키지 기판 상에 있고, 상기 기판 패턴과 전기적으로 연결된 도전성 포스트;
    상기 패키지 기판 상에서 상기 도전성 포스트 및 상기 탑재형 반도체 장치를 둘러싸고, 상기 도전성 포스트의 일부를 노출시키는 몰딩재; 및
    상기 몰딩재 상의 인터포저로서, 인터포저 기판; 상기 인터포저 기판의 하부에 형성되고, 상기 도전성 포스트와 접촉하는 인터포저 연결단자;를 포함하는 상기 인터포저;
    를 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 탑재형 반도체 장치는,
    제2 기판;
    상기 제2 기판 상의 제2 활성층;
    상기 제2 활성층 상에 있고, 상기 제1 칩 패드와 연결된 제2 칩 패드;
    상기 제2 활성층 상에 있고, 상기 기판 패턴과 연결된 제3 칩 패드;
    를 포함하고,
    상기 제2 칩 패드는 상기 홈과 수직 방향으로 중첩되고,
    상기 제3 칩 패드는 상기 홈과 수직 방향으로 중첩되지 않는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 칩 패드 및 상기 제2 칩 패드 사이에 개재되어, 상기 제1 칩 패드 및 상기 제2 칩 패드를 전기적으로 연결시키는 제1 칩 연결단자; 및
    상기 패키지 기판 및 상기 제3 칩 패드 사이에 개재되어, 상기 기판 패턴 및 상기 제3 칩 패드를 전기적으로 연결시키는 제2 칩 연결단자;
    를 더 포함하고,
    상기 내장형 반도체 장치는 상기 제1 활성층이 상기 탑재형 반도체 장치를 향하도록 상기 홈에 삽입된 것을 특징으로 하는 반도체 패키지.
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