KR102133067B1 - 반도체장치 및 전자기기 - Google Patents

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Abstract

본 기술은, 반도체 기판을 적층하여 구성되는 장치에서, 신호의 출력 특성을 향상시키면서, 미세 트랜지스터의 신뢰성을 유지할 수 있도록 하는 반도체장치 및 전자기기에 관한 것이다. 제1의 반도체 기판과, 상기 제1의 반도체 기판에 의해 제공되는 기능과는 다른 기능을 제공하는 제2의 반도체 기판과, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판의 계면준위를 감소시키기 위해 사용되는 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막을 구비하고, 적어도 2장의 반도체 기판이 적층되어, 각 반도체 기판이 전기적으로 접속되고, 상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층된다.

Description

반도체장치 및 전자기기{SEMICONDUCTOR DEVICE AND ELECTRONIC INSTRUMENT}
본 기술은, 반도체장치 및 전자기기에 관한 것으로, 특히, 반도체 기판을 적층하여 구성되는 장치에서, 신호의 출력 특성을 향상시키면서, 미세 트랜지스터의 신뢰성을 유지할 수 있도록 하는 반도체장치 및 전자기기에 관한 것이다.
종래의 고체 촬상 소자에서는, CCD나 CMOS 이미지 센서에서, 화질을 열화시키는 요인이 되는 반도체 기판 표면의 암전류 저감이나 화소 트랜지스터의 플리커 노이즈나 랜덤 텔레그래프 노이즈 특성의 개선이 중요하다.
고체 촬상 소자의 제조 과정에서의 플라즈마 처리(CVD나 드라이 에칭)에서의 차지 업이나 UV 조사 등의 플라즈마 데미지 등에 의해, 반도체 기판의 계면준위가 증대하는 것이 암전류의 요인의 하나로 되어 있다.
이 암전류를 저감시켜서 이미지 센서의 화소 특성을 개선하기 위해, 수소나 불소라는 원자로 디바이스 계면의 댕글링 본드를 종단(終端)하는 수법이 이용되고 있다.
예를 들면, 패시베이션막(SiN막)으로부터 수소를 이탈시켜서 반도체 기판의 수광 소자인 포토 다이오드의 표면의 댕글링 본드와 결합시켜서 표면의 암전류를 저감시키는 기술이 있다.
그러나 종래의 구성에서는, 화소부와 그 주변 회로부를 포함하는 반도체 기판 전부에 수소가 공급되기 때문에, 화소부로의 수소 공급량을 확보하려고 하면, 그 주변 회로부에서의 미세 트랜지스터에의 수소 공급량이 과잉한 것으로 되어 버려, 반도체 기판 표면측에서 수소가 남아돌아 NBTI(Negative Bias Temperature Instability)의 열화가 생긴다는 문제가 있다.
그래서, 수소 공급원이 되는 패시베이션막이, 화소부 위와 주변 회로부 위에서 다른 잔류 수소량으로 설정되도록 하여, 신터 처리로 화소부와 주변 회로부에서 패시베이션막으로부터 반도체 표면부에의 수소 공급량을 제각기 제어할 수 있도록 하는 기술이 제안되어 있다(예를 들면, 특허 문헌 1 참조).
또한, 근래, 복수의 화소가 배열된 화소 영역이 형성된 반도체 칩과, 신호 처리를 행하는 로직 회로가 형성된 반도체 칩을 전기적으로 접속하여 하나의 디바이스로서 구성한 고체 촬상 장치가 여러가지 제안되어 있다. 예를 들면, 이면 조사형의 이미지 센서 칩과, 신호 처리 회로가 형성된 신호 처리 칩을, 마이크로 범프에 의해 접속한 반도체 모듈 등이 제안되어 있다.
즉, 반도체 칩(반도체 기판)을 적층하여 구성되는 이미지 센서 등이 수많이 개발되어 있다.
이와 같이 반도체 칩을 적층한 이미지 센서에서, 각각 반제품 상태의 화소 어레이 및 로직 회로를 구비한 제1의 반도체 웨이퍼와 제2의 반도체 웨이퍼와의 맞붙임, 제1의 반도체 웨이퍼의 박막화, 화소 어레이와 로직 회로 사이의 전기적 접속이 이루어지고, 그 후, 완전품 상태로서 칩화하여, 이면 조사형의 고체 촬상 장치로서 구성되는 반도체장치의 제조 방법도 제안되어 있다(예를 들면, 특허 문헌 2 참조).
특허 문헌 1 : 일본국 특개2009-188068호 공보 특허 문헌 2 : 일본국 특개2010-245506호 공보
그러나, 종래의 기술에서는, 반도체 기판을 적층하여 구성되는 이미지 센서 등을 제조할 때에, 화소부와 주변 회로에서 수소 농도를 적정하게 제어하는 것이 곤란하였다. 예를 들면, 인용 문헌 1과 같이 신터 처리에 의해 화소 영역의 수소 농도를 높이면, 예를 들면, 주변 회로에 이용되는 미세 트랜지스터에서 NBTI, HCI라는 요소(要素) 신뢰성이 열화되어 버린다.
특히, 반도체 기판을 적층하여 구성되는 이미지 센서의 경우, 적층되는 기판에는 반드시 수소를 포함하는 막이 존재하고, 기판을 맞붙이는 공정의 후에는 200℃ 내지 400℃의 열처리가, 기판이 적층된 상태에서 시행된다. 그 때문에, 적층 기판 전체의 수소 농도는 균일화되어 버리기 때문에, 화소 특성을 향상시키면서, 미세 트랜지스터의 신뢰성을 유지하는 것은 곤란하였다.
본 기술은 이와 같은 상황을 감안하여 개시한 것으로, 반도체 기판을 적층하여 구성되는 장치에서, 신호의 출력 특성을 향상시키면서, 미세 트랜지스터의 신뢰성을 유지할 수 있도록 하는 것이다.
본 기술의 제1의 측면은, 제1의 반도체 기판과, 상기 제1의 반도체 기판에 의해 제공되는 기능과는 다른 기능을 제공하는 제2의 반도체 기판과, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판의 계면준위를 감소시키기 위해 사용되는 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막을 구비하고, 적어도 2장의 반도체 기판이 적층되어, 각 반도체 기판이 전기적으로 접속되고, 상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 반도체장치이다.
상기 제1의 반도체 기판의 계면준위가 상기 제2의 반도체 기판의 계면준위보다 적도록 할 수 있다.
상기 제1의 반도체 기판과 상기 확산 방지막 사이에, 상기 댕글링 본드 종단 원자를 공급하는 원자 공급막이 또한 삽입되도록 할 수 있다.
상기 댕글링 본드 종단 원자는 수소이고, 실리콘 질화물 박막에 의해 구성되는, 상기 제1의 반도체 기판 내의 절연 박막을, 상기 원자 공급막으로서 사용하도록 할 수 있다.
상기 확산 방지막과 상기 제2의 반도체 기판 사이에, 상기 댕글링 본드 종단 원자를 흡장하는 원자 흡장막이 또한 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되도록 할 수 있다.
상기 댕글링 본드 종단 원자는 수소이고, 티탄에 의해 구성되는, 상기 제2의 반도체 기판 내의 다층 배선층, 또는 취출 전극을 덮는 배리어 메탈을, 상기 원자 흡장막으로서 사용하도록 할 수 있다.
고체 촬상 장치로서 구성되고, 상기 제1의 반도체 기판에 화소부가 형성되고, 상기 제2의 반도체 기판에 로직 회로가 형성되도록 할 수 있다.
메모리 회로가 형성되는 제3의 반도체 기판을 또한 구비하고, 상기 제1의 반도체 기판과 상기 제3의 반도체 기판의 사이에 상기 제2의 반도체 기판이 배치되고, 상기 제2의 반도체 기판의 계면과, 상기 제3의 반도체 기판의 계면 사이에, 상기 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막이 또한 삽입된 상태로, 상기 제1의 반도체 기판 내지 상기 제3의 반도체 기판이 적층되도록 할 수 있다.
상기 확산 방지막은, 플라즈마 CVD에 의해 형성된 SiN막이 되도록 할 수 있다.
상기 확산 방지막이 600℃ 이상의 성막 처리에 의해 지지기판상에 성막되고, 상기 지지기판상에 성막된 상기 확산 방지막과 상기 제2의 반도체 기판이 접합되고, 상기 지지기판이 연마되어 제거되고, 상기 제1의 반도체 기판의 계면과 상기 제2의 반도체 기판의 계면 사이에 상기 확산 방지막이 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되도록 할 수 있다.
상기 확산 방지막은, LP-CVD에 의해 형성된 SiN막이 되도록 할 수 있다.
상기 확산 방지막의 막밀도가 2.7g/㎝ 내지 3.5g/㎝가 되도록 할 수 있다.
상기 확산 방지막의 두께가 150㎚ 이하가 되도록 할 수 있다.
상기 확산 방지막은, ALD-CVD에 의해 형성된 SiN막이 되도록 할 수 있다.
상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 다층 배선층끼리가 대향하여 적층되도록 할 수 있다.
상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 다층 배선층끼리가 대향하지 않도록 적층되도록 할 수 있다.
본 기술의 제2의 측면은, 제1의 반도체 기판과, 상기 제1의 반도체 기판에 의해 제공되는 기능과는 다른 기능을 제공하는 제2의 반도체 기판과, 상기 제1의 반도체 기판 및 상기 제2의 반도체 기판의 계면준위를 감소시키기 위해 사용되는 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막을 구비하고, 적어도 2장의 반도체 기판이 적층되어, 각 반도체 기판이 전기적으로 접속되고, 상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 반도체장치를 갖는 전자기기이다.
본 기술의 제1의 측면 및 제2의 측면에서는, 적어도 2장의 반도체 기판이 적층되어, 각 반도체 기판이 전기적으로 접속되고, 상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층된다.
본 기술에 의하면, 반도체 기판을 적층하여 구성되는 장치에서, 신호의 출력 특성을 향상시키면서, 미세 트랜지스터의 신뢰성을 유지할 수 있다.
도 1은 MOSFET의 반도체 기판의 일반적인 구성례를 도시하는 도면.
도 2는 본 기술을 적용한 고체 촬상 장치의 개략 구성을 도시하는 도면.
도 3은 본 기술의 한 실시의 형태에 관한 고체 촬상 장치의 기본적인 개략 구성을 도시하는 도면.
도 4는 본 기술을 적용한 고체 촬상 장치의 한 실시의 형태에 관한 구성례를 도시하는 단면도.
도 5는 도 4의 고체 촬상 장치의 제조 방식을 설명하는 도면.
도 6은 도 4의 고체 촬상 장치의 제조 방식을 설명하는 도면.
도 7은 도 4의 고체 촬상 장치의 제조 방식을 설명하는 도면.
도 8은 본 기술을 적용한 고체 촬상 장치의 다른 실시의 형태에 관한 구성례를 도시하는 단면도.
도 9는 본 기술을 적용한 고체 촬상 장치의 구성례를 보다 간소하게 도시한 도면.
도 10은 본 기술을 적용한 고체 촬상 장치의 다른 구성례를 간소하게 도시한 도면.
도 11은 본 기술을 적용한 고체 촬상 장치의 또 다른 구성례를 간소하게 도시한 도면.
도 12는 본 기술을 적용한 고체 촬상 장치의 또 다른 구성례를 간소하게 도시한 도면.
도 13은 본 기술을 적용한 바이폴라 디바이스의 구성례를 간소하게 도시한 도면.
도 14는 확산 방지막으로서 LP-SiN을 사용하는 경우의 고체 촬상 장치의 제조 공정을 설명하는 도면.
도 15는 확산 방지막으로서 LP-SiN을 사용하는 경우의 고체 촬상 장치의 제조 공정을 설명하는 도면.
도 16은 확산 방지막으로서 LP-SiN을 사용하는 경우의 고체 촬상 장치의 제조 공정을 설명하는 도면.
도 17은 확산 방지막으로서 LP-SiN을 사용하는 경우의 고체 촬상 장치의 제조 공정을 설명하는 도면.
도 18은 2개의 반도체 기판이 적층되어 고체 촬상 장치가 구성되는 경우의 다른 예를 도시하는 도면.
도 19는 2개의 반도체 기판이 적층되어 고체 촬상 장치가 구성되는 경우의 또 다른 예를 도시하는 도면.
도 20은 3개의 반도체 기판이 적층되어 고체 촬상 장치가 구성되는 경우의 예를 도시하는 도면.
도 21은 3개의 반도체 기판이 적층되어 고체 촬상 장치가 구성되는 경우의 다른 예를 도시하는 도면.
도 22는 본 기술을 적용한 전자기기의 구성례를 도시하는 블록도.
이하, 도면을 참조하여, 여기서 개시한 기술의 실시의 형태에 관해 설명한다.
최초에, 종래 기술의 문제점에 관해 설명한다.
예를 들면, MOSFET를 구성하는 경우, 통상 실리콘(Si)으로 구성되는 반도체 기판(반도체 웨이퍼)상에서, 소스와 드레인에 금속의 전극이 접속된다.
이 때, 실리콘(Si)의 표면에는 산화되어 2산화규소(SiO2)막이 형성된다. 또한, SiO2막은, 게이트 산화막이라고도 칭하여진다.
Si와 SiO2의 경계에서는 원자의 결합수(結合手)의 수(數)가 잘 맞지 않기 때문에, Si나 산소가 결합하지 않은 결합수(댕글링 본드)가 생긴다. 이와 같은 부분에서는, Si 내의 전자나 정공이 붙잡히기 쉬워진다.
이와 같이, 이종(異種)의 물질의 계면에 생긴 전자나 정공을 붙잡는 작용을 갖는 댕글링 본드는 계면준위라고 불리는 반도체 소자 특성에 영향을 주는 것이 알려져 있다.
상기한 바와 같은 계면준위가, 예를 들면 화소 트랜지스터의 게이트 산화막과 Si 기판 계면에 존재하면, 상기 화소 트랜지스터에서 플리커 노이즈나 랜덤 텔레그래프 노이즈라는 특성이 열화된다.
또한, 상기한 바와 같은 계면준위가, 예를 들면 PD가 형성된 Si 기판의 표면에 존재하면, 상기 계면준위를 통하여 전류가 흐르게 되어, 상기 PD를 이용한 고체 촬상 장치에서의 암전류 특성이 열화되는 것이 알려져 있다.
예를 들면, 고체 촬상 소자의 제조 과정에서의 플라즈마 처리(CVD나 드라이 에칭)에서의 차지 업이나 UV 조사 등의 플라즈마 데미지 등에 의해, 반도체 기판의 계면준위가 증대한다. 암전류나 화소 트랜지스터의 플리커 노이즈나 랜덤 텔레그래프 노이즈의 발생은, 이미지 센서 등의 고체 촬상 소자에서, 화질을 열화시킨다.
이 암전류나 화소 트랜지스터의 플리커 노이즈나 랜덤 텔레그래프 노이즈를 저감시켜서 이미지 센서의 화소 특성을 개선하기 위해, 수소나 불소라는 원자로 디바이스 계면의 댕글링 본드를 종단하는 수법이 이용되고 있다.
예를 들면, 패시베이션막(SiN막)으로부터 수소를 이탈시켜서 반도체 기판의 수광 소자인 포토 다이오드의 표면의 댕글링 본드와 결합시켜서 표면의 암전류를 저감시키는 기술이 있다. 화소 트랜지스터의 게이트 산화막과 반도체 기판과의 계면의 댕글링 본드와 결합시켜서 플리커 노이즈나 랜덤 텔레그래프 노이즈를 저감시키는 기술도 있다.
도 1은, 화소부를 구성하는 반도체 기판의 일반적인 구성례를 도시하는 도면이다. 동 도면에 도시되는 바와 같이, 이 반도체 기판은, 실리콘으로 구성되는 기판상에, 층간막이 형성되고, 층간막상에 다층 배선층이 형성되어 있다.
또한, 동 도면에서는 도면 중 중앙에 트랜지스터가 형성되어 있고, 기판상에 게이트 산화막이 형성되고, 게이트 산화막상에 게이트 전극이 형성되어 있다. 또한, 기판 표면에는, 소스 전극, 채널, 드레인 전극, 및 PD(포토 다이오드)가 형성되어 있다.
도 1에서 ×표로 나타나는 부분이 이 반도체 기판의 계면이 된다. 즉, 게이트 산화막과 채널과의 경계면과 평행한 도면 중 수평 방향의 면이 계면이 된다. 상술한 바와 같이, 이 계면에서 댕글링 본드를 종단시켜서, 계면준위를 감소시킴에 의해 암전류나 화소 트랜지스터의 플리커 노이즈나 랜덤 텔레그래프 노이즈를 억제할 수 있다.
그러나, 예를 들면, 수소 등을 사용하여 댕글링 본드를 종단시킨 경우, 암전류나 화소 트랜지스터의 플리커 노이즈나 랜덤 텔레그래프 노이즈와는 별개의 문제가 생기는 일이 있다.
예를 들면, 화소부와 그 주변 회로부를 포함하는 반도체 기판 전부에 수소가 공급되면, 주변 회로부에서의 미세 트랜지스터에의 수소 공급량이 과잉한 것으로 되어 버려, NBTI(Negative Bias Temperature Instability)의 열화가 생긴다는 문제가 있다.
SiO2-Si 계면의 댕글링 본드는, 수소에 의해 불활성화 되고 Si-H로서 존재하지만, 고온·고바이아스의 스트레스와 홀의 존재에 의해, 전기화학 반응을 일으켜, 수소를 해방하는 일이 있다. 그 때, 댕글링 본드(Si+)는 계면준위가 되고, 수소는 게이트 산화막 중으로 확산하여 간다.
그러면, 게이트 산화막 중을 확산하는 수소의 일부가, 트랩을 형성한다. 이와 같은 계면준위의 증가, 산화막 중의 트랩에 기인하여 NBTI가 악화한다고 생각된다.
또한, 계면으로 해방된 수소가 게이트 산화막 중으로 확산하면, 핫캐리어 열화(CHI)를 가속시키거나, 댕글링 본드에 의한 플리커 노이즈를 발생시킨다고 생각되고 있다.
그 한편으로, 근래, 복수의 화소가 배열된 화소 영역이 형성된 반도체 칩과, 신호 처리를 행하는 로직 회로가 형성된 반도체 칩을 전기적으로 접속하여 하나의 디바이스로서 구성한 고체 촬상 장치가 여러가지 제안되어 있다. 예를 들면, 이면 조사형의 이미지 센서 칩과, 신호 처리 회로가 형성된 신호 처리 칩을, 마이크로 범프에 의해 접속한 반도체 모듈 등이 제안되어 있다.
즉, 반도체 칩(반도체 기판)을 적층하여 구성되는 이미지 센서 등이 수많이 개발되어 있다.
종래 기술에서는, 반도체 기판을 적층하여 구성되는 이미지 센서 등을 제조할 때에, 화소부와 주변 회로에서 수소 농도를 적정하게 제어하는 것이 곤란하였다. 예를 들면, 신터 처리에 의해 화소 영역의 수소 농도를 높이면, 예를 들면, 주변 회로에 이용되는 미세 트랜지스터에서 NBTI, HCI라는 요소 신뢰성이 열화되어 버린다.
특히, 반도체 기판을 적층하여 구성되는 이미지 센서의 경우, 적층되는 기판에는 반드시 수소를 포함하는 막이 존재하고, 기판을 맞붙이는 공정의 후에는 200℃ 내지 400℃의 열처리가, 기판이 적층된 상태에서 시행된다. 그 때문에, 적층 기판 전체의 수소 농도는 균일화되어 버린다.
이와 같이, 종래의 기술에서는, 적층형의 고체 촬상 장치 등에 있어서, 화질의 향상과, 미세 트랜지스터의 신뢰성의 유지는, 트레이드 오프의 관계가 되어 있어서, 양립시키는 것은 곤란하였다.
따라서, 예를 들면, 화소부를 갖는 반도체 기판에만, 계면준위를 감소시킬 수 있도록 하는 기술이 대망(待望)되고 있다.
그래서, 본 기술에서는, 예를 들면, 화소부를 갖는 반도체 기판에만, 계면준위를 감소시켜서, 화질을 향상시키고, 또한, 미세 트랜지스터의 신뢰성을 유지할 수 있도록 한다.
도 2는, 본 기술을 적용한 고체 촬상 장치의 개략 구성을 도시하는 도면이다. 이 고체 촬상 장치(1)는, 예를 들면, CMOS 이미지 센서로서 구성된다.
도 2의 고체 촬상 장치(1)는, 반도체 기판(11) 예를 들면 실리콘 기판에 복수의 광전 변환부를 포함하는 화소(2)가 규칙적으로 2차원 어레이형상으로 배열된 화소 영역(이른바 화소 어레이)(3)과, 주변 회로부를 갖고서 구성된다.
화소(2)는, 광전 변환부가 되는 예를 들면 포토 다이오드와, 복수의 화소 트랜지스터(이른바 MOS 트랜지스터)를 갖고서 이루어진다. 복수의 화소 트랜지스터는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 그 밖에, 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성할 수도 있다. 화소(2)는, 하나의 단위 화소로서 구성할 수 있다.
또한, 화소(2)는, 공유 화소 구조로 할 수도 있다. 이 화소 공유 구조는, 복수의 포토 다이오드와, 복수의 전송 트랜지스터와, 공유하는 하나의 플로팅 디퓨전과, 공유한 하나씩의 다른 화소 트랜지스터로 구성된다. 즉, 공유 화소에서는, 복수의 단위 화소를 구성하는 포토 다이오드 및 전송 트랜지스터가, 다른 하나씩의 화소 트랜지스터를 공유하여 구성된다.
주변 회로부는, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8) 등을 갖고서 구성된다.
제어 회로(8)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 접수하고, 또한 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(8)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 이들의 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력한다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(4)는, 화소 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 수직 신호선(9)을 통하여 각 화소(2)의 광전 변환부가 되는 예를 들면 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들면, 화소(2)의 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 즉 칼럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS나, 신호 증폭, AD 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 접속되어 마련된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열(列)편차 보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다. 입출력 단자(12)는, 외부와 신호의 교환을 한다.
도 3에, 본 기술의 한 실시의 형태에 관한 고체 촬상 장치의 기본적인 개략 구성을 도시한다.
종래의 고체 촬상 장치(151)는, 도 3의 A에 도시하는 바와 같이, 하나의 반도체 칩(152) 내에, 화소 영역(153)과, 제어 회로(154)와, 신호 처리하기 위한 로직 회로(155)를 탑재하여 구성된다. 통상, 화소 영역(153)과 제어 회로(154)로 이미지 센서(156)가 구성된다.
이에 대해, 본 기술의 한 실시의 형태에서의 고체 촬상 장치는, 도 3의 B에 도시되는 바와 같이, 제1의 반도체 칩부(22)에 화소 영역(23)과 제어 영역(24)을 탑재하고, 제2의 반도체 칩부(26)에 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다.
또는 또한, 본 기술의 한 실시의 형태에서의 고체 촬상 장치는, 도 3의 C에 도시되는 바와 같이, 제1의 반도체 칩부(22)에 화소 영역(23)을 탑재하고, 제2의 반도체 칩부(26)에 제어 영역(24), 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다.
그리고, 제1 및 제2의 반도체 칩부(22 및 26)를 상호 전기적으로 접속하여 하나의 반도체 칩으로서 고체 촬상 장치가 구성된다.
즉, 본 기술의 한 실시의 형태에서의 고체 촬상 장치는, 반도체 칩(반도체 기판)을 적층하여 구성된다.
다음에, 반도체 기판을 적층하여 구성되는 고체 촬상 장치의 제조 방법에 관해 설명한다.
도 4는, 본 기술을 적용한 고체 촬상 장치의 한 실시의 형태에 관한 구성례를 도시하는 단면도이다. 이 고체 촬상 장치는, 제1의 반도체 기판과 제2의 반도체 기판을 적층하여 구성되는 이면 조사형 CMOS 이미지 센서로서 구성된다.
도 4에 도시되는 바와 같이, 제1의 반도체 기판(31)의 각 영역에, 반제품 상태의 이미지 센서, 즉 화소 어레이(이하, 화소 영역이라고 한다)(23)와 제어 영역(24)을 형성한다.
즉, 반도체 기판(예를 들면 실리콘 기판)(31)의 각 영역에, 각 화소의 광전 변환부가 되는 포토 다이오드(PD)를 형성하고, 그 반도체 웰 영역(32)에 각 화소 트랜지스터의 소스/드레인 영역(33)을 형성한다.
반도체 웰 영역(32)은, 제1 도전형, 예를 들면, p형의 불순물을 도입하여 형성하고, 소스/드레인 영역(33)은, 제2 도전형, 예를 들면 n형의 불순물을 도입하여 형성한다. 포토 다이오드(PD) 및 각 화소 트랜지스터의 소스/드레인 영역(33)은, 기판 표면부터의 이온 주입으로 형성한다.
포토 다이오드(PD)는, n형 반도체 영역(34)과 기판 표면측의 p형 반도체 영역(35)을 갖고서 형성된다.
화소를 구성하는 기판 표면상에는 게이트 절연막을 통하여 게이트 전극(36)을 형성하고, 게이트 전극(36)과 쌍의 소스/드레인 영역(33)에 의해 화소 트랜지스터(Tr1), 화소 트랜지스터(Tr2)를 형성한다. 또한, 여기서는, 복수의 화소 트랜지스터를, 2개의 화소 트랜지스터(Tr1, Tr2)로 대표하여 나타내는 것으로 한다.
포토 다이오드(PD)에 인접하는 화소 트랜지스터(Tr1)가 전송 트랜지스터에 상당하고, 그 소스/드레인 영역이 플로팅 디퓨전(FD)에 상당한다.
각 단위 화소(30)는, 소자 분리 영역(38)에 의해 분리된다. 소자 분리 영역(38)은, 반도체 기판(31)을 산화처리하여 실리콘 산화막을 형성하는 이른바 LOCOS나, 반도체 기판(31) 내에 홈을 개구하고, 그 홈에 실리콘 산화막을 매입하는 STI(Shallow Trench Isolation)나, 노드가 되는 확산층과는 다른 도전형의 불순물 확산층으로 형성된다.
한편, 제어 영역(24)측에서는, 반도체 기판(31)에 제어 회로를 구성하는 MOS 트랜지스터를 형성한다. 도 5에서는, MOS 트랜지스터(Tr3), MOS 트랜지스터(Tr4)로 대표하여, 제어 영역(24)을 구성하는 MOS 트랜지스터를 나타낸다.
각 MOS 트랜지스터는, n형의 소스/드레인 영역(33)과, 게이트 절연막을 통하여 형성한 게이트 전극(36)에 의해 형성된다.
뒤이어, 제1의 반도체 기판(31)의 표면상에, 1층째의 층간 절연막(39)을 형성하고, 그 후, 층간 절연막(39)에 접속 구멍을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(44)를 형성한다.
높이가 다른 접속 도체(44)의 형성에 즈음하여서는, 트랜지스터 상면을 포함하는 전면에 제1 절연 박막(43a)(예를 들면, 실리콘 산화막)과, 게이트 전극(36)이나 소스/드레인 영역(33)에 접속하는 콘택트 개구(후에 접속 도체(44)로 매입한다)를 만들기 위한 에칭에서의 에칭 스토퍼가 되는 제2 절연 박막(43b)을 적층한다.
본 기술에서는, 제2 절연 박막(43b)으로서 실리콘 질화물 박막을 사용하고, 예를 들면, 막두께 35 내지 150㎚ 정도의 SiCN을 사용한다. 이에 의해, 제2 절연 박막(43b)은, 수소 공급막으로서도 기능하게 된다. 즉, 제1의 반도체 기판(31)에 마련된 제2 절연 박막(43b)은, 후술하는 제2 절연 박막(43z)보다도 수소 농도가 높은 것으로 된다.
제2 절연 박막(43b)상에는, 1층째의 층간 절연막(39)이 형성된다. 그리고, 1층째의 층간 절연막(39)에 깊이가 다른 접속 구멍을 에칭 스토퍼가 되는 제2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 접속 구멍에 연속하도록, 각 부분에서 같은 막두께의 제1 절연 박막(43a) 및 제2 절연 박막(43b)을 선택 에칭하여 접속 구멍을 형성한다.
그리고, 각 접속 구멍에 접속 도체(44)를 매입한다.
뒤이어, 각 접속 도체(44)에 접속하도록, 층간 절연막(39)을 통하여 복수층(이 예에서는 3층)의 메탈 배선(40)을 형성하여 다층 배선층(41)을 형성한다. 메탈 배선(40)은, 구리(Cu)배선으로 형성한다. 통상, 각 구리배선은, Cu 확산을 방지하는 배리어 메탈막으로 덮여진다. 이 때문에, 다층 배선층(41)상에 구리배선(40)의 캡막, 이른바 보호막(42)을 형성한다.
또한, 예를 들면, 외부와의 신호의 입출력에 사용되는 취출 전극을 구성하는 메탈 패드 등도 필요에 응하여 배리어 메탈막으로 덮여진다.
다음에, 보호막(42)상에, 예를 들면, 수소 등의 반도체 표면의 댕글링 본드 종단에 적합한 원자·분자의 확산 방지막(99a)을 형성한다. 확산 방지막(99a)에는, 예를 들면, 막두께 500 내지 1500㎛ 정도의 플라즈마 CVD에 의해 형성된, 예를 들면, SiN막이 사용된다.
여기서, 43b와 99a는 모두 실리콘 질화 박막이지만, 제법을 바꿈으로써 박막 중의 수소 함유량을 제어하는 것이 가능하고, 수소 함유량을 바꿈으로써, 수소 함유량이 많은 막을 수소 공급막, 수소 함유량이 적은 막을 수소 확산 방지막으로서 기능시키는 것이 가능해진다.
여기까지의 공정에 의해, 반제품 상태의 화소 영역(23) 및 제어 영역(24)을 갖는 제1의 반도체 기판(31)이 형성되게 된다.
한편, 도 6에 도시되는 바와 같이, 제2의 반도체 기판(반도체 칩)(45)의 각 영역에, 반제품 상태의 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 형성한다. 즉, 반도체 기판(예를 들면 실리콘 기판)(45)의 표면측의 p형의 반도체 웰 영역(46)에, 소자 분리 영역(50)으로 분리되도록 로직 회로를 구성하는 복수의 MOS 트랜지스터를 형성한다. 여기서는, 복수의 MOS 트랜지스터를, MOS 트랜지스터(Tr6), MOS 트랜지스터(Tr7), MOS 트랜지스터(Tr8)로 대표한다.
각 MOS 트랜지스터(Tr6, Tr7, Tr8)는, 각각 한 쌍의 n형의 소스/드레인 영역(47)과, 게이트 절연막을 통하여 형성한 게이트 전극(48)을 갖고서 형성된다. 로직 회로(25)에서는, CMOS 트랜지스터로 구성할 수 있다.
뒤이어, 제2의 반도체 기판(45)의 표면상에, 1층째의 층간 절연막(49)을 형성하고, 그 후, 층간 절연막(49)에 접속 구멍을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(54)를 형성한다.
높이가 다른 접속 도체(54)의 형성에 즈음하여서는, 트랜지스터 상면을 포함하는 전면에 제1 절연 박막(43a)(예를 들면, 실리콘 산화막)과, 에칭 스토퍼가 되는 제2 절연 박막(43z)을 적층한다.
본 기술에서는, 제2의 반도체 기판(45)에 마련된 제2 절연 박막(43z)은, 제2 절연 박막(43b)과는 다른 성막 조건으로 성막함으로써, 제2 절연 박막(43b)보다도 수소 농도가 낮은 막으로서 형성된다.
이 제2 절연 박막(43z)상에 1층째의 층간 절연막(49)을 형성한다. 그리고, 1층째의 층간 절연막(49)에 깊이가 다른 접속 구멍을 에칭 스토퍼가 되는 제2 절연 박막(43z)까지 선택적으로 형성한다. 뒤이어, 각 접속 구멍에 연속하도록, 각 부분에서 같은 막두께의 제1 절연 박막(43a) 및 제2 절연 박막(43z)을 선택 에칭하여 접속 구멍을 형성한다. 그리고, 각 접속 구멍에 접속 도체(54)를 매입한다.
한편, 각 영역의 소요되는 위치에서, 제1 층의 층간 절연막(49)의 표면부터 반도체 기판(45) 내의 소망하는 깊이 위치에 걸쳐서 접속 구멍을 형성하고, 이 접속 구멍 내에 취출 전극용의 접속 도체(51)를 매입한다. 이 접속 도체(51)로서는, 예를 들면 구리(Cu), 텅스텐(W), 폴리실리콘 등으로 형성할 수 있다.
또한, 접속 도체(51)를 매입하기 전에, 접속 구멍의 내벽면에 접속 도체(51)와 반도체 기판(45)을 절연하기 위한 절연막(52)을 형성하여 둔다.
뒤이어, 각 접속 도체(54) 및 전극 추출용의 접속 도체(51)에 접속하도록, 층간 절연막(49)을 통하여 복수층, 본 예에서는 3층의 메탈 배선(53)을 형성하여 다층 배선층(55)을 형성한다.
메탈 배선(53)은, 구리(Cu)배선으로 형성한다. 상술한 바와 마찬가지로, 다층 배선층(55)상에 구리배선(메탈 배선)(53)의 캡막, 이른바 보호막(56)을 형성한다.
다음에, 보호막(56)상에, 예를 들면, 수소 등의 반도체 표면의 댕글링 본드 종단에 적합한 원자·분자의 확산 방지막(99b)을 형성한다. 확산 방지막(99b)으로는, 예를 들면, 막두께 300 내지 1500㎛ 정도의 플라즈마 CVD에 의해 형성된, 예를 들면, SiN막이 사용된다.
여기까지의 공정에 의해, 반제품 상태의 로직 회로(25)를 갖는 제2의 반도체 기판(45)이 형성되게 된다.
다음에, 도 7에 도시하는 바와 같이, 제1의 반도체 기판(31)과 제2의 반도체 기판(45)을, 서로의 다층 배선층(41 및 55)이 마주 보도록, 맞붙인다. 맞붙임은, 예를 들면 플라즈마 접합과, 접착제에 의한 접합이 있다.
플라즈마 접합의 경우는, 제1의 반도체 기판(31)과 제2의 반도체 기판(45)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 CVD에 의해 형성된, 예를 들면, SiN막, SiON막(블록막), 또는 SiC막 등의 막(57)을 형성한다. 이 막(57)이 형성된 접합면을 플라즈마 처리하여 맞겹치고, 그 후 어닐 처리하여 양자가 접합된다. 맞붙임 처리는, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하는 것이 바람직하다.
맞붙임 처리할 때의 열처리에 의해, 제2 절연 박막(43b)으로부터 제1의 반도체 기판(31)의 계면에 수소가 공급된다.
접착제 접합의 경우는, 제1의 반도체 기판(31) 및 제2의 반도체 기판(45)의 접합면의 일방에 접착제층(58)을 형성하고, 이 접착제층(58)을 통하여 맞겹쳐서 양자를 접합한다.
그리고, 제1의 반도체 기판(31)의 이면(31b)측부터 연삭, 연마하여 제1의 반도체 기판(31)을 박막화한다. 이 박막화는, 포토 다이오드(PD)가 면(臨)하도록 행하여진다. 박막화한 후, 포토 다이오드(PD)의 이면에 암전류 억제를 위한 p형 반도체층을 형성한다. 반도체 기판(31)의 두께는 예를 들면 600㎛ 정도 있지만, 예를 들면 1㎛ 내지 10㎛, 바람직한 것은 1㎛ 내지 5㎛ 정도가 되도록, 박막화한다.
박막화의 후, 기판 이면상에 예를 들면 실리콘 산화막 등에 의한 층간 절연막(59)을 형성한다. 이 제1의 반도체 기판(31)의 이면(31b)이 이면 조사형의 고체 촬상 장치로서 구성된 때의, 광입사면이 된다.
박막화한 제1의 반도체 기판(31)에 대해, 소요되는 위치에, 이면(31b)측부터 제1의 반도체 기판(31)을 관통하고 제2의 반도체 기판(45)의 최상층의 배선(53)에 달하는 관통 접속 구멍(61)을 형성한다. 동시에, 제1의 반도체 기판(31)에, 이 관통 접속 구멍(61)에 근접하여 이면(31b)측부터 제1의 반도체 기판(31)측의 1층째의 배선(40)에 달하는 접속 구멍(62)을 형성한다.
관통 접속 구멍(61)이나 접속 구멍(62)의 콘택트 지름은 1 내지 5㎛의 사이즈로 형성할 수 있다. 관통 접속 구멍(61) 및 접속 구멍(62)은, 제1의 반도체 기판(31)을 박막화한 후에 형성하기 때문에, 애스펙트비가 작아지고, 미세 구멍으로서 형성할 수 있다. 관통 접속 구멍(61)이나 접속 구멍(62)의 콘택트 깊이는, 예를 들면 5㎛ 내지 15㎛ 정도의 깊이로 할 수 있다. 뒤이어, 관통 접속 구멍(61) 및 접속 구멍(62)의 내벽면에, 반도체 기판(31)과 전기적으로 절연하기 위한 절연막(63)을 형성한다.
다음에, 관통 접속 구멍(61) 및 접속 구멍(62) 내에 관통 접속 도체(64) 및 접속 도체(65)를 매입한다. 이들 관통 접속 도체(64) 및 접속 도체(65)는, 예를 들면 구리(Cu), 텅스텐(W) 등의 금속을 사용할 수 있다.
그 후, 제1의 반도체 기판(31)의 이면 전면에 절연 보호막(66)을 형성한다. 절연 보호막(66)으로서는, 예를 들면 SiCN막, 플라즈마·실리콘 질화막, SiC막 등을 사용할 수 있다.
또한, 차광하여야 할 영역상에 차광막(67)을 형성한다. 차광막(67)으로서는, 예를 들면 텅스텐 등의 금속막을 사용할 수 있다. 이 차광막(67)을 접지 전위가 된 반도체 웰 영역(32)에 전기적으로 접속시켜서, 차광막(67)이 전기적으로 플로팅 상태가 되는 것을 피할 수 있다. 또한, 반도체 웰 영역(32)에 전기적으로 접속된 차광막(67)에 접지 전위를 줌에 의해, 반도체 웰 영역(32)이 전기적으로 플로팅 상태가 되는 것을 피할 수 있다.
또한, 차광막(67)을 피복하도록, 전면에 패시베이션막(68)을 형성한다. 패시베이션막(68)으로서는, 예를 들면 플라즈마·실리콘 질화막, CVD-SiV막 등을 사용한다.
뒤이어, 패시베이션막(68) 및 절연 보호막(66)의 관통 접속 도체(64)를 형성하고, 접속 도체(65)에 대응하는 부분에 접속 구멍(69)을 형성한 후, 배리어 메탈막(71)을 통하여 알루미늄막에 의한 접속용 배선(72)을 형성한다. 배리어 메탈막(71)은, 예를 들면 Ti(하)/TiN(상)의 적층막으로 형성된다.
접속용 배선(72)은, 접속 구멍(69)을 통하여 관통 접속 도체(64)와 접속 도체(65)에 접속된다. 이 접속용 배선(72)은, 화소 영역(23) 및 제어 영역(24)과, 로직 회로(25)와의 접속에 이용됨과 함께, 상면부터 취출 전극, 이른바 전극 패드의 역할을 담당한다. 이후, 접속용 배선(72)을 전극 패드라고 한다.
따라서, 제1의 반도체 기판(31)에 형성된 화소 영역(23) 및 제어 영역(24)으로 이루어지는 이미지 센서와, 제2의 반도체 기판(45)에 형성된 로직 회로(25)는, 접속 도체(65), 전극 패드(72), 관통 접속 도체(64)를 통하여 전기적으로 접속되게 된다.
그 후, 평탄화막(73)이 형성되고, 평탄화막(73)상에 각 화소에 대응하여 예를 들면 적(R), 녹(G), 청(B)의 온 칩 컬러 필터(74)를 형성하고, 그 위에 온 칩 마이크로 렌즈(75)를 형성한다.
각 온 칩 컬러 필터(74) 및 온 칩 마이크로 렌즈(75)는, 화소 어레이의 각 단위 화소에 대응하여 형성된다.
뒤이어, 렌즈 재료막(75a) 및 평탄화막(73)을 선택적으로 에칭 제거하여, 전극 패드(72)를 노출시킨다. 한편, 제2의 반도체 기판(45)측에서는, 표면을 연삭, 연마하여 취출 전극이 되는 접속 도체(51)의 면을 노출시킨다.
제2의 반도체 기판(45)의 접속 도체(51)가 노출면에 패시베이션막(76)을 형성한 후, 접속 도체(51)에 대응하는 개구(77)를 형성하고, 개구(77)를 통하여 접속 도체(51)에 전기적으로 접속하는 구형상(球狀)을 한 전극 범프(78)를 형성한다.
이에 의해, 제1의 반도체 기판(31)에서는, 화소 영역(23), 제어 영역(24)이 완성품 상태가 되고, 제2의 반도체 기판(45)에서는, 로직 회로(25)가 완성품 상태가 된다.
뒤이어, 각 칩으로 분할하여, 도 4에 도시하는 이면 조사형의 고체 촬상 장치를 얻을 수 있는 것이 된다.
도 4에 도시되는 바와 같이, 본 기술을 적용한 고체 촬상 장치에서는, 제1의 반도체 기판(31)과 제2의 반도체 기판(45)과의 접합면에 확산 방지막(99a) 및 확산 방지막(99b)이 배치되게 된다. 이에 의해, 적층된 각 반도체 기판 사이에서의 수소 원자·분자의 이동을 억제하여, 제1의 반도체 기판(31)의 수소 농도와, 제2의 반도체 기판(45)의 수소 농도가 평준화되는 것을 억제할 수 있다.
또한, 본 기술을 적용한 고체 촬상 장치에서는, 제1의 반도체 기판(31)에 마련된 제2 절연 박막(43b)이 수소 공급막으로서 기능한다. 따라서, 신터 처리 등을 행하는 일 없이, 제1의 반도체 기판(31)에만, 수소 농도를 높일 수 있다.
따라서 본 기술에 의하면, 반도체 기판이 적층되어 구성되는 고체 촬상 장치에서, 화소부를 갖는 반도체 기판에만, 계면준위를 감소시킬 수 있다.
또한, 근래, 완성품의 박형화 등을 고려하여, 예를 들면, 제1의 반도체 기판(31)의 메탈 배선과, 제2의 반도체 기판(45)의 메탈 배선을 직접 접합하는, 이른바 Cu-Cu 접합이라고 불리는 수법이 이용되는 일도 있다.
도 8은, 본 기술을 적용한 고체 촬상 장치의 다른 실시의 형태에 관한 구성 예이고, Cu-Cu 접합에 의해 제조된 고체 촬상 장치의 구성례를 도시하는 도면이다. 이 고체 촬상 장치는, 역시 제1의 반도체 칩과 제2의 반도체 칩을 적층하여 구성되는 이면 조사형 CMOS 이미지 센서로서 구성된다.
도 8에 도시되는 고체 촬상 장치를 제조하는 경우, 우선, 제1의 반도체 기판(31)의 각 영역에, 반제품 상태의 이미지 센서, 즉 화소 영역(23)과 제어 영역(24)을 형성한다. 이 형성 공정은, 도 4 내지 도 7을 참조하여 상술한 실시의 형태와 마찬가지이므로, 상세한 설명은 생략한다.
단, 도 8의 구성의 경우, 제1의 반도체 기판(31)상에 다층 배선층(41)을 형성하는데, 최상층의 배선(40)을 형성한 시점에서 종료한다. 즉, 최상층의 배선(40)이 노출한 상태로 하고, 그 위에는 도 5에 도시되는 보호막(42)이 형성되지 않는다.
또한, 최상층의 배선(40)을 형성하기에 앞서서, 층간 절연막(39)상에, 예를 들면, 수소 등의 반도체 표면의 댕글링 본드 종단에 적합한 원자·분자의 확산 방지막(99)을 형성한다. 확산 방지막(99)으로는, 예를 들면, 막두께 500 내지 1500㎛ 정도의 플라즈마 CVD에 의해 형성된, 예를 들면, SiN막이 사용된다.
또한, 확산 방지막(99)상에도 층간 절연막(39)이 형성된다.
또한, 제2의 반도체 기판(45)의 각 영역에, 반제품 상태의 신호 처리하기 위한 로직 회로(25)를 형성한다. 이 형성 공정은, 역시 도 4 내지 도 7을 참조하여 상술한 실시의 형태와 마찬가지이므로, 상세한 설명은 생략한다.
단, 도 8의 구성의 경우, 제2의 반도체 기판(45)상에 다층 배선층(55)을 형성하는데, 최상층의 배선(53)을 형성한 시점에서 종료한다. 즉, 최상층의 배선(53)이 노출한 상태로 하고, 그 위에는 도 6에 도시되는 보호막(56)이 형성되지 않는다.
그리고, 제1의 반도체 기판(31)과 제2의 반도체 기판(45)을, 다층 배선층(41) 및 다층 배선층(55)이 마주 보도록, 서로의 배선(40)과 배선(53)을 접합하고, 서로의 층간 절연막(39)과 층간 절연막(49)을 접합시켜서 맞붙인다.
여기서, 배선(40), 및 배선(53)은 구리(Cu)배선으로 되고, 층간 절연막(39), 및 층간 절연막(49)은 실리콘 산화막이 된다.
그리고, 서로의 배선(40)과 배선(53)이 직접 접촉하도록, 반도체 기판(31)과 반도체 기판(45)을 맞겹치고, 소요되는 가중(加重)을 걸면서 가열함으로써, 배선(40)과 배선(53)을 직접 접합한다. 동시에 층간 절연막(39)과 층간 절연막(49)도 접합된다.
또한, 접합시의 가열 온도는, Cu 배선이 손상되지 않는 정도의 온도로 하고, 예를 들면, 200 내지 400℃ 정도가 된다.
또한, 접합시의 열처리에 의해, 제2 절연 박막(43b)으로부터 제1의 반도체 기판(31)의 계면에 수소가 공급된다.
도 8에 도시되는 바와 같이, 본 기술을 적용한 고체 촬상 장치에서는, 제1의 반도체 기판(31)에서의 최상층의 배선(40)의 아래(도면 중 상측)에 확산 방지막(99)이 배치되게 된다. 이에 의해, 적층된 각 반도체 기판 사이에서의 수소 원자·분자의 이동을 억제하여, 제1의 반도체 기판(31)의 수소 농도와, 제2의 반도체 기판(45)의 수소 농도가 평준화되는 것을 억제할 수 있다.
또한, 도 8의 고체 촬상 장치에서는, 역시 제1의 반도체 기판(31)에 마련된 제2 절연 박막(43b)이 수소 공급막으로서 기능한다. 따라서, 신터 처리 등을 행하는 일 없이, 제1의 반도체 기판(31)에만, 수소 농도를 높일 수 있다.
이와 같이, Cu-Cu 접합에 의해 제조된 고체 촬상 장치에서도, 본 기술에 의하면, 반도체 기판이 적층되어 구성되는 고체 촬상 장치에서, 화소부를 갖는 반도체 기판에만, 계면준위를 감소시킬 수 있다.
이상에서는, 제2 절연 박막(43b)을 수소 공급막으로 하는 예에 관해 설명하였지만, 다른 부재가 수소 공급막이 되도록 하여도 좋다.
도 9는, 본 기술을 적용한 고체 촬상 장치의 구성례를 보다 간소하게 도시한 도면이다.
도 9에 도시되는 바와 같이, 본 기술을 적용한 고체 촬상 장치(200)는, 2개의 능동 소자층을 갖는 적층형의 고체 촬상 장치로서 구성된다.
즉, 도 9에서는, 고체 촬상 장치(200)의 수광면이 되는 상부에 디바이스층(201)이 배치되고, 수광면의 반대측이 되는 하부에 디바이스층(202)이 배치된다. 디바이스층(201)은, 예를 들면, 화소부를 갖는 제1의 반도체 기판이 되고, 디바이스층(202)은, 예를 들면, 로직 회로를 갖는 제2의 반도체 기판이 된다.
또한, 도 9에서는, 디바이스층(201)과 디바이스층(202) 사이에, 확산 방지막(203)이 삽입되어 있다. 확산 방지막(203)은, 계면준위의 감소를 위해 사용되는 물질(예를 들면, 수소)의 확산 방지에 적합한 소재로 구성되는 막이 된다.
또한, 도 9에서는, 제1의 반도체 기판과 제2의 반도체 기판 사이에 확산 방지막(203)이 삽입되도록 도시되어 있지만, 실제로는, 제1의 반도체 기판에서의 계면과, 제2의 반도체 기판에서의 계면 사이에 확산 방지막(203)이 삽입되도록 하면 좋다. 예를 들면, 도 8을 참조하여 상술한 바와 같이, 제1의 반도체 기판(31)상에 다층 배선층(41)의 최상층의 배선(40)을 형성하기에 앞서서, 층간 절연막(39)상에 확산 방지막이 형성되도록 하여도 좋다.
또한, 도 9에서는, 확산 방지막(203)과 디바이스층(201) 사이에 원자 공급막(204)이 삽입되어 있다. 원자 공급막(204)은, 예를 들면, 상술한 제2 절연 박막(43b) 등에 의해 구성되고, 댕글링 본드 종단 원자로서 수소 등을 공급한다.
또한, 제2 절연 박막(43b)은, 원자 공급막(204)의 한 예이고, 다른 부재에 의해 원자 공급막(204)이 구성되도록 하여도 상관없다.
즉, 디바이스층(201) 및 원자 공급막(204)에 의해 능동 소자층(A)이 구성되고, 디바이스층(202)에 의해 능동 소자층(B)이 구성되고, 능동 소자층(A)과 능동 소자층(B) 사이에 확산 방지막(203)이 삽입되도록 하면 좋다.
이와 같은 구성으로 함으로써, 화소부를 갖는 능동 소자층에서만, 계면준위를 감소시킬 수 있다.
또는 또한, 화소부를 갖지 않는 능동 소자층의 댕글링 본드 종단 원자의 농도를 저하시키는 궁리가 이루어지도록 하여도 좋다.
도 10은, 본 기술을 적용한 고체 촬상 장치의 다른 구성례를 간소하게 도시한 도면이다.
도 10에 도시되는 바와 같이, 본 기술을 적용한 고체 촬상 장치(220)는, 역시 2개의 능동 소자층을 갖는 적층형의 고체 촬상 장치로서 구성된다.
즉, 도 10에서는, 고체 촬상 장치(220)의 수광면이 되는 상부에 디바이스층(221)이 배치되고, 수광면의 반대측이 되는 하부에 디바이스층(222)이 배치된다. 디바이스층(221)은, 예를 들면, 화소부를 갖는 제1의 반도체 기판이 되고, 디바이스층(222)은, 예를 들면, 로직 회로를 갖는 제2의 반도체 기판이 된다.
또한, 도 10에서는, 디바이스층(221)과 디바이스층(222) 사이에, 확산 방지막(223)이 삽입되어 있다. 확산 방지막(223)은, 계면준위의 감소를 위해 사용되는 물질(예를 들면, 수소)의 확산 방지에 적합한 소재로 구성되는 막이 된다.
또한, 도 10에서는, 제1의 반도체 기판과 제2의 반도체 기판 사이에 확산 방지막(223)이 삽입되도록 도시되어 있지만, 실제로는, 제1의 반도체 기판에서의 계면과, 제2의 반도체 기판에서의 계면 사이에 확산 방지막(223)이 삽입되도록 하면 좋다. 예를 들면, 도 8을 참조하여 상술한 바와 같이, 제1의 반도체 기판(31)상에 다층 배선층(41)의 최상층의 배선(40)을 형성하기에 앞서서, 층간 절연막(39)상에 확산 방지막이 형성되도록 하여도 좋다.
또한, 도 10에서는, 확산 방지막(223)과 디바이스층(221) 사이에 원자 공급막(224)이 삽입되어 있다. 원자 공급막(224)은, 예를 들면, 상술한 제2 절연 박막(43b) 등에 의해 구성되고, 댕글링 본드 종단 원자로서 수소 등을 공급한다.
또한, 도 10에서는, 확산 방지막(223)과 디바이스층(221) 사이에 원자 흡장막(225)이 삽입되어 있다. 원자 흡장막(225)은, 댕글링 본드 종단 원자(예를 들면, 수소)의 흡장에 적합한 소재에 의해 구성된다. 예를 들면, 도 6에 도시되는 메탈 배선(53)을 덮는 배리어 메탈을 원자 흡장막(225)으로서 사용할 수 있다.
즉, 도 6을 참조하여 상술한 바와 같이, 각 접속 도체(54) 및 전극 추출용의 접속 도체(51)에 접속하도록, 층간 절연막(49)을 통하여 복수층의 메탈 배선(53)을 형성하여 다층 배선층(55)을 형성한다.
메탈 배선(53)은, 구리(Cu)배선으로 형성한다. 이 때, 각 구리배선이 Cu 확산을 방지하는 배리어 메탈로 덮이도록 한다. 예를 들면, 댕글링 본드 종단 원자로서 수소가 사용되는 경우, 배리어 메탈로는, 예를 들면, 수소를 흡장하는데 적합한 티탄 등이 사용된다.
그리고, 다층 배선층(55)상에 구리배선(53)의 캡막, 이른바 보호막(56)이 형성되도록 한다.
이와 같이 함으로써, 도 10에 도시되는 원자 흡장막(225)을, 제2의 반도체 기판의 메탈 배선을 덮는 배리어 메탈에 의해 구성할 수 있다.
또한, 배리어 메탈은, 원자 흡장막(225)의 한 예이고, 다른 부재에 의해 원자 흡장막(225)이 구성되도록 하여도 상관없다.
즉, 디바이스층(221) 및 원자 공급막(224)에 의해 능동 소자층(A)이 구성되고, 디바이스층(222)에 의해 능동 소자층(B)이 구성되고, 능동 소자층(A)과 능동 소자층(B) 사이에 확산 방지막(223) 및 원자 흡장막(225)이 삽입되도록 하면 좋다.
이와 같은 구성으로 함으로써, 화소부를 갖는 능동 소자층에서만, 계면준위를 감소시킬 수 있고, 또한, 화소부를 갖지 않는 능동 소자층의 댕글링 본드 종단 원자의 농도를 저하시키는 것이 가능해진다.
여기까지, 2개의 능동 소자층을 갖는 적층형의 고체 촬상 장치에 본 기술을 적용한 예에 관해 설명하였지만, 3개의 능동 소자층을 갖는 적층형의 고체 촬상 장치에 본 기술을 적용하는 것도 가능하다.
도 11은, 본 기술을 적용한 고체 촬상 장치의 또 다른 구성례를 간소하게 도시한 도면이다.
도 11에 도시되는 바와 같이, 본 기술을 적용한 고체 촬상 장치(240)는, 3개의 능동 소자층을 갖는 적층형의 고체 촬상 장치로서 구성된다.
즉, 도 11에서는, 고체 촬상 장치(240)의 수광면이 되는 상부에 디바이스층(241)이 배치되고, 수광면의 반대측이 되는 하부에 디바이스층(243)이 배치되고, 디바이스층(241)과 디바이스층(243) 사이에 디바이스층(242)이 배치된다. 디바이스층(241)은, 예를 들면, 화소부를 갖는 제1의 반도체 기판이 되고, 디바이스층(242)은, 예를 들면, 로직 회로를 갖는 제2의 반도체 기판이 되고, 디바이스층(243)은, 예를 들면, 메모리 회로를 갖는 제3의 반도체 기판이 된다.
또한, 디바이스층(243)을 구성하는 제3의 반도체 기판은, 제1의 반도체 기판 또는 제2의 반도체 기판과 마찬가지로 제조되고, 화소부 또는 로직 회로의 기능에 대신하여 DRAM, SRAM 등의 메모리 회로의 기능이 패터닝된 반도체 기판이 된다.
메모리 회로에서는, 제3의 반도체 기판의 계면준위의 증가에 의해, 플리커 노이즈, RTN(Random Telegraph Noise) 등이 발생함에 의해, DRAM에서의 리텐션 특성과 같은 메모리 특성이 열화되는 것이 알려져 있다.
즉, 고체 촬상 장치(240)에서는, 디바이스층(241)과 마찬가지로 디바이스층(243)의 계면준위를 감소시키도록 하는 것이 바람직하다.
또한, 도 11에서는, 디바이스층(241)과 디바이스층(242) 사이에, 확산 방지막(244)이 삽입되어 있다. 확산 방지막(244)은, 계면준위의 감소를 위해 사용되는 물질(예를 들면, 수소)의 확산 방지에 적합한 소재로 구성되는 막이 된다.
또한, 도 11에서는, 제1의 반도체 기판과 제2의 반도체 기판 사이에 확산 방지막(244)이 삽입되도록 도시되어 있지만, 실제로는, 제1의 반도체 기판에서의 계면과, 제2의 반도체 기판에서의 계면 사이에 확산 방지막(244)이 삽입되도록 하면 좋다.
또한, 도 11에서는, 확산 방지막(244)과 디바이스층(241) 사이에 원자 공급막(245)이 삽입되어 있다. 원자 공급막(245)은, 댕글링 본드 종단 원자로서 수소 등을 공급한다.
또한, 도 11에서는, 디바이스층(242)과 디바이스층(243) 사이에, 확산 방지막(246)이 삽입되어 있다. 확산 방지막(246)은, 계면준위의 감소를 위해 사용되는 물질(예를 들면, 수소)의 확산 방지에 적합한 소재로 구성되는 막이 된다.
또한, 도 11에서는, 제2의 반도체 기판과 제3의 반도체 기판 사이에 확산 방지막(246)이 삽입되도록 도시되어 있지만, 실제로는, 제2의 반도체 기판에서의 계면과, 제3의 반도체 기판에서의 계면 사이에 확산 방지막(246)이 삽입되도록 하면 좋다.
또한, 도 11에서는, 확산 방지막(246)과 디바이스층(243) 사이에 원자 공급막(247)이 삽입되어 있다. 원자 공급막(245)은, 댕글링 본드 종단 원자로서 수소 등을 공급한다.
즉, 디바이스층(241) 및 원자 공급막(245)에 의해 능동 소자층(A)이 구성되고, 디바이스층(242)에 의해 능동 소자층(B)이 구성되고, 디바이스층(243) 및 원자 공급막(247)에 의해 능동 소자층(C)이 구성되고, 능동 소자층(A)과 능동 소자층(B) 사이에 확산 방지막(244)이 삽입되고, 능동 소자층(B)과 능동 소자층(C) 사이에 확산 방지막(246)이 삽입되도록 하면 좋다.
이와 같은 구성으로 함으로써, 화소부를 갖는 능동 소자층 및 메모리 회로를 갖는 능동 소자층에서만, 계면준위를 감소시킬 수 있다.
또는 또한, 원자 공급막을 마련하지 않고 고체 촬상 장치가 구성되도록 하여도 좋다.
도 12는, 본 기술을 적용한 고체 촬상 장치의 또 다른 구성례를 간소하게 도시한 도면이다.
도 12에 도시되는 바와 같이, 본 기술을 적용한 고체 촬상 장치(260)는, 3개의 능동 소자층을 갖는 적층형의 고체 촬상 장치로서 구성된다.
즉, 도 12에서는, 고체 촬상 장치(260)의 수광면이 되는 상부에 디바이스층(261)이 배치되고, 수광면의 반대측이 되는 하부에 디바이스층(263)이 배치되고, 디바이스층(261)과 디바이스층(263) 사이에 디바이스층(262)이 배치된다. 디바이스층(261)은, 예를 들면, 화소부를 갖는 제1의 반도체 기판이 되고, 디바이스층(262)은, 예를 들면, 로직 회로를 갖는 제2의 반도체 기판이 되고, 디바이스층(263)은, 예를 들면, 메모리 회로를 갖는 제3의 반도체 기판이 된다.
또한, 디바이스층(263)을 구성하는 제3의 반도체 기판은, 제1의 반도체 기판 또는 제2의 반도체 기판과 마찬가지로 제조되고, 화소부 또는 로직 회로의 기능에 대신하여 DRAM, SRAM 등의 메모리 회로의 기능이 패터닝된 반도체 기판이 된다.
메모리 회로에서는, 제3의 반도체 기판의 계면준위의 증가에 의해, 플리커 노이즈, RTN(Random Telegraph Noise) 등이 발생함에 의해, DRAM에서의 리텐션 특성과 같은 메모리 특성이 열화되는 것이 알려져 있다.
즉, 고체 촬상 장치(260)에서는, 디바이스층(261)과 마찬가지로 디바이스층(263)의 계면준위를 감소시키도록 하는 것이 바람직하다.
또한, 도 12에서는, 디바이스층(261)과 디바이스층(262) 사이에, 확산 방지막(264)이 삽입되어 있다. 확산 방지막(264)은, 계면준위의 감소를 위해 사용되는 물질(예를 들면, 수소)의 확산 방지에 적합한 소재로 구성되는 막이 된다.
또한, 도 12에서는, 제1의 반도체 기판과 제2의 반도체 기판 사이에 확산 방지막(264)이 삽입되도록 도시되어 있지만, 실제로는, 제1의 반도체 기판에서의 계면과, 제2의 반도체 기판에서의 계면 사이에 확산 방지막(264)이 삽입되도록 하면 좋다.
도 12의 구성에서는, 확산 방지막(264)과 디바이스층(261) 사이에 원자 공급막이 삽입되지 않는다.
또한, 도 12에서는, 디바이스층(262)과 디바이스층(263) 사이에, 확산 방지막(266)이 삽입되어 있다. 확산 방지막(266)은, 계면준위의 감소를 위해 사용되는 물질(예를 들면, 수소)의 확산 방지에 적합한 소재로 구성되는 막이 된다.
또한, 도 12에서는, 제2의 반도체 기판과 제3의 반도체 기판 사이에 확산 방지막(266)이 삽입되도록 도시되어 있지만, 실제로는, 제2의 반도체 기판에서의 계면과, 제3의 반도체 기판에서의 계면 사이에 확산 방지막(266)이 삽입되도록 하면 좋다.
도 12의 구성에서는, 확산 방지막(266)과 디바이스층(263) 사이에 원자 공급막이 삽입되지 않는다.
즉, 디바이스층(261)에 의해 능동 소자층(A)이 구성되고, 디바이스층(262)에 의해 능동 소자층(B)이 구성되고, 디바이스층(263)에 의해 능동 소자층(C)이 구성되고, 능동 소자층(A)과 능동 소자층(B) 사이에 확산 방지막(264) 삽입되고, 능동 소자층(B)과 능동 소자층(C) 사이에 확산 방지막(266)이 삽입되도록 하면 좋다.
그리고, 예를 들면, 디바이스층(261), 디바이스층(262), 및 디바이스층(263)을 각각 맞붙인 후, 200 내지 400℃ 정도의 수소 신터 처리가 행하여져서, 디바이스층(261) 및 디바이스층(263)의 계면준위를 감소시킨다. 이 때, 확산 방지막(264)과 확산 방지막(266)에 끼여진 디바이스층(262)에는, 수소가 거의 침입하지 않는다.
이와 같은 구성으로 함으로써, 화소부를 갖는 능동 소자층 및 메모리 회로를 갖는 능동 소자층에서만, 계면준위를 감소시킬 수 있다.
또한, 2개의 능동 소자층을 갖는 적층형의 고체 촬상 장치에서도, 원자 공급막이 삽입되지 않도록 하여도 좋다. 예를 들면, 도 9에 도시되는 고체 촬상 장치(200)에서, 원자 공급막(204)이 삽입되지 않도록 하여도 좋다.
이상에서는, 본 기술을 고체 촬상 장치에 적용한 예에 관해 설명하였지만, 고체 촬상 장치 이외의 디바이스에도 본 기술을 적용할 수 있다. 예를 들면, 본 기술을 무선 트랜시버 등의 바이폴라 디바이스에 적용하는 것도 가능하다.
도 13은, 본 기술을 적용한 바이폴라 디바이스의 구성례를 간소하게 도시한 도면이다.
도 13에 도시되는 바와 같이, 본 기술을 적용한 바이폴라 디바이스(280)는, 예를 들면, 2개의 능동 소자층을 갖는 적층형의 무선 트랜시버로서 구성된다.
즉, 도 13에서는, 바이폴라 디바이스(280)의 상부에 디바이스층(281)이 배치되고, 하부에 디바이스층(282)이 배치된다. 디바이스층(281)은, 예를 들면, 바이폴라 소자를 갖는 제1의 반도체 기판이 되고, 디바이스층(282)은, 예를 들면, 로직 회로를 갖는 제2의 반도체 기판이 된다.
또한, 바이폴라 디바이스(280)에서는, 디바이스층(281)에만 계면준위를 감소시키도록 하는 것이 바람직하다.
또한, 도 13에서는, 디바이스층(281)과 디바이스층(282) 사이에, 확산 방지막(283)이 삽입되어 있다. 확산 방지막(283)은, 계면준위의 감소를 위해 사용되는 물질(예를 들면, 수소)의 확산 방지에 적합한 소재로 구성되는 막이 된다.
또한, 도 13에서는, 제1의 반도체 기판과 제2의 반도체 기판 사이에 확산 방지막(283)이 삽입되도록 도시되어 있지만, 실제로는, 제1의 반도체 기판에서의 계면과, 제2의 반도체 기판에서의 계면 사이에 확산 방지막(283)이 삽입되도록 하면 좋다.
또한, 도 13에서는, 확산 방지막(283)과 디바이스층(281) 사이에 원자 공급막(284)이 삽입되어 있다. 원자 공급막(284)은, 예를 들면, 댕글링 본드 종단 원자로서 수소 등을 공급한다.
즉, 디바이스층(281) 및 원자 공급막(284)에 의해 능동 소자층(A)이 구성되고, 디바이스층(282)에 의해 능동 소자층(B)이 구성되고, 능동 소자층(A)과 능동 소자층(B) 사이에 확산 방지막(283)이 삽입되도록 하면 좋다.
이와 같은 구성으로 함으로써, 바이폴라 소자를 갖는 능동 소자층에서만, 계면준위를 감소시킬 수 있다.
그런데, 상술한 실시의 형태에서는, 확산 방지막이, 플라즈마 CVD에 의해 형성된 SiN(P-SiN이라고 표기된다)막인 되는 경우의 예에 관해 설명하였다. 그러나, P-SiN막보다도, LP-CVD에 의해 형성된 SiN(LP-SiN이라고 표기된다)막의 쪽이 수소의 확산 방지 효과가 높은 것이 알려져 있다.
LP-SiN을 사용하여 형성된 확산 방지막은막밀도가 높고, 2.7g/㎝ 내지 3.5g/㎝ 정도가 된다.
확산 방지막으로서 LP-SiN막을 사용할 수 있으면, 화소부를 갖는 능동 소자층에서만, 계면준위를 감소시킬 수 있고, 또한, 화소부를 갖지 않는 능동 소자층의 댕글링 본드 종단 원자의 농도를 저하시킨다는 본 기술의 효과를, 보다 높일 수 있다.
그러나, LP-CVD에서는, 플라즈마 CVD의 경우와 비교하여 보다 고온에서의 성막 처리가 행하여지게 된다. 예를 들면, 플라즈마 CVD의 경우, 약 400℃에서의 성막 처리가 행하여짐에 대해, LP-CVD에서는 600℃를 초과하는 고온에서의 성막 처리가 행하여지게 된다.
600℃를 초과하는 고온에서의 성막 처리는, 반도체 기판상에, 구리의 박막 등으로서 형성되는 메탈 배선에 영향을 주어 버린다. 즉, 고온에 의해 구리가 확산하는 등으로 디바이스 특성이 열화되어 버리는 것이 우려된다.
상술한 실시의 형태에서는, 층간 절연막(39)을 통하여 복수층의 메탈 배선(40)을 형성하여 다층 배선층(41)을 형성하고, 다층 배선층(41)상에 보호막(42)을 형성한 후, 보호막(42)상에, 확산 방지막(99a)을 형성하는 것으로 설명하였다. 확산 방지막은, 메탈 배선이 형성된 후에 성막되도록 하는 것이 바람직하다. 가령, 확산 방지막을 성막한 후에 메탈 배선을 형성하려고 하면, 확산 방지막에 배선을 위한 구멍 등을 마련하지 않으면 안되고, 이와 같은 구멍을 통하여 수소가 확산하여 버리기 때문이다.
한편으로 상술한 바와 같이, LP-CVD에서는 고온에서의 성막 처리가 행하여지기 때문에, 메탈 배선의 형성에 관한 공정(BEOL : Back End Of Line) 후에, 확산 방지막을 성막할 수가 없다.
그래서, 본 기술에서는, 확산 방지막으로서 LP-SiN을 사용하는 경우, 다음과 같은 공정에 의해 고체 촬상 장치를 제조한다. 도 14 내지 도 17은, 확산 방지막으로서 LP-SiN을 사용하는 경우의 고체 촬상 장치의 제조 공정을 설명하는 도면이다. 이 고체 촬상 장치는, 반도체 기판을 적층하여 구성된다.
최초에, 도 14에 도시되는 바와 같이, 능동 소자층(B)을 구성하는 반도체 기판인 디바이스층(301)을 제조한다. 디바이스층(301)에는, 메탈 배선을 갖는 배선층(301a)이 이미 형성되어 있는 것으로 한다. 또한, 배선층(301a)은, 예를 들면, 도 6의 다층 배선층(55)에 대응한다.
그 한편으로, 지지기판(302)상에 고온막(303)을 성막한다. 여기서, 고온막은, LP-SiN을 사용한 확산 방지막을 나타내는 것으로 하고, 지지기판(302)은, 예를 들면, 메탈 배선 등이 포함되지 않은 판형상의 실리콘이 된다. 상술한 바와 같이, LP-SiN을 사용한 확산 방지막은, LP-CVD에 의한 고온에서의 성막 처리에 의해 성막되지만, 지지기판(302)은, 메탈 배선 등이 포함되지 않기 때문에, 고온에서 성막하여도 전혀 문제는 없다.
고온막(303)이 성막된 지지기판(302)을 더미 소자층이라고 칭하기로 한다.
다음에, 도 15에 도시되는 바와 같이, 능동 소자층(B)과 더미 소자층을 맞붙인다. 맞붙임은, 예를 들면, 상술한 플라즈마 접합, 접착제에 의한 접합 등에 의해 행하여진다. 또한, 플라즈마 접합의 경우, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하여진다. 도 15에서는, 배선층(301a)과 고온막(303) 사이가 접합면이 되도록, 능동 소자층(B)과 더미 소자층이 접합되어 있다.
그 후, 지지기판(302)을 연마하여 제거한다. 이에 의해 도 16에 도시되는 바와 같이, 능동 소자층(B)상에 고온막(303)이 형성된 상태가 된다.
그리고, 도 17에 도시되는 바와 같이, 능동 소자층(A)을 고온막(303)상에 맞붙인다. 능동 소자층(A)은, 반도체 기판인 디바이스층(305)에 의해 구성되고, 디바이스층(305)에는, 메탈 배선을 갖는 배선층(305a)이 이미 형성되어 있는 것으로 한다. 또한, 배선층(305a)은, 예를 들면, 도 5의 다층 배선층(41)에 대응한다.
도 17에서의 맞붙임도, 예를 들면, 상술한 플라즈마 접합, 접착제에 의한 접합 등에 의해 행하여진다. 또한, 플라즈마 접합의 경우, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하여진다. 도 17에서는, 배선층(305a)과 고온막(303) 사이가 접합면이 되도록, 능동 소자층(A)과 고온막(303)이 접합되어 있다.
또한, 여기서는 도시되어 있지 않지만, 원자 공급막도 고온막(303)과 디바이스층(301)(또는 디바이스층(305)) 사이에 삽입되어 있는 것으로 한다.
이와 같이 함으로써, 메탈 배선에 영향을 주는 일 없이, 확산 방지막으로서 LP-SiN을 사용할 수 있다. 이에 의해, 화소부를 갖는 능동 소자층에서만, 계면준위를 감소시킬 수 있고, 또한, 화소부를 갖지 않는 능동 소자층의 댕글링 본드 종단 원자의 농도를 저하시킨다는 본 기술의 효과를, 보다 높일 수 있다.
또한, 확산 방지막으로서 P-SiN을 사용하는 경우, 확산 방지 능력을 얻으려면 500㎚ 내지 1500㎚ 정도의 막의 두께가 필요해지지만, 확산 방지막이 두터우면, 관통 접속 구멍의 형성이 어려워진다. 확산 방지막으로서 LP-SiN을 사용하는 경우, 20㎚ 내지 150㎚ 정도의 막의 두께가 있으면 확산 방지 능력을 얻을 수 있기 때문에, 관통 접속 구멍의 형성이 용이해지고, 예를 들면, 고체 촬상 장치의 수율이 향상한다.
또한, 도 17의 예에서는, 반도체 기판을 적층하여 구성되는 고체 촬상 장치에서, 확산 방지막인 고온막(303)을 끼우고, 능동 소자층(A)과 능동 소자층(B)의 배선층끼리가 대향하는 구성에 관해 설명하였지만, 이것과는 다른 양태로 반도체 기판이 적층되도록 하여도 좋다.
예를 들면, 도 18에 도시되는 바와 같이 반도체 기판이 적층되어 고체 촬상 장치가 구성되도록 하여도 좋다. 도 18의 예에서는, 확산 방지막인 고온막(303)을 끼우고, 능동 소자층(B)의 배선층(301a)과 능동 소자층(A)의 배선층(305a)의 반대측에 위치하는 면이 대향하고 있다.
또는 또한, 도 19에 도시되는 바와 같이 반도체 기판이 적층되어 고체 촬상 장치가 구성되도록 하여도 좋다. 도 19의 예에서는, 확산 방지막인 고온막(303)을 끼우고, 능동 소자층(A)의 배선층(301a)의 반대측에 위치하는 면과 능동 소자층(B)의 배선층(305a)의 반대측에 위치하는 면이 대향하고 있다.
또한, 도 17 내지 도 19에서는, 2개의 반도체 기판이 적층되어 고체 촬상 장치가 구성되는 예에 관해 설명하였지만, 3개의 반도체 기판이 적층되어 고체 촬상 장치가 구성되도록 하여도 좋다.
예를 들면, 도 20에 도시되는 바와 같이 3개의 반도체 기판이 적층되어 고체 촬상 장치가 구성되도록 하여도 좋다. 도 20의 예에서는, 능동 소자층(A)과 능동 소자층(B)에 더하여, 배선층(307a)이 형성된 디바이스층(307)으로 이루어지는 능동 소자층(C)이 적층되어 있다. 여기서는, 도 17에 도시한 경우와 마찬가지로, 능동 소자층(A)과 능동 소자층(B)이 구성되고, 또한, 능동 소자층(B)의 배선층(301a)의 반대측에 위치하는 면과 능동 소자층(C)의 배선층(307a)이 대향하도록 맞붙여져서 구성되어 있다.
또는 또한, 도 21에 도시되는 바와 같이, 능동 소자층(B)과 능동 소자층(C)의 사이에도 고온막이 마련되도록 하여도 좋다. 도 21의 예에서는, 확산 방지막인 고온막(303)을 끼우고, 능동 소자층(A)과 능동 소자층(B)의 배선층끼리가 대향하고, 또한, 확산 방지막인 고온막(304)를 끼우고, 능동 소자층(B)의 배선층(301a)의 반대측에 위치하는 면과 능동 소자층(C)의 배선층(307a)이 대향하고 있다.
도 14 내지 도 21에서는, 본 기술을 고체 촬상 장치에 적용하는 것으로 하여 설명하였지만, 고체 촬상 장치 이외의 디바이스에도 본 기술을 적용할 수 있다. 예를 들면, 본 기술을 무선 트랜시버 등의 바이폴라 디바이스에 적용하는 것도 가능하다.
또한, 도 14 내지 도 21을 참조하여 상술한 실시의 형태에서는, LP-CVD에 의해 형성된 LP-SiN에 의해 고온막이 구성되는 예에 관해 설명하였지만, ALD(Atomic Layer. Deposition)-CVD에 의해 형성된 SiN(ALD-SiN이라고 표기된다)에 의해 고온막이 구성되도록 하여도 좋다.
또한, 본 기술은, 예를 들면, 이미지 센서와 같은 고체 촬상 장치에의 적용으로 한정되는 것이 아니다. 즉, 본 기술은, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전 변환부)에 고체 촬상 장치를 이용하는 전자기기 전반에 대해 적용 가능하다.
도 22는, 본 기술을 적용한 전자기기로서의, 카메라 장치의 구성례를 도시하는 블록도이다.
도 22의 카메라 장치(600)는, 렌즈군 등으로 이루어지는 광학부(601), 상술한 화소(2)의 각 구성이 채용되는 고체 촬상 장치(촬상 디바이스)(602), 및 카메라 신호 처리 회로인 DSP 회로(603)를 구비한다. 또한, 카메라 장치(600)는, 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607), 및 전원부(608)도 구비한다. DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607) 및 전원부(608)는, 버스 라인(609)을 통하여 상호 접속되어 있다.
광학부(601)는, 피사체로부터의 입사광(상광)을 취입하고 고체 촬상 장치(602)의 촬상 면상에 결상한다. 고체 촬상 장치(602)는, 광학부(601)에 의해 촬상 면상에 결상된 입사광의 광량을 화소 단위로 전기 신호에 변환하고 화소 신호로서 출력한다. 이 고체 촬상 장치(602)로서, 상술한 실시의 형태에 관한 고체 촬상 장치를 이용할 수 있다.
표시부(605)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시장치로 이루어지고, 고체 촬상 장치(602)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(606)는, 고체 촬상 장치(602)에서 촬상된 동화 또는 정지화를, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작부(607)는, 유저에 의한 조작하에, 카메라 장치(600)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(608)는, DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606) 및 조작부(607)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
또한, 본 기술은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 소자에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 소자나, 광의의 의미로서, 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 소자(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
제1의 반도체 기판과,
상기 제1의 반도체 기판에 의해 제공되는 기능과는 다른 기능을 제공하는 제2의 반도체 기판과,
상기 제1의 반도체 기판 및 상기 제2의 반도체 기판의 계면준위를 감소시키기 위해 사용되는 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막을 구비하고,
적어도 2장의 반도체 기판이 적층되어, 각 반도체 기판이 전기적으로 접속되고,
상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 반도체장치.
(2)
상기 제1의 반도체 기판의 계면준위가 상기 제2의 반도체 기판의 계면준위보다 적은 (1)에 기재된 반도체장치.
(3)
상기 제1의 반도체 기판과 상기 확산 방지막 사이에, 상기 댕글링 본드 종단 원자를 공급하는 원자 공급막이 또한 삽입되는 (2)에 기재된 반도체장치.
(4)
상기 댕글링 본드 종단 원자는 수소이고,
실리콘 질화물 박막에 의해 구성되는, 상기 제1의 반도체 기판 내의 절연 박막을, 상기 원자 공급막으로서 사용하는 (3)에 기재된 반도체장치.
(5)
상기 확산 방지막과 상기 제2의 반도체 기판 사이에, 상기 댕글링 본드 종단 원자를 흡장하는 원자 흡장막이 또한 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 (2) 내지 (4)의 어느 하나에 기재된 반도체장치.
(6)
상기 댕글링 본드 종단 원자는 수소이고,
티탄에 의해 구성되는, 상기 제2의 반도체 기판 내의 다층 배선층, 또는 취출 전극을 덮는 배리어 메탈을, 상기 원자 흡장막으로서 사용하는 (5)에 기재된 반도체장치.
(7)
고체 촬상 장치로서 구성되고,
상기 제1의 반도체 기판에 화소부가 형성되고, 상기 제2의 반도체 기판에 로직 회로가 형성되는 (2) 내지 (6)의 어느 하나에 기재된 반도체장치.
(8)
메모리 회로가 형성되는 제3의 반도체 기판을 또한 구비하고,
상기 제1의 반도체 기판과 상기 제3의 반도체 기판의 사이에 상기 제2의 반도체 기판이 배치되고,
상기 제2의 반도체 기판의 계면과, 상기 제3의 반도체 기판의 계면 사이에, 상기 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막이 또한 삽입된 상태로, 상기 제1의 반도체 기판 내지 상기 제3의 반도체 기판이 적층되는 (7)에 기재된 반도체장치.
(9)
상기 확산 방지막은, 플라즈마 CVD에 의해 형성된 SiN막이 되는 (1)에 기재된 반도체장치.
(10)
상기 확산 방지막이 600℃ 이상의 성막 처리에 의해 지지기판상에 성막되고,
상기 지지기판상에 성막된 상기 확산 방지막과 상기 제2의 반도체 기판이 접합되고, 상기 지지기판이 연마되어 제거되고,
상기 제1의 반도체 기판의 계면과 상기 제2의 반도체 기판의 계면 사이에 상기 확산 방지막이 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 (1)에 기재된 반도체장치.
(11)
상기 확산 방지막은, LP-CVD에 의해 형성된 SiN막이 되는 (10)에 기재된 반도체장치.
(12)
상기 확산 방지막의 막밀도가 2.7g/㎝ 내지 3.5g/㎝가 되는 (10)에 기재된 반도체장치.
(13)
상기 확산 방지막의 두께가 150㎚ 이하가 되는 (10)에 기재된 반도체장치.
(14)
상기 확산 방지막은, ALD-CVD에 의해 형성된 SiN막이 되는 (10)에 기재된 반도체장치.
(15)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 다층 배선층끼리가 대향하여 적층되는 (1)에 기재된 반도체장치.
(16)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 다층 배선층끼리가 대향하지 않도록 적층되는 (1)에 기재된 반도체장치.
(17)
제1의 반도체 기판과,
상기 제1의 반도체 기판에 의해 제공되는 기능과는 다른 기능을 제공하는 제2의 반도체 기판과,
상기 제1의 반도체 기판 및 상기 제2의 반도체 기판의 계면준위를 감소시키기 위해 사용되는 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막을 구비하고,
적어도 2장의 반도체 기판이 적층되어, 각 반도체 기판이 전기적으로 접속되고,
상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 반도체장치를 갖는 전자기기.
1 : 고체 촬상 장치
31 : 제1의 반도체 기판
45 : 제2의 반도체 기판
99 : 확산 방지막
200 : 고체 촬상 장치
201 : 디바이스층
202 : 디바이스층
203 : 확산 방지막
204 : 원자 공급막
221 : 디바이스층
222 : 디바이스층
223 : 확산 방지막
224 : 원자 공급막
225 : 원자 흡장막
240 : 고체 촬상 장치
241 : 디바이스층
242 : 디바이스층
243 : 디바이스층
244 : 확산 방지막
245 : 원자 공급막
246 : 확산 방지막
247 : 원자 공급막
301 : 디바이스층
301a : 배선층
302 : 지지기판
303 : 고온막
304 : 고온막
305 : 디바이스층
305a : 배선층
307 : 디바이스층
307a : 배선층

Claims (17)

  1. 제1의 반도체 기판과,
    제2의 반도체 기판과,
    상기 제1의 반도체 기판 및 상기 제2의 반도체 기판의 계면준위를 감소시키기 위해 사용되는 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막을 구비하고,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되어, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 전기적으로 접속되고,
    상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되며,
    상기 제1의 반도체 기판의 계면준위가 상기 제2의 반도체 기판의 계면준위보다 적은 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서.
    상기 제1의 반도체 기판과 상기 확산 방지막 사이에, 상기 댕글링 본드 종단 원자를 공급하는 원자 공급막이 또한 삽입되는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서.
    상기 댕글링 본드 종단 원자는 수소이고,
    실리콘 질화물 박막에 의해 구성되는, 상기 제1의 반도체 기판 내의 절연 박막을, 상기 원자 공급막으로서 사용하는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서.
    상기 확산 방지막과 상기 제2의 반도체 기판 사이에, 상기 댕글링 본드 종단 원자를 흡장하는 원자 흡장막이 또한 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서.
    상기 댕글링 본드 종단 원자는 수소이고,
    티탄에 의해 구성되는, 상기 제2의 반도체 기판 내의 다층 배선층, 또는 취출 전극을 덮는 배리어 메탈을, 상기 원자 흡장막으로서 사용하는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서.
    고체 촬상 장치로서 구성되고,
    상기 제1의 반도체 기판에 화소부가 형성되고, 상기 제2의 반도체 기판에 로직 회로가 형성되는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서.
    메모리 회로가 형성되는 제3의 반도체 기판을 또한 구비하고,
    상기 제1의 반도체 기판과 상기 제3의 반도체 기판의 사이에 상기 제2의 반도체 기판이 배치되고,
    상기 제2의 반도체 기판의 계면과, 상기 제3의 반도체 기판의 계면 사이에, 상기 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막이 또한 삽입된 상태로, 상기 제1의 반도체 기판 내지 상기 제3의 반도체 기판이 적층되는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서.
    상기 확산 방지막은, 플라즈마 CVD에 의해 형성된 SiN막이 되는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서.
    상기 확산 방지막이 600℃ 이상의 성막 처리에 의해 지지기판상에 성막되고,
    상기 지지기판상에 성막된 상기 확산 방지막과 상기 제2의 반도체 기판이 접합되고, 상기 지지기판이 연마되어 제거되고,
    상기 제1의 반도체 기판의 계면과 상기 제2의 반도체 기판의 계면 사이에 상기 확산 방지막이 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서.
    상기 확산 방지막은, LP-CVD에 의해 형성된 SiN막이 되는 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서.
    상기 확산 방지막의 막밀도가 2.7g/㎝ 내지 3.5g/㎝가 되는 것을 특징으로 하는 반도체장치.
  12. 제9항에 있어서.
    상기 확산 방지막의 두께가 150㎚ 이하가 되는 것을 특징으로 하는 반도체장치.
  13. 제9항에 있어서.
    상기 확산 방지막은, ALD-CVD에 의해 형성된 SiN막이 되는 것을 특징으로 하는 반도체장치.
  14. 제1항에 있어서.
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 다층 배선층끼리가 대향하여 적층되는 것을 특징으로 하는 반도체장치.
  15. 제1항에 있어서.
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 다층 배선층끼리가 대향하지 않도록 적층되는 것을 특징으로 하는 반도체장치.
  16. 제1의 반도체 기판과,
    제2의 반도체 기판과,
    상기 제1의 반도체 기판 및 상기 제2의 반도체 기판의 계면준위를 감소시키기 위해 사용되는 댕글링 본드 종단 원자의 확산을 방지하는 확산 방지막을 구비하고,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되어 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 전기적으로 접속되고,
    상기 확산 방지막이, 상기 제1의 반도체 기판의 계면과, 상기 제2의 반도체 기판의 계면 사이에 삽입된 상태로, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판이 적층되며,
    상기 제1의 반도체 기판의 계면준위가 상기 제2의 반도체 기판의 계면준위보다 적은 반도체장치를 갖는 것을 특징으로 하는 전자기기.
  17. 삭제
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