JPH09293698A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ層の膜厚を高精度に制御することので
きる、半導体基板の製造方法の提供が望まれている。 【解決手段】 表面に段差を有する第一のシリコン基板
１に第一の絶縁膜２を形成する。第一の絶縁膜２を覆っ
て第二の絶縁膜４を形成する。第二の絶縁膜４を覆って
ポリシリコン膜５を形成する。ポリシリコン膜５に、Ｐ
型あるいはＮ型の不純物を１×１０¹⁷個／ｃｍ³ 以上１
×１０¹⁹個／ｃｍ³ 未満の体積濃度でドーピングする。
ポリシリコン膜５を熱処理し、ドーピングした不純物を
活性化させてこれを拡散させる。ポリシリコン膜５を平
坦化し、ポリシリコン膜５の平坦化された面に第二のシ
リコン基板６を貼り合わせる。第一のシリコン基板１を
研削し、さらに化学的研磨法によって研磨する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体基板の製造方
法に係り、詳しくはシリコン基板どうしを貼り合わせて
ＳＯＩ（Silicon on insyulator ）基板を形成する、半
導体基板の製造方法に関する。

【０００２】

【従来の技術】酸化膜等からなる絶縁膜上に配設された
単結晶シリコン層にトランジスタを形成するＳＯＩ技術
は、優れた耐放射線特性、ラッチアップ特性を有し、シ
ョートチャンネル効果抑制にも優れていることなどか
ら、その研究が進められている。特に、ウエハ貼り合わ
せ技術を用いたＳＯＩ基板の製造方法は、きわめて欠陥
の少ないＳＯＩ層が得られることなどから、近年最も注
目されている技術の一つである。

【０００３】このようなウエハ貼り合わせ技術を用いて
薄膜ＳＯＩ基板を得る方法としては、例えば図３（ａ）
〜（ｄ）に示すような、酸化膜研磨ストッパを用いた選
択研磨法が知られている。この方法ではまず、図３
（ａ）に示すように予め凹凸を形成した第一のシリコン
基板１の、凹凸形成面を酸化してＳｉＯ₂ とし、これに
より研磨ストッパ層として機能する酸化膜２を形成す
る。次に図３（ｂ）に示すように該酸化膜２上の凸面部
にポリシリコン膜からなる裏面ゲートパターン３を形成
し、さらに該裏面ゲートパターン３を覆ってＳｉＯ₂ か
らなる酸化膜４、ポリシリコン膜５を順次形成する。続
いて、外側に面するポリシリコン膜５の表面を化学的機
械的研磨法（ＣＭＰ法）等により研磨し、これを平坦化
する。

【０００４】次いで、ポリシリコン膜５の平坦化した面
にて、該第一のシリコン基板１とこれとは別に用意した
第二のシリコン基板６とを貼り合わせる。次いで、第一
のシリコン基板１の裏面、すなわち第二のシリコン基板
６に貼り合わせた側の面と反対側の面を、図３（ｃ）に
示すように第一のシリコン基板１の膜厚Ｔ₁ が１０μｍ
程度になるまで研削する。なお、この図３（ｃ）および
図３（ｄ）では、図３（ｂ）において第一のシリコン基
板１が下にあったのを上にしている。

【０００５】続いて、前記研削面を化学的機械的研磨法
によって研磨することにより研削傷等の研削ダメージを
除去し、その後、エチレンジアミン水溶液を研磨液とし
て用いた化学的研磨法により、図３（ｄ）に示すように
酸化膜２を形成した側の面において、該酸化膜２の凸面
２ａ全体が露出した状態となるまで研磨し、これにより
当初に形成した凹凸の段差にほぼ等しい膜厚を有するＳ
ＯＩ層７を備えたＳＯＩ基板８を得る。

【０００６】ここで、この化学的研磨法としては、エチ
レンジアミン水溶液を研磨液として用い、このエチレン
ジアミン水溶液とシリコンとの反応生成物を研磨布で拭
き取るといった方法が採られる。このような化学的研磨
法によれば、研磨ストッパ層となる酸化膜２が露出する
と、該酸化膜２が露出した領域の凸面２ａ間に形成され
るＳＯＩ層７の研磨速度が、該化学的研磨法によってシ
リコンを研磨した場合の通常の研磨速度に比べその１／
４０程度にまで抑えられる。したがって、この酸化膜２
が露出していない領域では、第一のシリコン基板１の研
磨が選択的に進行するのである。

【０００７】

【発明が解決しようとする課題】ところで、近年ではデ
バイス構造の微細化、高集積化などに伴い、ＳＯＩ層に
要求される膜厚精度が厳しくなりつつある。例えば、ゲ
ート長が０．１８μｍのデバイスにおいて要求されるＳ
ＯＩ層の膜厚精度は３０±４ｎｍである。しかして、こ
のように高精度にＳＯＩ層の膜厚を制御することは、前
述した従来のプロセスでは極めて困難である。なぜな
ら、ＳＯＩ層の膜厚を高精度に制御するためには、研磨
開始前の第一のシリコン基板１の膜厚Ｔ₁ をなるべく薄
くする必要があるものの、現状では、以下の理由により
これを十分薄くすることができないからである。

【０００８】ここで、ＳＯＩ層の膜厚を高精度に制御す
るのに前記膜厚Ｔ₁ をなるべく薄くすることが必要であ
る理由は、Ｔ₁ は研磨によって除去すべき第一のシリコ
ン基板１の膜厚、すなわち研磨取り代そのものであり、
この研磨取り代が小さいほど、研磨速度の面内ばらつき
に与える影響が小さくなるからである。膜厚Ｔ₁ をなる
べく薄くするためには、研磨処理に先立って行う研削処
理を、研削後の、すなわち研磨開始の前の第一のシリコ
ン基板１の膜厚Ｔ₁ を正確に推定して行う必要がある。

【０００９】研磨開始前の第一のシリコン基板１の膜厚
Ｔ₁ は、図３（ｃ）に示した研削後の貼り合わせ基板９
の厚さから、第二のシリコン基板６の厚さ、ポリシリコ
ン膜５の厚さ、酸化膜４の厚さ、および酸化膜２の厚さ
を引くことで推定（算出）される。ここで、研削後の貼
り合わせ基板９の厚さ、および第二のシリコン基板６の
厚さについては、静電容量法を用いた電気的測定によっ
て計測される。また、ポリシリコン膜５の厚さ、酸化膜
４の厚さ、および酸化膜２の厚さについては、光学的測
定によって計測される。

【００１０】本発明者等の実験によると、このようにし
て算出されるＴ₁ の推定値は、このＴ₁ を直接光学的に
測定して得られた値より１．０μｍ程度厚くなってしま
う。本発明者は、このようにＴ₁ の測定値と推定値との
間に差が生じてしまう原因を調べた結果、この差のうち
の約半分はポリシリコン膜５中に発生したトラップに起
因していることを究明した。すなわち、図４の模式図に
示すようにポリシリコン膜５中に発生したトラップ１０
が自由正孔１１を捕獲することにより、ポリシリコン膜
５および第二のシリコン基板６中に空乏層が発生し、こ
れにより研削後の貼り合わせ基板９の基板容量が変化し
てしまう。そして、このように貼り合わせ基板９の基板
容量が変化してしまうと、静電容量法を用いた電気的測
定によって得られる貼り合わせ基板９の厚さが本来の厚
さと異なって測定されてしまい、結果としてＴ₁ の測定
値と推定値との間に差が生じてしまうのである。ここ
で、図４においては裏面ゲートパターン３についてその
図示を省略している。

【００１１】なお、Ｔ₁ の測定値と推定値との間の差の
残り半分は、酸化膜４および酸化膜２の容量やウエハ張
り合わせ直前に行われる砥粒研磨の取り代であり、これ
らについてはＴ₁ を推定する際にその補正が可能であ
る。ところが、前記ポリシリコン膜５および第二のシリ
コン基板６中の空乏層については、その幅がポリシリコ
ン膜５中のトラップ密度、および第二のシリコン基板６
の不純物濃度に依存することから、該空乏層に起因する
差分を補正することは非常に困難である。しかして、こ
のようにＴ₁ の推定値が正しい（測定値）に対して大き
な差を有していると、研磨開始前の第一のシリコン基板
１の膜厚Ｔ₁ を薄膜化するのがきわめて困難であり、前
述したように高精度にＳＯＩ層の膜厚を制御することが
できないのである。

【００１２】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、研磨開始前の第一のシリ
コン基板１の膜厚Ｔ₁ の薄膜化を容易にし、ＳＯＩ層の
膜厚を高精度に制御し得るようにするべく、研削後の貼
り合わせ基板の厚さの測定誤差を大幅に減少させること
のできる半導体基板の製造方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明における請求項１
記載の半導体基板の製造方法では、表面に段差を有する
第一のシリコン基板の、前記段差を有する面に第一の絶
縁膜を形成する第１工程と、前記第一の絶縁膜を覆って
第一のシリコン基板上に第二の絶縁膜を形成する第２工
程と、前記第二の絶縁膜を覆って第一のシリコン基板上
にポリシリコン膜を形成する第３工程と、前記ポリシリ
コン膜に、Ｐ型あるいはＮ型の不純物を１×１０¹⁷個／
ｃｍ³ 以上１×１０¹⁹個／ｃｍ³ 未満の体積濃度でドー
ピングする第４工程と、前記ポリシリコン膜を熱処理
し、ドーピングした不純物を活性化させてこれを拡散さ
せる第５工程と、前記ポリシリコン膜を平坦化する第６
工程と、前記ポリシリコン膜の平坦化された面に第二の
シリコン基板を貼り合わせる第７工程と、前記第一のシ
リコン基板の、前記絶縁膜を形成した面と反対側の面を
研削する第８工程と、該研削工程にて研削した面を化学
的研磨法によって研磨する第９工程と、を備えたことを
前記課題の解決手段とした。

【００１４】この製造方法によれば、第一のシリコン基
板上にポリシリコン膜を形成した後、該ポリシリコン膜
にＰ型あるいはＮ型の不純物を１×１０¹⁷個／ｃｍ³ 以
上１×１０¹⁹個／ｃｍ³ 未満の体積濃度でドーピング
し、さらにこれを熱処理してドーピングした不純物を活
性化させるので、ポリシリコン膜にドーピングされ活性
化された不純物が、ポリシリコン膜中、さらに第二のシ
リコン基板中に空乏層が発生するのを抑止するものとな
る。

【００１５】請求項２記載の半導体基板の製造方法で
は、表面に段差を有する第一のシリコン基板の、前記段
差を有する面に第一の絶縁膜を形成する第１工程と、前
記第一の絶縁膜を覆って第一のシリコン基板上に第二の
絶縁膜を形成する第２工程と、前記第二の絶縁膜を覆っ
て第一のシリコン基板上に水素を吸着した膜を形成する
第３工程と、前記水素を吸着した膜を覆って第一のシリ
コン基板上にポリシリコン膜を形成する第４工程と、前
記ポリシリコン膜を形成した第一のシリコン基板を、ア
ニール処理する第５工程と、前記ポリシリコン膜を平坦
化する第６工程と、前記ポリシリコン膜の平坦化された
面に第二のシリコン基板を貼り合わせる第７工程と、前
記第一のシリコン基板の、前記絶縁膜を形成した面と反
対側の面を研削する第８工程と、該研削工程にて研削し
た面を化学的研磨法によって研磨する第９工程と、を備
えたことを前記課題の解決手段とした。

【００１６】この製造方法によれば、第一のシリコン基
板上に水素を吸着した膜を形成し、その上にポリシリコ
ン膜を形成し、その後この第一のシリコン基板をアニー
ル処理するので、ポリシリコン膜中のトラップが、アニ
ール処理によって水素を吸着した膜から拡散する水素原
子によってターミネイトされ、これによりポリシリコン
膜中および第二のシリコン基板中に空乏層が発生するの
が抑止される。

【００１７】請求項３記載の半導体基板の製造方法で
は、表面に段差を有する第一のシリコン基板の、前記段
差を有する面に第一の絶縁膜を形成する第１工程と、前
記第一の絶縁膜を覆って第一のシリコン基板上に第二の
絶縁膜を形成する第２工程と、前記第二の絶縁膜を覆っ
て第一のシリコン基板上にポリシリコン膜を形成する第
３工程と、前記ポリシリコン膜を形成した第一のシリコ
ン基板を、水素雰囲気中にてアニール処理する第４工程
と、前記ポリシリコン膜を平坦化する第５工程と、前記
ポリシリコン膜の平坦化された面に第二のシリコン基板
を貼り合わせる第６工程と、前記第一のシリコン基板
の、前記絶縁膜を形成した面と反対側の面を研削する第
７工程と、該研削工程にて研削した面を化学的研磨法に
よって研磨する第８工程と、を備えたことを前記課題の
解決手段とした。

【００１８】この製造方法によれば、第一のシリコン基
板上にポリシリコン膜を形成した後、この第一のシリコ
ン基板を水素雰囲気中にてアニール処理するので、ポリ
シリコン膜中のトラップが、アニール処理によりポリシ
リコン膜表面から拡散した雰囲気中の水素原子によって
ターミネイトされ、これによりポリシリコン膜中および
第二のシリコン基板中に空乏層が発生するのが抑止され
る。

【００１９】請求項４記載の半導体基板の製造方法で
は、表面に段差を有する第一のシリコン基板の、前記段
差を有する面に第一の絶縁膜を形成する第１工程と、前
記第一の絶縁膜を覆って第一のシリコン基板上に第二の
絶縁膜を形成する第２工程と、前記第二の絶縁膜を覆っ
て第一のシリコン基板上にポリシリコン膜を形成する第
３工程と、前記ポリシリコン膜を平坦化する第４工程
と、前記ポリシリコン膜の平坦化された面に第二のシリ
コン基板を貼り合わせ、かつその状態でこれら第一、第
二のシリコン基板を水素雰囲気中にてアニール処理する
第５工程と、前記第一のシリコン基板の、前記絶縁膜を
形成した面と反対側の面を研削する第６工程と、該研削
工程にて研削した面を化学的研磨法によって研磨する第
７工程と、を備えたことを前記課題の解決手段とした。

【００２０】この製造方法によれば、ポリシリコン膜の
平坦化された面に第二のシリコン基板を貼り合わせた状
態で、これら第一、第二のシリコン基板を水素雰囲気中
にてアニール処理するので、ポリシリコン膜中のトラッ
プが、アニール処理により第一、第二のシリコン基板の
貼り合わせ界面や第二のシリコン基板を通って拡散した
雰囲気中の水素原子によってターミネイトされ、これに
よりポリシリコン膜中および第二のシリコン基板中に空
乏層が発生するのが抑止される。

【００２１】

【発明の実施の形態】以下、本発明の半導体基板の製造
方法を詳しく説明する。図１（ａ）〜（ｄ）は、本発明
の第１実施形態例を説明するための図である。この第１
実施形態例が図３（ａ）〜（ｄ）に示した従来の方法と
異なるところは、主に、ポリシリコン膜を形成した後該
ポリシリコン膜中に不純物をドーピングする点にある。

【００２２】すなわち、この第１実施形態例では、図１
（ａ）に示すように第一のシリコン基板１の凹凸形成面
にＳｉＯ₂ からなる酸化膜（第一の絶縁膜）２を形成
し、続いて図１（ｂ）に示すように従来と同様にして該
酸化膜２上の凸面部にポリシリコン膜からなる裏面ゲー
トパターン３を形成し、さらに該裏面ゲートパターン３
を覆ってＳｉＯ₂ からなる酸化膜（第二の絶縁膜）４、
ポリシリコン膜５を順次形成する。次いで、形成したポ
リシリコン膜５に、Ｐ型あるいはＮ型の不純物をイオン
注入法によってドーピングする。ドーピングする不純物
の体積濃度範囲としては、１×１０¹⁷個／ｃｍ³ 以上１
×１０¹⁹個／ｃｍ³ 未満とされる。

【００２３】ドーピングする不純物の体積濃度を１×１
０¹⁷個／ｃｍ³ 以上としたのは、濃度下限はポリシリコ
ン膜５中のトラップ密度で定まるからである。すなわ
ち、このトラップ密度はポリシリコン膜５の堆積条件
や、その後の温度履歴によって変化する。一般にポリシ
リコン膜５中のトラップ密度は、堆積直後に最大値をと
り、通常の６００℃程度での減圧ＣＶＤで得られるポリ
シリコン膜における典型的なトラップ密度の値は１×１
０¹⁸個／ｃｍ³ 程度である。また堆積後、堆積温度以上
の温度によるアニールによってトラップ密度は減少する
ものの、１×１０¹⁷個／ｃｍ³ 以下にすることは困難で
ある。したがって、トラップをより多く確実に消失させ
るためには、ドーピングする不純物の体積濃度を１×１
０¹⁷個／ｃｍ ³ 以上としなければならないのである。

【００２４】また、ドーピングする不純物の体積濃度を
１×１０¹⁹個／ｃｍ³ 未満としたのは、濃度上限はポリ
シリコン膜５の砥粒研磨による平坦化によって決まるか
らである。一般に、アルカリ系研磨剤を用いたシリコン
の化学的機械的研磨においては、研磨液によるエッチン
グ作用（化学的研磨作用）と研磨砥粒による機械的研磨
作用との大きさの比を適切に調整することで、研磨面の
粗さを極小にするようにしている。特に、シリコン基板
貼り合わせ面を研磨によって形成する場合には、貼り合
わせ界面での気泡発生を抑えるため、研磨面の粗さの低
減が極めて重要となっている。しかしながら、アルカリ
系研磨剤を用いたシリコンの化学的機械的研磨において
は、シリコン中の不純物濃度が１×１０¹⁹／ｃｍ³ を越
えると、研磨液によるエッチング作用が大きく変化する
ことが知られている。すなわち、通常では不純物がＮ型
の場合エッチング作用が大きくなり、不純物がＰ型の場
合エッチング作用が小さくなってしまうのである。しか
して、この現象は、研磨液によるエッチング作用（化学
的研磨作用）と研磨砥粒による機械的研磨作用との大き
さのバランスを崩し、研磨面の粗さを増大して貼り合わ
せ界面での気泡発生を招いてしまう。したがって、ポリ
シリコン膜５の化学的機械的研磨を適正に行うために
は、ドーピングする不純物の体積濃度を１×１０¹⁹個／
ｃｍ³ 未満としなければならないのである。そして、こ
れらの理由から、本発明における請求項１記載の製造方
法では、ドーピングする不純物の体積濃度範囲を、１×
１０¹⁷個／ｃｍ³ 以上１×１０¹⁹個／ｃｍ³ 未満として
いるのである。

【００２５】このようにしてポリシリコン膜５中に不純
物をイオン注入した後、図１（ｃ）に示すようにポリシ
リコン膜５上に、例えばシリコン酸化膜からなるキャッ
ピング膜２０を形成する。ここで、このキャッピング膜
２０を形成するのは、この後行うアニール処理におい
て、先にイオン注入した不純物が外方拡散するのを防止
するためである。次いで、キャッピング膜２０を形成し
た第一のシリコン基板１を、例えば１１００℃という高
温で１０秒間程度アニール処理（熱処理）し、ドーピン
グした不純物を活性化させてこれを拡散させる。次い
で、キャッピング膜２０をエッチングによって選択的に
除去し、さらに従来と同様にしてポリシリコン膜５を砥
粒研磨により平坦化する。

【００２６】続いて、従来と同様に、ポリシリコン膜５
の平坦化した面にて該第一のシリコン基板１とこれとは
別に用意した第二のシリコン基板６とを貼り合わせ、図
４（ｄ）に示すように貼り合わせ基板２１を形成する。
以下、従来と同様にして第一のシリコン基板１の裏面を
研削し、さらに研削面を化学的機械的研磨法によって研
磨して研削面における研削傷等の研削ダメージを除去す
る。その後、この研磨面をさらに化学的研磨法によって
研磨し、図１（ｄ）に示したごとく従来と同様にＳＯＩ
層を備えたＳＯＩ基板、すなわち半導体基板を得る。

【００２７】このような半導体基板の製造方法にあって
は、第一のシリコン基板５上にポリシリコン膜５を形成
した後、該ポリシリコン膜５にＰ型あるいはＮ型の不純
物、すなわちドナーあるいはアクセプターを導入し、こ
れをアニール処理して活性化させるので、活性化した不
純物によってポリシリコン膜５中、さらに第二のシリコ
ン基板６中に空乏層が発生するのを抑止することができ
る。したがって、研削後の貼り合わせ基板２１の厚さの
測定誤差を大幅に減少させることができ、これにより研
磨開始前の第一のシリコン基板１の膜厚Ｔ₁ の薄膜化を
容易にすることができ、よってＳＯＩ層の膜厚を高精度
に制御するようにすることができる。

【００２８】次に、本発明の製造方法の第２実施形態例
を図２を参照して説明する。この第２実施形態例が図３
（ａ）〜（ｄ）に示した従来の方法と異なるところは、
図２に示すように、第一のシリコン基板１上に水素を吸
着した膜２２を形成し、その上にポリシリコン膜５を形
成し、その後この第一のシリコン基板１をアニール処理
する点にある。すなわち、この第２実施形態例でも、従
来と同様図３（ａ）に示したように第一のシリコン基板
１の凹凸形成面にＳｉＯ₂ からなる酸化膜（第一の絶縁
膜）２を形成し、続いて図２に示すように従来と同様に
して該酸化膜２上の凸面部にポリシリコン膜からなる裏
面ゲートパターン３を形成し、さらに該裏面ゲートパタ
ーン３を覆ってＳｉＯ₂ からなる酸化膜（第二の絶縁
膜）４を形成する。

【００２９】次に、この酸化膜４を覆って第一のシリコ
ン基板１上に水素を吸着した膜２２を形成する。この膜
２２の形成としては、例えば、シランガスと窒素ガスと
をソースとしたプラズマＣＶＤ法により、窒化シリコン
膜を形成するといった方法が採られる。このような方法
によって得られる窒化シリコン膜は、その膜中に多量の
水素を有したものとなり、すなわち本発明における水素
を吸着した膜２２となる。次いで、この水素を吸着した
膜２２を覆ってポリシリコン膜５を従来と同様にして形
成し、さらにこのポリシリコン膜５を砥粒研磨により平
坦化する。続いて、平坦化したポリシリコン膜５を有す
る第一のシリコン基板１を、例えば１１００℃という高
温で１０秒間程度アニール処理する。

【００３０】次いで、従来と同様に、ポリシリコン膜５
の平坦化した面にて該第一のシリコン基板１とこれとは
別に用意した第二のシリコン基板６とを貼り合わせ、図
２に示すように貼り合わせ基板２３を形成する。以下、
従来と同様にして第一のシリコン基板１の裏面を研削
し、さらに研削面を化学的機械的研磨法によって研磨し
て研削面における研削傷等の研削ダメージを除去する。
その後、この研磨面をさらに化学的研磨法によって研磨
し、図３（ｄ）に示したごとく従来と同様にＳＯＩ層を
備えたＳＯＩ基板、すなわち半導体基板を得る。

【００３１】このような半導体基板の製造方法にあって
は、第一のシリコン基板１上に水素を吸着した膜２２を
形成し、その上にポリシリコン膜５を形成し、その後こ
の第一のシリコン基板１をアニール処理するので、ポリ
シリコン膜中のトラップを、アニール処理によって水素
を吸着した膜２２から拡散する水素原子によってターミ
ネイトし、これによりポリシリコン膜中および第二のシ
リコン基板中に空乏層が発生するのを抑止することがで
きる。したがって、研削後の貼り合わせ基板２３の厚さ
の測定誤差を大幅に減少させることができ、これにより
研磨開始前の第一のシリコン基板１の膜厚Ｔ₁ の薄膜化
を容易にすることができ、よってＳＯＩ層の膜厚を高精
度に制御するようにすることができる。

【００３２】次に、本発明の製造方法の第３実施形態例
を説明する。この第３実施形態例が図３（ａ）〜（ｄ）
に示した従来の方法と異なるところは、平坦化ポリシリ
コン５を形成した後、該ポリシリコン膜５を形成した第
一のシリコン基板１を、水素雰囲気中にてアニール処理
する点にある。すなわち、この第３実施形態例でも、従
来と同様図３（ａ）に示したように第一のシリコン基板
１の凹凸形成面にＳｉＯ₂ からなる酸化膜（第一の絶縁
膜）２を形成し、続いて該酸化膜２上の凸面部にポリシ
リコン膜からなる裏面ゲートパターン３を形成し、さら
に該裏面ゲートパターン３を覆ってＳｉＯ₂ からなる酸
化膜（第二の絶縁膜）４、ポリシリコン膜５を順次形成
する。続いて、外側に面するポリシリコン膜５の表面を
化学的機械的研磨法（ＣＭＰ法）等により研磨し、これ
を平坦化する。

【００３３】次いで、この平坦化ポリシリコン膜５を形
成した第一のシリコン基板１を、水素雰囲気中にて例え
ば１１００℃で１０秒間程度アニール処理する。以下、
前記第２実施形態例と同様に、ポリシリコン膜５の平坦
化した面にて該第一のシリコン基板１とこれとは別に用
意した第二のシリコン基板６とを貼り合わせて貼り合わ
せ基板２３を形成する。次いで、第一のシリコン基板１
の裏面を研削し、さらに研削面を化学的機械的研磨法に
よって研磨して研削面における研削傷等の研削ダメージ
を除去する。その後、この研磨面をさらに化学的研磨法
によって研磨し、従来と同様にＳＯＩ層を備えたＳＯＩ
基板、すなわち半導体基板を得る。

【００３４】このような半導体基板の製造方法にあって
は、第一のシリコン基板１上にポリシリコン膜５を形成
した後、この第一のシリコン基板を水素雰囲気中にてア
ニール処理するので、ポリシリコン膜５中のトラップ
を、アニール処理によりポリシリコン膜５表面から拡散
した雰囲気中の水素原子によってターミネイトすること
ができ、これによりポリシリコン膜中および第二のシリ
コン基板中に空乏層が発生するのを抑止することができ
る。したがって、研削後の貼り合わせ基板の厚さの測定
誤差を大幅に減少させることができ、これにより研磨開
始前の第一のシリコン基板１の膜厚Ｔ₁ の薄膜化を容易
にすることができ、よってＳＯＩ層の膜厚を高精度に制
御するようにすることができる。

【００３５】次に、本発明の製造方法の第４実施形態例
を説明する。この第４実施形態例が図３（ａ）〜（ｄ）
に示した従来の方法と異なるところは、ポリシリコン膜
５の平坦化された面に第二のシリコン基板６を貼り合わ
せた状態で、これら第一、第二のシリコン基板１、６を
水素雰囲気中にてアニール処理する点にある。すなわ
ち、この第４実施形態例でも、従来と同様図３（ａ）に
示したように第一のシリコン基板１の凹凸形成面にＳｉ
Ｏ₂ からなる酸化膜（第一の絶縁膜）２を形成し、続い
て該酸化膜２上の凸面部にポリシリコン膜からなる裏面
ゲートパターン３を形成し、さらに該裏面ゲートパター
ン３を覆ってＳｉＯ₂ からなる酸化膜（第二の絶縁膜）
４、ポリシリコン膜５を順次形成する。続いて、外側に
面するポリシリコン膜５の表面を化学的機械的研磨法
（ＣＭＰ法）等により研磨し、これを平坦化する。

【００３６】次いで、この平坦化ポリシリコン膜５を形
成した第一のシリコン基板１を、ポリシリコン膜５の平
坦化した面にて該第一のシリコン基板１とこれとは別に
用意した第二のシリコン基板６とを貼り合わせて貼り合
わせ基板を形成する。次いで、この第一、第二のシリコ
ン基板１、６からなる貼り合わせ基板を水素雰囲気中に
て例えば１１００℃で１０秒間程度アニール処理する。
以下、従来と同様に第一のシリコン基板１の裏面を研削
し、さらに研削面を化学的機械的研磨法によって研磨し
て研削面における研削傷等の研削ダメージを除去する。
その後、この研磨面をさらに化学的研磨法によって研磨
し、従来と同様にＳＯＩ層を備えたＳＯＩ基板、すなわ
ち半導体基板を得る。

【００３７】このような半導体基板の製造方法にあって
は、ポリシリコン膜５の平坦化された面に第二のシリコ
ン基板６を貼り合わせた状態で、これら第一、第二のシ
リコン基板を水素雰囲気中にてアニール処理するので、
ポリシリコン膜５中のトラップを、アニール処理により
第一、第二のシリコン基板１、６の貼り合わせ界面や第
二のシリコン基板２を通って拡散した雰囲気中の水素原
子によってターミネイトすることができ、これによりポ
リシリコン膜５中および第二のシリコン基板６中に空乏
層が発生するのを抑止することができる。したがって、
研削後の貼り合わせ基板の厚さの測定誤差を大幅に減少
させることができ、これにより研磨開始前の第一のシリ
コン基板１の膜厚Ｔ₁ の薄膜化を容易にすることがで
き、よってＳＯＩ層の膜厚を高精度に制御するようにす
ることができる。

【００３８】ただし、この例においては、前述したよう
に水素拡散が、基板１、６の貼り合わせ界面における気
泡中のわずかな水素ガスによる拡散と、アニール雰囲気
中から第二のシリコン基板６を通る水素拡散との２種類
しか考えられないので、ポリシリコン膜５中のトラップ
を全てターミネイトするだけの十分な水素が供給されな
いおそれがある。したがって、この第一、第二のシリコ
ン基板からなる貼り合わせ基板を水素雰囲気中にてアニ
ール処理する本実施形態例を採用する場合には、先に述
べた第２実施形態例のごとく水素を吸着した膜２２を形
成する手法や、第３実施形態例のごとくポリシリコン膜
５を形成した後、これを水素雰囲気中にてアニール処理
する手法を併用するのが、ポリシリコン膜５中のトラッ
プをより確実にターミネイトするうえで好ましい。

【００３９】

【発明の効果】以上説明したように本発明の半導体基板
の製造方法は、ポリシリコン膜中および第二のシリコン
基板中に空乏層が発生するのを抑止するようにしたもの
であるから、研削後の貼り合わせ基板の厚さの測定誤差
を大幅に減少させることができ、これにより研磨開始前
の第一のシリコン基板の膜厚Ｔ₁ の薄膜化を容易にする
ことができる。したがって、研磨レートの面内ばらつき
を抑え、これにより得られるＳＯＩ層の膜厚を高精度に
制御するようにすることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明の半導体基板の製造
方法の第１実施形態例を説明するための工程説明図であ
る。

【図２】本発明の半導体基板の製造方法の第２実施形態
例を説明するための要部側断面図である。

【図３】（ａ）〜（ｄ）は、従来の半導体基板の製造方
法の一例を説明するための工程説明図である。

【図４】従来の製造方法における課題を説明するための
模式図である。

【符号の説明】

１ 第一のシリコン基板 ２ 酸化膜（第一の絶縁
膜） ４ 酸化膜（第二の絶縁膜） ５ ポリシリコン膜 ６ 第二のシリコン基板 ２１、２３ 張り合わせ基
板 ２２ 水素を吸着した膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/762 Ｈ０１Ｌ 21/306 Ｍ 27/12 21/76 Ｄ 27/148 27/14 Ｂ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 表面に段差を有する第一のシリコン基板
   の、前記段差を有する面に第一の絶縁膜を形成する第１
   工程と、 前記第一の絶縁膜を覆って第一のシリコン基板上に第二
   の絶縁膜を形成する第２工程と、 前記第二の絶縁膜を覆って第一のシリコン基板上にポリ
   シリコン膜を形成する第３工程と、 前記ポリシリコン膜に、Ｐ型あるいはＮ型の不純物を１
   ×１０¹⁷個／ｃｍ³ 以上１×１０¹⁹個／ｃｍ³ 未満の体
   積濃度でドーピングする第４工程と、 前記ポリシリコン膜を熱処理し、ドーピングした不純物
   を活性化させてこれを拡散させる第５工程と、 前記ポリシリコン膜を平坦化する第６工程と、 前記ポリシリコン膜の平坦化された面に第二のシリコン
   基板を貼り合わせる第７工程と、 前記第一のシリコン基板の、前記絶縁膜を形成した面と
   反対側の面を研削する第８工程と、 該研削工程にて研削した面を化学的研磨法によって研磨
   する第９工程と、を備えたことを特徴とする半導体基板
   の製造方法。
2. 【請求項２】 表面に段差を有する第一のシリコン基板
   の、前記段差を有する面に第一の絶縁膜を形成する第１
   工程と、 前記第一の絶縁膜を覆って第一のシリコン基板上に第二
   の絶縁膜を形成する第２工程と、 前記第二の絶縁膜を覆って第一のシリコン基板上に水素
   を吸着した膜を形成する第３工程と、 前記水素を吸着した膜を覆って第一のシリコン基板上に
   ポリシリコン膜を形成する第４工程と、 前記ポリシリコン膜を形成した第一のシリコン基板を、
   アニール処理する第５工程と、 前記ポリシリコン膜を平坦化する第６工程と、 前記ポリシリコン膜の平坦化された面に第二のシリコン
   基板を貼り合わせる第７工程と、 前記第一のシリコン基板の、前記絶縁膜を形成した面と
   反対側の面を研削する第８工程と、 該研削工程にて研削した面を化学的研磨法によって研磨
   する第９工程と、を備えたことを特徴とする半導体基板
   の製造方法。
3. 【請求項３】 表面に段差を有する第一のシリコン基板
   の、前記段差を有する面に第一の絶縁膜を形成する第１
   工程と、 前記第一の絶縁膜を覆って第一のシリコン基板上に第二
   の絶縁膜を形成する第２工程と、 前記第二の絶縁膜を覆って第一のシリコン基板上にポリ
   シリコン膜を形成する第３工程と、 前記ポリシリコン膜を形成した第一のシリコン基板を、
   水素雰囲気中にてアニール処理する第４工程と、 前記ポリシリコン膜を平坦化する第５工程と、 前記ポリシリコン膜の平坦化された面に第二のシリコン
   基板を貼り合わせる第６工程と、 前記第一のシリコン基板の、前記絶縁膜を形成した面と
   反対側の面を研削する第７工程と、 該研削工程にて研削した面を化学的研磨法によって研磨
   する第８工程と、を備えたことを特徴とする半導体基板
   の製造方法。
4. 【請求項４】 表面に段差を有する第一のシリコン基板
   の、前記段差を有する面に第一の絶縁膜を形成する第１
   工程と、 前記第一の絶縁膜を覆って第一のシリコン基板上に第二
   の絶縁膜を形成する第２工程と、 前記第二の絶縁膜を覆って第一のシリコン基板上にポリ
   シリコン膜を形成する第３工程と、 前記ポリシリコン膜を平坦化する第４工程と、 前記ポリシリコン膜の平坦化された面に第二のシリコン
   基板を貼り合わせ、かつその状態でこれら第一、第二の
   シリコン基板を水素雰囲気中にてアニール処理する第５
   工程と、 前記第一のシリコン基板の、前記絶縁膜を形成した面と
   反対側の面を研削する第６工程と、 該研削工程にて研削した面を化学的研磨法によって研磨
   する第７工程と、を備えたことを特徴とする半導体基板
   の製造方法。