JPH10125880A - 張り合わせｓｏｉ基板の作製方法 - Google Patents
張り合わせｓｏｉ基板の作製方法Info
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- JPH10125880A JPH10125880A JP27590496A JP27590496A JPH10125880A JP H10125880 A JPH10125880 A JP H10125880A JP 27590496 A JP27590496 A JP 27590496A JP 27590496 A JP27590496 A JP 27590496A JP H10125880 A JPH10125880 A JP H10125880A
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Abstract
(57)【要約】
【課題】 熱酸化法以外の方法により埋め込み酸化膜を
形成しても、ＳＯＩ層の厚さを均一にできる張り合わせ
ＳＯＩ基板の作製方法を提供する。 【解決手段】 第１のＳｉウエハー201 の表面にＬＯＣ
ＯＳ酸化膜202 を形成することにより、ウエハー201 の
表面に段差204 を設け、酸化膜202 及びウエハー201 の
上に平坦化されたシリコン酸化膜205 を設け、ウエハー
201 に酸化膜205及びＬＯＣＯＳ酸化膜202 を通してSma
rt Cut 法におけるイオン注入を行うことにより、ウエ
ハー201 中の一定の深さに該イオン注入のピークレンジ
を形成し、次に、酸化膜205 の表面に第２のＳｉウエハ
ー207 を張り合わせ、Ｓｉウエハー201 を上記ピークレ
ンジの部分で切断し、切断後のＳｉウエハー201 の表面
をＬＯＣＯＳ酸化膜202 をストッパーとして研磨砥粒を
含まないアルカリ系研磨液により化学的に研磨する。
形成しても、ＳＯＩ層の厚さを均一にできる張り合わせ
ＳＯＩ基板の作製方法を提供する。 【解決手段】 第１のＳｉウエハー201 の表面にＬＯＣ
ＯＳ酸化膜202 を形成することにより、ウエハー201 の
表面に段差204 を設け、酸化膜202 及びウエハー201 の
上に平坦化されたシリコン酸化膜205 を設け、ウエハー
201 に酸化膜205及びＬＯＣＯＳ酸化膜202 を通してSma
rt Cut 法におけるイオン注入を行うことにより、ウエ
ハー201 中の一定の深さに該イオン注入のピークレンジ
を形成し、次に、酸化膜205 の表面に第２のＳｉウエハ
ー207 を張り合わせ、Ｓｉウエハー201 を上記ピークレ
ンジの部分で切断し、切断後のＳｉウエハー201 の表面
をＬＯＣＯＳ酸化膜202 をストッパーとして研磨砥粒を
含まないアルカリ系研磨液により化学的に研磨する。
Description
【０００１】
【発明の属する技術分野】この発明は、張り合わせＳＯ
Ｉ基板の作製方法に係わり、特に、埋め込み酸化膜の形
成方法やその膜厚等のプロセス条件によらず、また Sma
rt Cut法におけるイオン注入のピークレンジを深く設定
しても、均一な厚さのＳＯＩ層を形成できる張り合わせ
ＳＯＩ基板の作製方法に関する。
Ｉ基板の作製方法に係わり、特に、埋め込み酸化膜の形
成方法やその膜厚等のプロセス条件によらず、また Sma
rt Cut法におけるイオン注入のピークレンジを深く設定
しても、均一な厚さのＳＯＩ層を形成できる張り合わせ
ＳＯＩ基板の作製方法に関する。
【０００２】
【従来の技術】酸化膜のような絶縁膜上の単結晶シリコ
ン(Silicon on Insulator : SOI)層に形成されたＭＯＳ
トランジスターは、通常のＭＯＳトランジスターに比べ
て優れた耐放射線特性及びラッチアップ特性を有すると
ともに、ショートチャネル効果の抑制にも優れている。
特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の
作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得ら
れることから、近年最も注目される技術の一つになって
いる。
ン(Silicon on Insulator : SOI)層に形成されたＭＯＳ
トランジスターは、通常のＭＯＳトランジスターに比べ
て優れた耐放射線特性及びラッチアップ特性を有すると
ともに、ショートチャネル効果の抑制にも優れている。
特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の
作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得ら
れることから、近年最も注目される技術の一つになって
いる。
【０００３】上記ウエハー張り合わせ技術を用いてＳＯ
Ｉ基板を作製する方法の一つとして、最近、Smart Cut
Technology (Smart Cut Process)と称するものがフラン
スのSOITEC社において商業化されている。
Ｉ基板を作製する方法の一つとして、最近、Smart Cut
Technology (Smart Cut Process)と称するものがフラン
スのSOITEC社において商業化されている。
【０００４】以下、図面を参照して上記 Smart Cut Pro
cessについて説明する。図８（ａ）〜図８（ｄ）は、従
来の張り合わせＳＯＩ基板の作製方法（SmartCut Proce
ss ）を示す断面図である。先ず、図８（ａ）に示すよ
うに、第１のＳｉウエハー１１０１の上には厚さが例え
ば４００ｎｍの酸化膜層１１０２が熱酸化法により形成
される。
cessについて説明する。図８（ａ）〜図８（ｄ）は、従
来の張り合わせＳＯＩ基板の作製方法（SmartCut Proce
ss ）を示す断面図である。先ず、図８（ａ）に示すよ
うに、第１のＳｉウエハー１１０１の上には厚さが例え
ば４００ｎｍの酸化膜層１１０２が熱酸化法により形成
される。
【０００５】次に、図８（ｂ）に示すように、第１のＳ
ｉウエハー１１０１には酸化膜層６０２を通して例えば
水素イオン１１０９が２×１０16／ｃｍ2 〜５×１０16
／ｃｍ2 程度のドーズ量でイオン注入が行われる。この
際のイオン注入エネルギーは該イオン注入のピークレン
ジ（Ｒｐ）１１０３が第１のＳｉウエハー１１０１中に
存するように設定され、具体的にはＲｐは酸化膜層１１
０２と第１のＳｉウエハー１１０１との境界面から２５
０ｎｍ程度の深さに設定される。
ｉウエハー１１０１には酸化膜層６０２を通して例えば
水素イオン１１０９が２×１０16／ｃｍ2 〜５×１０16
／ｃｍ2 程度のドーズ量でイオン注入が行われる。この
際のイオン注入エネルギーは該イオン注入のピークレン
ジ（Ｒｐ）１１０３が第１のＳｉウエハー１１０１中に
存するように設定され、具体的にはＲｐは酸化膜層１１
０２と第１のＳｉウエハー１１０１との境界面から２５
０ｎｍ程度の深さに設定される。
【０００６】次に、上記酸化膜層１１０２の表面が洗浄
された後、図８（ｃ）に示すように、酸化膜層１１０２
の表面と第２のＳｉウエハー１１０４の表面とが張り合
わされる。この張り合わせは室温にて行われる。
された後、図８（ｃ）に示すように、酸化膜層１１０２
の表面と第２のＳｉウエハー１１０４の表面とが張り合
わされる。この張り合わせは室温にて行われる。
【０００７】この後、上記張り合わされた第１、第２の
ウエハー１１０１、１１０４は、図示せぬ拡散炉に入れ
られ、この拡散炉によって４００℃〜５００℃程度の低
温でアニールされる。この際に、第１のウエハー１１０
１は上記イオン注入のピークレンジ（Ｒｐ）１１０３に
おいて切断される。これにより、図８（ｄ）に示すよう
に、第２のウエハー１１０４の上には酸化膜層（絶縁
膜）１１０２を介して厚さが２５０ｎｍ程度のＳＯＩ層
（単結晶シリコン層）１１０５が形成される。この結
果、張り合わせＳＯＩ基板１１１０が形成される。
ウエハー１１０１、１１０４は、図示せぬ拡散炉に入れ
られ、この拡散炉によって４００℃〜５００℃程度の低
温でアニールされる。この際に、第１のウエハー１１０
１は上記イオン注入のピークレンジ（Ｒｐ）１１０３に
おいて切断される。これにより、図８（ｄ）に示すよう
に、第２のウエハー１１０４の上には酸化膜層（絶縁
膜）１１０２を介して厚さが２５０ｎｍ程度のＳＯＩ層
（単結晶シリコン層）１１０５が形成される。この結
果、張り合わせＳＯＩ基板１１１０が形成される。
【０００８】次に、上記ＳＯＩ層１１０５の表面を５０
ｎｍ程度研磨することにより、ＳＯＩ層１１０５の表面
における切断に伴うダメージが除去される。この後、こ
の張り合わせＳＯＩ基板１１１０は１１００℃の高温で
アニールされる。これは、張り合わせＳＯＩ基板１１１
０の張り合わせ強度を強化するとともに、ＳＯＩ層１１
０５の表面近傍における結晶欠陥を低減するための処理
である。このようにして従来の張り合わせＳＯＩ基板が
作製される。この方法によれば、厚さのばらつきが±５
ｎｍという極めて均一性の高いＳＯＩ層１１０５をウエ
ハーの全表面上に形成することができる。
ｎｍ程度研磨することにより、ＳＯＩ層１１０５の表面
における切断に伴うダメージが除去される。この後、こ
の張り合わせＳＯＩ基板１１１０は１１００℃の高温で
アニールされる。これは、張り合わせＳＯＩ基板１１１
０の張り合わせ強度を強化するとともに、ＳＯＩ層１１
０５の表面近傍における結晶欠陥を低減するための処理
である。このようにして従来の張り合わせＳＯＩ基板が
作製される。この方法によれば、厚さのばらつきが±５
ｎｍという極めて均一性の高いＳＯＩ層１１０５をウエ
ハーの全表面上に形成することができる。
【０００９】この後、上記張り合わせＳＯＩ基板におけ
るＳＯＩ層１１０５には図示せぬＭＯＳトランジスター
が形成される。
るＳＯＩ層１１０５には図示せぬＭＯＳトランジスター
が形成される。
【００１０】
【発明が解決しようとする課題】ところで、上記従来の
張り合わせＳＯＩ基板の作製方法（Smart Cut Proces
s）には、以下のような問題点がある。
張り合わせＳＯＩ基板の作製方法（Smart Cut Proces
s）には、以下のような問題点がある。
【００１１】この方法により作製された張り合わせＳＯ
Ｉ基板におけるＳＯＩ層の厚さの均一性は、イオン注入
時にイオンが通過するところの埋め込み酸化膜厚の均一
性及びイオン注入自体のピークレンジ（Ｒｐ）の均一性
により定まる。このため、埋め込み酸化膜の形成方法は
膜厚均一性の優れたプロセスを用いる必要があり、具体
的には、上記の従来の張り合わせＳＯＩ基板の作製方法
で用いられているように、熱酸化法に限定されてしま
う。つまり、従来の張り合わせＳＯＩ基板の作製方法で
は、熱酸化法以外の方法、例えばＣＶＤ（Chemical Vap
or Deposition ）法により埋め込み酸化膜を形成する
と、この埋め込み酸化膜の膜厚が不均一になるため、結
果として、ＳＯＩ層１１０５の厚さを均一に形成するこ
とができない。言い換えると、これはプロセス自由度が
小さいということである。
Ｉ基板におけるＳＯＩ層の厚さの均一性は、イオン注入
時にイオンが通過するところの埋め込み酸化膜厚の均一
性及びイオン注入自体のピークレンジ（Ｒｐ）の均一性
により定まる。このため、埋め込み酸化膜の形成方法は
膜厚均一性の優れたプロセスを用いる必要があり、具体
的には、上記の従来の張り合わせＳＯＩ基板の作製方法
で用いられているように、熱酸化法に限定されてしま
う。つまり、従来の張り合わせＳＯＩ基板の作製方法で
は、熱酸化法以外の方法、例えばＣＶＤ（Chemical Vap
or Deposition ）法により埋め込み酸化膜を形成する
と、この埋め込み酸化膜の膜厚が不均一になるため、結
果として、ＳＯＩ層１１０５の厚さを均一に形成するこ
とができない。言い換えると、これはプロセス自由度が
小さいということである。
【００１２】また、Ｒｐのばらつきを抑制するため、Ｒ
ｐの設定を第１のＳｉウエハー１１０１と酸化膜層１１
０２の界面から約２５０nmと浅く設定せざるを得ない。
そして、このようにＲｐを浅く設定すると、Ｒｐのばら
つきは抑制できるが、結果として得られるＳＯＩ層１１
０５には多くの結晶欠陥が存在し、上述したように１１
００℃という高温で欠陥回復を図っているにもかかわら
ず、ＳＯＩ層１１０５にはDislocation Density として
１００個／cm2 程度の欠陥が残留する。これに対して、
Ｒｐを深く設定すると、Ｒｐを浅く設定した場合よりＳ
ＯＩ層１１０５に生ずる欠陥を低減することができる
が、Ｒｐのばらつきを抑制することができない。これに
より、ＳＯＩ層１１０５の厚さを均一に形成できない。
ｐの設定を第１のＳｉウエハー１１０１と酸化膜層１１
０２の界面から約２５０nmと浅く設定せざるを得ない。
そして、このようにＲｐを浅く設定すると、Ｒｐのばら
つきは抑制できるが、結果として得られるＳＯＩ層１１
０５には多くの結晶欠陥が存在し、上述したように１１
００℃という高温で欠陥回復を図っているにもかかわら
ず、ＳＯＩ層１１０５にはDislocation Density として
１００個／cm2 程度の欠陥が残留する。これに対して、
Ｒｐを深く設定すると、Ｒｐを浅く設定した場合よりＳ
ＯＩ層１１０５に生ずる欠陥を低減することができる
が、Ｒｐのばらつきを抑制することができない。これに
より、ＳＯＩ層１１０５の厚さを均一に形成できない。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、熱酸化法以外の方法に
より埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均
一にできる張り合わせＳＯＩ基板の作製方法を提供する
ことにある。さらに、 SmartCut法におけるイオン注入
のピークレンジを深く設定しても、ＳＯＩ層の厚さを均
一にすることができる張り合わせＳＯＩ基板の作製方法
を提供することにある。
されたものであり、その目的は、熱酸化法以外の方法に
より埋め込み酸化膜を形成しても、ＳＯＩ層の厚さを均
一にできる張り合わせＳＯＩ基板の作製方法を提供する
ことにある。さらに、 SmartCut法におけるイオン注入
のピークレンジを深く設定しても、ＳＯＩ層の厚さを均
一にすることができる張り合わせＳＯＩ基板の作製方法
を提供することにある。
【００１４】
【課題を解決するための手段】この発明に係る張り合わ
せＳＯＩ基板の作製方法は、上記課題を解決するため、
Ｓｉウエハーの表面に段差を設ける工程と、その表面に
Ｓｉ以外の材質から構成される研磨ストッパー層を形成
する工程と、上記研磨ストッパー層及び上記Ｓｉウエハ
ーの上に平坦化された絶縁膜を設ける工程と、上記Ｓｉ
ウエハーに上記絶縁膜及び上記研磨ストッパー層を通し
てSmart Cut 法におけるイオン注入を行うことにより、
該Ｓｉウエハー中の一定の深さに該イオン注入のピーク
レンジを形成する工程と、上記絶縁膜の表面に半導体ウ
エハーを張り合わせる工程と、上記Ｓｉウエハーを上記
イオン注入のピークレンジの部分で切断する工程と、上
記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー
層をストッパーとして研磨砥粒を含まないアルカリ系研
磨液により化学的に研磨する工程と、を具備することを
特徴としている。
せＳＯＩ基板の作製方法は、上記課題を解決するため、
Ｓｉウエハーの表面に段差を設ける工程と、その表面に
Ｓｉ以外の材質から構成される研磨ストッパー層を形成
する工程と、上記研磨ストッパー層及び上記Ｓｉウエハ
ーの上に平坦化された絶縁膜を設ける工程と、上記Ｓｉ
ウエハーに上記絶縁膜及び上記研磨ストッパー層を通し
てSmart Cut 法におけるイオン注入を行うことにより、
該Ｓｉウエハー中の一定の深さに該イオン注入のピーク
レンジを形成する工程と、上記絶縁膜の表面に半導体ウ
エハーを張り合わせる工程と、上記Ｓｉウエハーを上記
イオン注入のピークレンジの部分で切断する工程と、上
記Ｓｉウエハーの切断後の表面を、上記研磨ストッパー
層をストッパーとして研磨砥粒を含まないアルカリ系研
磨液により化学的に研磨する工程と、を具備することを
特徴としている。
【００１５】また、Ｓｉウエハーの表面の一部をドライ
エッチング法でエッチング除去することにより、該Ｓｉ
ウエハーの表面に段差を設ける工程と、上記段差の部分
の上にＳｉ以外の材質から構成される研磨ストッパー層
を形成する工程と、上記研磨ストッパー層及び上記Ｓｉ
ウエハーの上に平坦化された絶縁膜を設ける工程と、上
記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層
を通してSmart Cut 法におけるイオン注入を行うことに
より、該Ｓｉウエハー中の一定の深さに該イオン注入の
ピークレンジを形成する工程と、上記絶縁膜の表面に半
導体ウエハーを張り合わせる工程と、上記Ｓｉウエハー
を上記イオン注入のピークレンジの部分で切断する工程
と、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨する工程と、を具備する
ことを特徴としている。
エッチング法でエッチング除去することにより、該Ｓｉ
ウエハーの表面に段差を設ける工程と、上記段差の部分
の上にＳｉ以外の材質から構成される研磨ストッパー層
を形成する工程と、上記研磨ストッパー層及び上記Ｓｉ
ウエハーの上に平坦化された絶縁膜を設ける工程と、上
記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー層
を通してSmart Cut 法におけるイオン注入を行うことに
より、該Ｓｉウエハー中の一定の深さに該イオン注入の
ピークレンジを形成する工程と、上記絶縁膜の表面に半
導体ウエハーを張り合わせる工程と、上記Ｓｉウエハー
を上記イオン注入のピークレンジの部分で切断する工程
と、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨する工程と、を具備する
ことを特徴としている。
【００１６】また、上記化学的に研磨する工程における
研磨選択比を３７とすることを特徴としている。但し、
研磨選択比とはＲｓｉ／Ｒｓｏｉであり、Ｒｓｉとは研
磨面の全面がシリコン基板である場合の化学的研磨にお
けるシリコン基板の膜減り速度であり、Ｒｓｏｉとは研
磨が研磨ストッパー層にまで達した際に研磨ストッパー
層間に残るＳＯＩ層の膜減り速度である。
研磨選択比を３７とすることを特徴としている。但し、
研磨選択比とはＲｓｉ／Ｒｓｏｉであり、Ｒｓｉとは研
磨面の全面がシリコン基板である場合の化学的研磨にお
けるシリコン基板の膜減り速度であり、Ｒｓｏｉとは研
磨が研磨ストッパー層にまで達した際に研磨ストッパー
層間に残るＳＯＩ層の膜減り速度である。
【００１７】上記張り合わせＳＯＩ基板の作製方法で
は、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨している。このため、研
磨後のＳＯＩ層の厚さのばらつきを縮小することができ
る。つまり、研磨ストッパー層及びＳｉウエハーの上に
平坦化された絶縁膜を形成した場合、厳密にはこの絶縁
膜に膜厚ばらつきが生じており、この膜厚の不均一によ
りＳｉウエハーの切断後のＳＯＩ層の厚さも不均一なも
のとなるが、上記の化学的研磨を行えば、上記切断後の
ＳＯＩ層の厚さのばらつきを縮小することができる。
は、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨している。このため、研
磨後のＳＯＩ層の厚さのばらつきを縮小することができ
る。つまり、研磨ストッパー層及びＳｉウエハーの上に
平坦化された絶縁膜を形成した場合、厳密にはこの絶縁
膜に膜厚ばらつきが生じており、この膜厚の不均一によ
りＳｉウエハーの切断後のＳＯＩ層の厚さも不均一なも
のとなるが、上記の化学的研磨を行えば、上記切断後の
ＳＯＩ層の厚さのばらつきを縮小することができる。
【００１８】また、上記化学的に研磨する工程における
研磨選択比を３７とすることにより、研磨後のＳＯＩ層
の厚さのばらつきを１／３７に縮小することができる。
研磨選択比を３７とすることにより、研磨後のＳＯＩ層
の厚さのばらつきを１／３７に縮小することができる。
【００１９】また、上記張り合わせＳＯＩ基板の作製方
法を用いれば、イオン注入のピークレンジをより深く設
定しても、上述したようにＳｉウエハーの切断後の表面
を化学的に研磨することによりＳＯＩ層の厚さを均一に
することが可能である。即ち、Smart Cut 法におけるイ
オン注入においては、Ｒｐを深く設定するほど上記ピー
クレンジにばらつきを生じるが、これを上述の化学的研
磨により縮小すればＳＯＩ層の厚さを均一にすることが
できる。
法を用いれば、イオン注入のピークレンジをより深く設
定しても、上述したようにＳｉウエハーの切断後の表面
を化学的に研磨することによりＳＯＩ層の厚さを均一に
することが可能である。即ち、Smart Cut 法におけるイ
オン注入においては、Ｒｐを深く設定するほど上記ピー
クレンジにばらつきを生じるが、これを上述の化学的研
磨により縮小すればＳＯＩ層の厚さを均一にすることが
できる。
【００２０】
【発明の実施の形態及び実施例】以下、図面を参照して
この発明の一実施例について説明する。図１〜図６は、
この発明の実施例による張り合わせＳＯＩ基板の作製方
法を示す断面図である。図１（ａ）、（ｂ）は、上記作
製方法におけるＳＯＩ層の化学的研磨による平坦化工程
を示す断面図であり、図１（ａ）は、図６に示す張り合
わせＳＯＩ基板の作製工程におけるＳＯＩ層の厚さの状
態をより正確に表現したものである。図７（ａ）は、Ｍ
ＯＳトランジスターを示す平面図であって、このＭＯＳ
トランジスターは上記作製方法により作製された張り合
わせＳＯＩ基板に形成されたものであり、図７（ｂ）
は、図７（ａ）の７ａ−７ａ線に沿った断面図である。
この発明の一実施例について説明する。図１〜図６は、
この発明の実施例による張り合わせＳＯＩ基板の作製方
法を示す断面図である。図１（ａ）、（ｂ）は、上記作
製方法におけるＳＯＩ層の化学的研磨による平坦化工程
を示す断面図であり、図１（ａ）は、図６に示す張り合
わせＳＯＩ基板の作製工程におけるＳＯＩ層の厚さの状
態をより正確に表現したものである。図７（ａ）は、Ｍ
ＯＳトランジスターを示す平面図であって、このＭＯＳ
トランジスターは上記作製方法により作製された張り合
わせＳＯＩ基板に形成されたものであり、図７（ｂ）
は、図７（ａ）の７ａ−７ａ線に沿った断面図である。
【００２１】先ず、図２に示すように、第１のＳｉウエ
ハー（Ｓｉ基板）２０１の表面におけるＭＯＳトランジ
スター活性領域２０３には、例えば窒化Ｓｉ膜を含む図
示せぬ熱酸化マスク層がリソグラフィー技術等を用いて
選択的に形成される。この後、上記熱酸化マスク層をマ
スクとして酸化膜を選択的に成長させることにより、第
１のＳｉウエハー２０１の表面における素子分離領域に
はＳｉ以外の材質から構成される研磨ストッパー層とし
て例えばＬＯＣＯＳ酸化膜２０２が形成される。この
際、このＬＯＣＯＳ酸化膜２０２の約４５％はＳｉ基板
２０１の内部方向に形成されるので、ＬＯＣＯＳ酸化膜
２０２下部とＭＯＳトランジスター活性領域２０３表面
との間には段差２０４が形成される。この後、上記熱酸
化マスク層がウエットエッチングを含む各種エッチング
技術を用いて除去される。
ハー（Ｓｉ基板）２０１の表面におけるＭＯＳトランジ
スター活性領域２０３には、例えば窒化Ｓｉ膜を含む図
示せぬ熱酸化マスク層がリソグラフィー技術等を用いて
選択的に形成される。この後、上記熱酸化マスク層をマ
スクとして酸化膜を選択的に成長させることにより、第
１のＳｉウエハー２０１の表面における素子分離領域に
はＳｉ以外の材質から構成される研磨ストッパー層とし
て例えばＬＯＣＯＳ酸化膜２０２が形成される。この
際、このＬＯＣＯＳ酸化膜２０２の約４５％はＳｉ基板
２０１の内部方向に形成されるので、ＬＯＣＯＳ酸化膜
２０２下部とＭＯＳトランジスター活性領域２０３表面
との間には段差２０４が形成される。この後、上記熱酸
化マスク層がウエットエッチングを含む各種エッチング
技術を用いて除去される。
【００２２】また、図には示していないが、上記研磨ス
トッパー層（ＬＯＣＯＳ酸化膜）２０２はエッチング法
（例えば、ドライエッチング法）によっても形成するこ
とが可能である。エッチング法の場合は、まず、第１の
Ｓｉウエハー２０１の表面におけるＭＯＳトランジスタ
ー活性領域２０３にリソグラフィー技術によってレジス
ト膜が被覆される。この後、このレジスト膜をマスクと
して例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ（Reacti
ve Ion Etching）を所定の時間行うことにうより、素子
分離領域のウエハー２０１表面がエッチング除去され
る。これにより、ウエハー２０１表面には段差２０４が
形成される。尚、上記所定の時間はエッチングレートか
ら所望の段差を得るための時間を逆算すればよい。そし
て、段差２０４の部分の上には、Ｓｉ以外の材質から構
成される研磨ストッパー層として例えばシリコン酸化膜
が形成される。
トッパー層（ＬＯＣＯＳ酸化膜）２０２はエッチング法
（例えば、ドライエッチング法）によっても形成するこ
とが可能である。エッチング法の場合は、まず、第１の
Ｓｉウエハー２０１の表面におけるＭＯＳトランジスタ
ー活性領域２０３にリソグラフィー技術によってレジス
ト膜が被覆される。この後、このレジスト膜をマスクと
して例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ（Reacti
ve Ion Etching）を所定の時間行うことにうより、素子
分離領域のウエハー２０１表面がエッチング除去され
る。これにより、ウエハー２０１表面には段差２０４が
形成される。尚、上記所定の時間はエッチングレートか
ら所望の段差を得るための時間を逆算すればよい。そし
て、段差２０４の部分の上には、Ｓｉ以外の材質から構
成される研磨ストッパー層として例えばシリコン酸化膜
が形成される。
【００２３】次に、図３に示すように、ＬＯＣＯＳ酸化
膜２０２及び第１のＳｉウエハー２０１の上にはシリコ
ン酸化膜２０５が形成される。尚、このシリコン酸化膜
２０５の形成方法は、熱酸化法ないしＣＶＤ法などの任
意の方法で形成可能であるが、具体的には、最初に熱酸
化法により１００ｎｍ程度の酸化膜を形成した後、この
酸化膜の上に残りの膜厚、例えば４００nm程度の酸化膜
をＣＶＤ法により形成するのが理想的である。
膜２０２及び第１のＳｉウエハー２０１の上にはシリコ
ン酸化膜２０５が形成される。尚、このシリコン酸化膜
２０５の形成方法は、熱酸化法ないしＣＶＤ法などの任
意の方法で形成可能であるが、具体的には、最初に熱酸
化法により１００ｎｍ程度の酸化膜を形成した後、この
酸化膜の上に残りの膜厚、例えば４００nm程度の酸化膜
をＣＶＤ法により形成するのが理想的である。
【００２４】この後、上記シリコン酸化膜２０５の表面
が平坦化される。尚、この平坦化は、任意の方法で行わ
れるが、特殊なＣＭＰ（Chemical Mechanical Polishin
g ）平坦化法を用いることも可能であり、これを用いれ
ばＭＯＳトランジスター活性領域２０３上における平坦
化後のシリコン酸化膜２０５の膜厚ばらつきを±３０ｎ
ｍ程度に抑制することができる。
が平坦化される。尚、この平坦化は、任意の方法で行わ
れるが、特殊なＣＭＰ（Chemical Mechanical Polishin
g ）平坦化法を用いることも可能であり、これを用いれ
ばＭＯＳトランジスター活性領域２０３上における平坦
化後のシリコン酸化膜２０５の膜厚ばらつきを±３０ｎ
ｍ程度に抑制することができる。
【００２５】次に、図４に示すように、第１のＳｉウエ
ハー２０１には平坦化されたシリコン酸化膜２０５の表
面からSmart Cut 法におけるイオン注入２０９が行われ
る。この際のイオン注入エネルギーは、該イオン注入の
ピークレンジ（Ｒｐ）２０６が第１のＳｉウエハー２０
１中に存するように設定され、具体的には、Ｒｐはシリ
コン酸化膜２０５と第１のＳｉウエハー２０１の境界面
から２５０ｎｍ程度の深さに設定される。尚、酸化膜中
及びＳｉ中における各種イオンの飛程はほぼ等しいた
め、上記ピークレンジ（Ｒｐ）２０６は場所によらずＳ
ｉウエハー２０１中の表面からほぼ一定の深さになる
が、ＣＶＤ法により形成されたシリコン酸化膜２０５の
膜厚は従来のような熱酸化法によるものより不均一とな
るため、従来の張り合わせＳＯＩ基板の作製方法の場合
より大きなＲｐのばらつきを生ずる。
ハー２０１には平坦化されたシリコン酸化膜２０５の表
面からSmart Cut 法におけるイオン注入２０９が行われ
る。この際のイオン注入エネルギーは、該イオン注入の
ピークレンジ（Ｒｐ）２０６が第１のＳｉウエハー２０
１中に存するように設定され、具体的には、Ｒｐはシリ
コン酸化膜２０５と第１のＳｉウエハー２０１の境界面
から２５０ｎｍ程度の深さに設定される。尚、酸化膜中
及びＳｉ中における各種イオンの飛程はほぼ等しいた
め、上記ピークレンジ（Ｒｐ）２０６は場所によらずＳ
ｉウエハー２０１中の表面からほぼ一定の深さになる
が、ＣＶＤ法により形成されたシリコン酸化膜２０５の
膜厚は従来のような熱酸化法によるものより不均一とな
るため、従来の張り合わせＳＯＩ基板の作製方法の場合
より大きなＲｐのばらつきを生ずる。
【００２６】この後、上記シリコン酸化膜２０５の表面
が洗浄された後、第２のＳｉウエハー２０７を準備し、
図５に示すように、シリコン酸化膜２０５の表面と第２
のＳｉウエハー２０７の表面とが張り合わされる。この
張り合わせは室温にて行われる。
が洗浄された後、第２のＳｉウエハー２０７を準備し、
図５に示すように、シリコン酸化膜２０５の表面と第２
のＳｉウエハー２０７の表面とが張り合わされる。この
張り合わせは室温にて行われる。
【００２７】次に、上記張り合わされた第１、第２のＳ
ｉウエハー２０１、２０７は４００℃〜５００℃程度の
低温でアニールされる。この際に、第１のＳｉウエハー
２０１は上記イオン注入のピークレンジ（Ｒｐ）２０６
において切断される。これにより、図６に示すように、
第２のＳｉウエハー２０７の上にはシリコン酸化膜２０
５及びＬＯＣＯＳ酸化膜２０２を介してＳＯＩ層（単結
晶シリコン層）２１１が形成される。この結果、ＳＯＩ
基板２２０が得られる。
ｉウエハー２０１、２０７は４００℃〜５００℃程度の
低温でアニールされる。この際に、第１のＳｉウエハー
２０１は上記イオン注入のピークレンジ（Ｒｐ）２０６
において切断される。これにより、図６に示すように、
第２のＳｉウエハー２０７の上にはシリコン酸化膜２０
５及びＬＯＣＯＳ酸化膜２０２を介してＳＯＩ層（単結
晶シリコン層）２１１が形成される。この結果、ＳＯＩ
基板２２０が得られる。
【００２８】このようにして得られたＳＯＩ基板２２０
におけるＳＯＩ層２１１の厚さの状態をより仔細に記述
したのが図１（ａ）である。図１（ａ）によれば、第１
のＳｉウエハー２０１の切断面（Ｒｐ面）は一定ではな
く、ＳＯＩ層２１１の厚さにはあるばらつき（ΔＲｐ）
２１５があることがわかる。上述したプロセスの場合、
ΔＲｐの最大の原因はシリコン酸化膜２０５の膜厚ばら
つき（膜厚の不均一性）であり、前記のようにこの値は
少なくても±３０ｎｍ程度はある。
におけるＳＯＩ層２１１の厚さの状態をより仔細に記述
したのが図１（ａ）である。図１（ａ）によれば、第１
のＳｉウエハー２０１の切断面（Ｒｐ面）は一定ではな
く、ＳＯＩ層２１１の厚さにはあるばらつき（ΔＲｐ）
２１５があることがわかる。上述したプロセスの場合、
ΔＲｐの最大の原因はシリコン酸化膜２０５の膜厚ばら
つき（膜厚の不均一性）であり、前記のようにこの値は
少なくても±３０ｎｍ程度はある。
【００２９】この後、図１（ｂ）に示すように、上記切
断後のＳＯＩ層２１１の表面は、研磨砥粒を含まないア
ルカリ系研磨液による化学的研磨（以下、「選択研磨」
ともいう。）により研磨選択比３７の条件で研磨ストッ
パー層（ＬＯＣＯＳ酸化膜）２０２をストッパーとして
研磨される。これにより、研磨面の全域に研磨ストッパ
ー層２０２の表面が露出され、この研磨ストッパー層２
０２の間にのみＳＯＩ層２１１が残る状態とされる。
断後のＳＯＩ層２１１の表面は、研磨砥粒を含まないア
ルカリ系研磨液による化学的研磨（以下、「選択研磨」
ともいう。）により研磨選択比３７の条件で研磨ストッ
パー層（ＬＯＣＯＳ酸化膜）２０２をストッパーとして
研磨される。これにより、研磨面の全域に研磨ストッパ
ー層２０２の表面が露出され、この研磨ストッパー層２
０２の間にのみＳＯＩ層２１１が残る状態とされる。
【００３０】上記の選択研磨について以下に詳しく説明
する。エチレンジアミン水溶液やアンモニア水溶液のよ
うなアルカリ溶液からなる研磨液を用いて、上記切断後
のＳＯＩ層２１１の表面が化学的に研磨される。そし
て、この化学的研磨においては研磨圧力と研磨定磐の回
転数との設定が重要である。ここで、研磨圧力とは研磨
面にかかる圧力であり、研磨定磐の回転数とは張り合わ
せＳＯＩ基板２２０を支持する保持定磐と対向する状態
で配置される研磨定磐の回転数である。
する。エチレンジアミン水溶液やアンモニア水溶液のよ
うなアルカリ溶液からなる研磨液を用いて、上記切断後
のＳＯＩ層２１１の表面が化学的に研磨される。そし
て、この化学的研磨においては研磨圧力と研磨定磐の回
転数との設定が重要である。ここで、研磨圧力とは研磨
面にかかる圧力であり、研磨定磐の回転数とは張り合わ
せＳＯＩ基板２２０を支持する保持定磐と対向する状態
で配置される研磨定磐の回転数である。
【００３１】なお、上記研磨液には０．０００５％のエ
チレンジアミン溶液を用い、研磨液の流量を６０ｃｍ3
／ｍｉｎに設定し、２０℃の室温雰囲気で研磨を行うこ
ととする。また、保持定磐の回転数は研磨定磐の回転数
と等しくする。
チレンジアミン溶液を用い、研磨液の流量を６０ｃｍ3
／ｍｉｎに設定し、２０℃の室温雰囲気で研磨を行うこ
ととする。また、保持定磐の回転数は研磨定磐の回転数
と等しくする。
【００３２】図８は、上記の条件で第１のＳｉウエハー
（シリコン基板）２０１の切断面を研磨した場合であっ
て、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積を横軸
にして、上記ＳＯＩ層の膜減り速度Ｒｓｏｉに対するシ
リコンの膜減り速度Ｒｓｉの比を縦軸にプロットしたグ
ラフＦ5 を示すものである。ただし、シリコン基板の膜
減り速度Ｒｓｉとは、研磨面の全面がシリコン基板であ
る場合の化学的研磨におけるシリコン基板の膜減り速度
である。また、ＳＯＩ層の膜減り速度Ｒｓｏｉとは、研
磨が研磨ストッパー層２０２にまで達した際に研磨スト
ッパー層２０２間に残るＳＯＩ層２１１の膜減り速度で
ある。
（シリコン基板）２０１の切断面を研磨した場合であっ
て、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積を横軸
にして、上記ＳＯＩ層の膜減り速度Ｒｓｏｉに対するシ
リコンの膜減り速度Ｒｓｉの比を縦軸にプロットしたグ
ラフＦ5 を示すものである。ただし、シリコン基板の膜
減り速度Ｒｓｉとは、研磨面の全面がシリコン基板であ
る場合の化学的研磨におけるシリコン基板の膜減り速度
である。また、ＳＯＩ層の膜減り速度Ｒｓｏｉとは、研
磨が研磨ストッパー層２０２にまで達した際に研磨スト
ッパー層２０２間に残るＳＯＩ層２１１の膜減り速度で
ある。
【００３３】ここで、研磨圧力ｗと研磨定磐の回転数ｒ
ｏｔとの積に対してシリコン基板の膜減り速度Ｒｓｉの
微分係数とＳＯＩ層の膜減り速度Ｒｓｏｉの微分係数と
がほぼ等しくなる値が選択研磨の最適値となる。したが
って、この最適値は、グラフＦ5 において極大値を示す
値となり、具体的には、ｗ×ｒｏｔ＝１３０００付近、
Ｒｓｉ／Ｒｓｏｉ＝３７になる。これが、上記の研磨選
択比（Ｒｓｉ／Ｒｓｏｉ）３７に相当し、選択研磨によ
りＳＯＩ層２１１を平坦化する場合の最適条件である。
ｏｔとの積に対してシリコン基板の膜減り速度Ｒｓｉの
微分係数とＳＯＩ層の膜減り速度Ｒｓｏｉの微分係数と
がほぼ等しくなる値が選択研磨の最適値となる。したが
って、この最適値は、グラフＦ5 において極大値を示す
値となり、具体的には、ｗ×ｒｏｔ＝１３０００付近、
Ｒｓｉ／Ｒｓｏｉ＝３７になる。これが、上記の研磨選
択比（Ｒｓｉ／Ｒｓｏｉ）３７に相当し、選択研磨によ
りＳＯＩ層２１１を平坦化する場合の最適条件である。
【００３４】この後、図７（ａ）（ｂ）に示すように、
素子分離領域（研磨ストッパー層としてのＬＯＣＯＳ酸
化膜）２０２の相互間にのみ残されたＳＯＩ層２１１
（ＭＯＳＦＥＴ活性領域２０３）の上には図示せぬゲー
ト酸化膜を介して多結晶シリコンからなるゲート電極２
１０が形成され、このゲート電極２１０の両側面下に位
置するＳＯＩ層２１１には図示せぬソース／ドレイン領
域の拡散層が形成される。この結果、ＭＯＳＦＥＴ活性
領域２０３にはＭＯＳトランジスターが形成される。
素子分離領域（研磨ストッパー層としてのＬＯＣＯＳ酸
化膜）２０２の相互間にのみ残されたＳＯＩ層２１１
（ＭＯＳＦＥＴ活性領域２０３）の上には図示せぬゲー
ト酸化膜を介して多結晶シリコンからなるゲート電極２
１０が形成され、このゲート電極２１０の両側面下に位
置するＳＯＩ層２１１には図示せぬソース／ドレイン領
域の拡散層が形成される。この結果、ＭＯＳＦＥＴ活性
領域２０３にはＭＯＳトランジスターが形成される。
【００３５】上記実施例によれば、素子分離領域のＳｉ
以外の材質から構成される層（ＬＯＣＯＳ酸化膜）を研
磨ストッパー層２０２として研磨選択比３７の条件で選
択研磨を行うことにより、図１（ａ）に示すＳＯＩ層２
１１の厚さのばらつきΔＲｐを１／３７に縮小できる。
すなわち、図１（ａ）に示すＳＯＩ層２１１の厚さのば
らつきΔＲｐが±３０ｎｍ程度ある場合においは、研磨
選択比３７の条件でＳＯＩ層２１１を研磨すれば、図１
（ｂ）に示すように、選択研磨後のＳＯＩ層２１１の厚
さのばらつきΔＴｓｏｉ（Ｔｓｏｉ.1とＴｓｏｉ.2の
差）を約±１ｎｍまで抑制することができる。
以外の材質から構成される層（ＬＯＣＯＳ酸化膜）を研
磨ストッパー層２０２として研磨選択比３７の条件で選
択研磨を行うことにより、図１（ａ）に示すＳＯＩ層２
１１の厚さのばらつきΔＲｐを１／３７に縮小できる。
すなわち、図１（ａ）に示すＳＯＩ層２１１の厚さのば
らつきΔＲｐが±３０ｎｍ程度ある場合においは、研磨
選択比３７の条件でＳＯＩ層２１１を研磨すれば、図１
（ｂ）に示すように、選択研磨後のＳＯＩ層２１１の厚
さのばらつきΔＴｓｏｉ（Ｔｓｏｉ.1とＴｓｏｉ.2の
差）を約±１ｎｍまで抑制することができる。
【００３６】つまり、図３に示す工程において、ＬＯＣ
ＯＳ酸化膜２０２及び第１のＳｉウエハー２０１の上に
熱酸化法以外の方法、例えばＣＶＤ法によりシリコン酸
化膜２０５を形成し、このシリコン酸化膜２０５を平坦
化しても、厳密には膜厚ばらつきが生じており、この膜
厚の不均一により第１のＳｉウエハー２０１の切断後の
ＳＯＩ層２１１の厚さも不均一なものとなるが、上記研
磨選択比３７の条件で選択研磨を行えば、上記切断後の
ＳＯＩ層２１１の厚さのばらつきΔＲｐを１／３７に縮
小できるということである。
ＯＳ酸化膜２０２及び第１のＳｉウエハー２０１の上に
熱酸化法以外の方法、例えばＣＶＤ法によりシリコン酸
化膜２０５を形成し、このシリコン酸化膜２０５を平坦
化しても、厳密には膜厚ばらつきが生じており、この膜
厚の不均一により第１のＳｉウエハー２０１の切断後の
ＳＯＩ層２１１の厚さも不均一なものとなるが、上記研
磨選択比３７の条件で選択研磨を行えば、上記切断後の
ＳＯＩ層２１１の厚さのばらつきΔＲｐを１／３７に縮
小できるということである。
【００３７】上述の説明で明らかなように、この手法を
用いれば埋め込み酸化膜（シリコン酸化膜２０５）を約
５倍厚くしても、±５nm程度のＳＯＩ膜厚ばらつきしか
有しないＳＯＩ基板を作製することが可能である。
用いれば埋め込み酸化膜（シリコン酸化膜２０５）を約
５倍厚くしても、±５nm程度のＳＯＩ膜厚ばらつきしか
有しないＳＯＩ基板を作製することが可能である。
【００３８】また、この手法を用いれば、埋め込み酸化
膜厚はそのままでＲｐをより深く設定しても、ＳＯＩ層
の厚さを均一にすることが可能である。一般に、Smart
Cut法におけるイオン注入においては、Ｒｐを深く設定
するほど注入自体のばらつきに起因するΔＲｐは大きく
なるが、これを上述の選択研磨技術により縮小すればＳ
ＯＩ層の厚さを均一にすることができる。イオン注入に
伴う結晶欠陥はＲｐ近傍に集中しているので、この手法
を用いればＳＯＩ層内部の残留欠陥を飛躍的に減少させ
ることが可能である。またこれに伴い、張り合わせＳＯ
Ｉ基板に１１００℃程度の高温で欠陥回復を図るための
アニールを施す必要がなくなるので、張り合わせＳＯＩ
基板のアニール温度を低温化することも可能となる。ウ
エハーの張り合わせ強度の確保のみが目的であれば１，
１００℃という高温でのアニールは必要ないからであ
る。
膜厚はそのままでＲｐをより深く設定しても、ＳＯＩ層
の厚さを均一にすることが可能である。一般に、Smart
Cut法におけるイオン注入においては、Ｒｐを深く設定
するほど注入自体のばらつきに起因するΔＲｐは大きく
なるが、これを上述の選択研磨技術により縮小すればＳ
ＯＩ層の厚さを均一にすることができる。イオン注入に
伴う結晶欠陥はＲｐ近傍に集中しているので、この手法
を用いればＳＯＩ層内部の残留欠陥を飛躍的に減少させ
ることが可能である。またこれに伴い、張り合わせＳＯ
Ｉ基板に１１００℃程度の高温で欠陥回復を図るための
アニールを施す必要がなくなるので、張り合わせＳＯＩ
基板のアニール温度を低温化することも可能となる。ウ
エハーの張り合わせ強度の確保のみが目的であれば１，
１００℃という高温でのアニールは必要ないからであ
る。
【００３９】尚、上記実施例では、第１のＳｉウエハー
２０１の表面に研磨ストッパー層（ＬＯＣＯＳ酸化膜）
２０２をＬＯＣＯＳ法により形成しているが、この研磨
ストッパー層の形成方法はＬＯＣＯＳ法に限定されるも
のではなく、研磨ストッパー層を他の方法により形成す
ることも可能である。
２０１の表面に研磨ストッパー層（ＬＯＣＯＳ酸化膜）
２０２をＬＯＣＯＳ法により形成しているが、この研磨
ストッパー層の形成方法はＬＯＣＯＳ法に限定されるも
のではなく、研磨ストッパー層を他の方法により形成す
ることも可能である。
【００４０】
【発明の効果】以上説明したようにこの発明によれば、
Ｓｉウエハーの切断後の表面を、研磨ストッパー層をス
トッパーとして研磨砥粒を含まないアルカリ系研磨液に
より化学的に研磨している。したがって、熱酸化法以外
の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の
厚さを均一にできる張り合わせＳＯＩ基板の作製方法を
提供できる。さらに、 Smart Cut法におけるイオン注入
のピークレンジを深く設定しても、ＳＯＩ層の厚さを均
一にすることができる張り合わせＳＯＩ基板の作製方法
を提供できる。
Ｓｉウエハーの切断後の表面を、研磨ストッパー層をス
トッパーとして研磨砥粒を含まないアルカリ系研磨液に
より化学的に研磨している。したがって、熱酸化法以外
の方法により埋め込み酸化膜を形成しても、ＳＯＩ層の
厚さを均一にできる張り合わせＳＯＩ基板の作製方法を
提供できる。さらに、 Smart Cut法におけるイオン注入
のピークレンジを深く設定しても、ＳＯＩ層の厚さを均
一にすることができる張り合わせＳＯＩ基板の作製方法
を提供できる。
【図１】図１（ａ）は、この発明の実施例による張り合
わせＳＯＩ基板の作製方法を示すものであって、図６に
示す張り合わせＳＯＩ基板の作製工程におけるＳＯＩ層
の厚さの状態をより正確に表現した断面図であり、図１
（ｂ）は、上記作製方法におけるＳＯＩ層の化学的研磨
による平坦化工程を示すものであって、図１（ａ）の次
の工程を示す断面図。
わせＳＯＩ基板の作製方法を示すものであって、図６に
示す張り合わせＳＯＩ基板の作製工程におけるＳＯＩ層
の厚さの状態をより正確に表現した断面図であり、図１
（ｂ）は、上記作製方法におけるＳＯＩ層の化学的研磨
による平坦化工程を示すものであって、図１（ａ）の次
の工程を示す断面図。
【図２】この発明の実施例による張り合わせＳＯＩ基板
の作製方法を示す断面図。
の作製方法を示す断面図。
【図３】この発明の実施例による張り合わせＳＯＩ基板
の作製方法を示すものであり、図２の次の工程を示す断
面図。
の作製方法を示すものであり、図２の次の工程を示す断
面図。
【図４】この発明の実施例による張り合わせＳＯＩ基板
の作製方法を示すものであり、図３の次の工程を示す断
面図。
の作製方法を示すものであり、図３の次の工程を示す断
面図。
【図５】この発明の実施例による張り合わせＳＯＩ基板
の作製方法を示すものであり、図４の次の工程を示す断
面図。
の作製方法を示すものであり、図４の次の工程を示す断
面図。
【図６】この発明の実施例による張り合わせＳＯＩ基板
の作製方法を示すものであり、図５の次の工程を示す断
面図。
の作製方法を示すものであり、図５の次の工程を示す断
面図。
【図７】図７（ａ）は、実施例による作製方法により作
製された張り合わせＳＯＩ基板に形成されたＭＯＳトラ
ンジスターを示す平面図であり、図７（ｂ）は、図７
（ａ）の７ａ−７ａ線に沿った断面図。
製された張り合わせＳＯＩ基板に形成されたＭＯＳトラ
ンジスターを示す平面図であり、図７（ｂ）は、図７
（ａ）の７ａ−７ａ線に沿った断面図。
【図８】研磨定磐の回転数と研磨圧力との積に対するシ
リコン基板とＳＯＩ層との膜減り速度比を示すグラフ。
リコン基板とＳＯＩ層との膜減り速度比を示すグラフ。
【図９】図９（ａ）〜図９（ｄ）は、従来の張り合わせ
ＳＯＩ基板の作製方法を示す断面図。
ＳＯＩ基板の作製方法を示す断面図。
２０１…第１のＳｉウエハー（Ｓｉ基板）、２０２…研
磨ストッパー層（ＬＯＣＯＳ酸化膜、素子分離領域）、
２０３…ＭＯＳトランジスター活性領域、２０４…段
差、２０５…シリコン酸化膜、２０６…イオン注入のピ
ークレンジ（Ｒｐ）、２０７…第２のＳｉウエハー、２
０９…Smart Cut 法におけるイオン注入、２１０…ゲー
ト電極、２１１…ＳＯＩ層（単結晶シリコン層）、２１
５…ＳＯＩ層の厚さのばらつき（ΔＲｐ）、２２０…Ｓ
ＯＩ基板、１１０１…第１のＳｉウエハー、１１０２…
酸化膜層、１１０３…イオン注入のピークレンジ（Ｒ
ｐ）、１１０４…第２のＳｉウエハー、１１０５…ＳＯ
Ｉ層（単結晶シリコン層）、１１０９…水素イオン。
磨ストッパー層（ＬＯＣＯＳ酸化膜、素子分離領域）、
２０３…ＭＯＳトランジスター活性領域、２０４…段
差、２０５…シリコン酸化膜、２０６…イオン注入のピ
ークレンジ（Ｒｐ）、２０７…第２のＳｉウエハー、２
０９…Smart Cut 法におけるイオン注入、２１０…ゲー
ト電極、２１１…ＳＯＩ層（単結晶シリコン層）、２１
５…ＳＯＩ層の厚さのばらつき（ΔＲｐ）、２２０…Ｓ
ＯＩ基板、１１０１…第１のＳｉウエハー、１１０２…
酸化膜層、１１０３…イオン注入のピークレンジ（Ｒ
ｐ）、１１０４…第２のＳｉウエハー、１１０５…ＳＯ
Ｉ層（単結晶シリコン層）、１１０９…水素イオン。
Claims (5)
- 【請求項１】 Ｓｉウエハーの表面に段差を設ける工程
と、 その表面にＳｉ以外の材質から構成される研磨ストッパ
ー層を形成する工程と、 上記研磨ストッパー層及び上記Ｓｉウエハーの上に平坦
化された絶縁膜を設ける工程と、 上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー
層を通してSmart Cut法におけるイオン注入を行うこと
により、該Ｓｉウエハー中の一定の深さに該イオン注入
のピークレンジを形成する工程と、 上記絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパ
ー層をストッパーとして研磨砥粒を含まないアルカリ系
研磨液により化学的に研磨する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項２】 上記段差を設ける工程において、上記研
磨ストッパー層をＬＯＣＯＳ法により形成することを特
徴とする請求項１記載の張り合わせＳＯＩ基板の作製方
法。 - 【請求項３】 Ｓｉウエハーの表面の一部をドライエッ
チング法でエッチング除去することにより、該Ｓｉウエ
ハーの表面に段差を設ける工程と、 上記段差の部分の上にＳｉ以外の材質から構成される研
磨ストッパー層を形成する工程と、 上記研磨ストッパー層及び上記Ｓｉウエハーの上に平坦
化された絶縁膜を設ける工程と、 上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー
層を通してSmart Cut法におけるイオン注入を行うこと
により、該Ｓｉウエハー中の一定の深さに該イオン注入
のピークレンジを形成する工程と、 上記絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパ
ー層をストッパーとして研磨砥粒を含まないアルカリ系
研磨液により化学的に研磨する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項４】 上記化学的に研磨する工程によりＭＯＳ
トランジスターの活性領域にのみ選択的にＳＯＩ層を形
成することを特徴とする請求項１又は３記載の張り合わ
せＳＯＩ基板の作製方法。 - 【請求項５】 上記化学的に研磨する工程における研磨
選択比（但し、研磨選択比とはＲｓｉ／Ｒｓｏｉであ
り、Ｒｓｉとは研磨面の全面がシリコン基板である場合
の化学的研磨におけるシリコン基板の膜減り速度であ
り、Ｒｓｏｉとは研磨が研磨ストッパー層にまで達した
際に研磨ストッパー層間に残るＳＯＩ層の膜減り速度で
ある。）を３７とすることを特徴とする請求項１又は３
記載の張り合わせＳＯＩ基板の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27590496A JPH10125880A (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27590496A JPH10125880A (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125880A true JPH10125880A (ja) | 1998-05-15 |
Family
ID=17562060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27590496A Pending JPH10125880A (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125880A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6561875B1 (en) | 1999-04-27 | 2003-05-13 | Hitachi, Ltd. | Apparatus and method for producing substrate with electrical wire thereon |
| US6565422B1 (en) | 1999-02-19 | 2003-05-20 | Hitachi, Ltd. | Polishing apparatus using substantially abrasive-free liquid with mixture unit near polishing unit, and plant using the polishing apparatus |
| US6899603B2 (en) | 2000-05-30 | 2005-05-31 | Renesas Technology Corp. | Polishing apparatus |
| US7528446B2 (en) | 2004-03-26 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| JP2012248739A (ja) * | 2011-05-30 | 2012-12-13 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法及び貼り合わせｓｏｉウェーハ |
-
1996
- 1996-10-18 JP JP27590496A patent/JPH10125880A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6565422B1 (en) | 1999-02-19 | 2003-05-20 | Hitachi, Ltd. | Polishing apparatus using substantially abrasive-free liquid with mixture unit near polishing unit, and plant using the polishing apparatus |
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| US6855035B2 (en) | 1999-04-27 | 2005-02-15 | Renesas Technology Corp. | Apparatus and method for producing substrate with electrical wire thereon |
| US6899603B2 (en) | 2000-05-30 | 2005-05-31 | Renesas Technology Corp. | Polishing apparatus |
| US7528446B2 (en) | 2004-03-26 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US8293621B2 (en) | 2004-03-26 | 2012-10-23 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US8563406B2 (en) | 2004-03-26 | 2013-10-22 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| JP2012248739A (ja) * | 2011-05-30 | 2012-12-13 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法及び貼り合わせｓｏｉウェーハ |
| US8987109B2 (en) | 2011-05-30 | 2015-03-24 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded wafer and bonded SOI wafer |
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