KR20220029987A - 3차원 구조의 반도체 장치 - Google Patents

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KR20220029987A
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semiconductor device
wafer
unit regions
pads
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오성래
박상우
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Abstract

3차원 구조의 반도체 장치가 개시되어 있다. 개시된 3차원 구조의 반도체 장치는, 일면에 제1 본딩 패드를 구비하는 제1 웨이퍼; 상기 일면과 본딩되는 일측면에 상기 제1 본딩 패드와 본딩되는 제2 본딩 패드를 구비하는 제2 웨이퍼; 상기 일면에 형성되고 스트라이프 형태로 레이아웃되는 복수의 휨 방지 그루브들(Anti-warpage grooves); 및 상기 일측면에 형성되고 상기 휨 방지 그루브들과 결합되며 스트라이프 형태로 레이아웃되는 복수의 휨 방지 리브들(Anti-warpage ribs);을 포함할 수 있다.

Description

3차원 구조의 반도체 장치{THREE DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 웨이퍼 본딩 기술을 이용한 3차원 구조의 반도체 장치에 관한 것이다.
고용량화 및 소형화를 위하여 반도체 장치의 집적도 향상이 요구되고 있다. 반도체 장치의 집적도 향상을 위한 일환으로 반도체 장치에 포함된 구성 요소들을 단일 웨이퍼 상에 제작하지 않고 둘 이상의 웨이퍼에 나누어 제작한 후에 웨이퍼들을 본딩하여 구성 요소들 간을 전기적으로 연결하는 구조가 제안되었다.
반도체 제조 공정에 사용되는 물질막들은 고유의 응력(stress)을 가지며, 물질막 증착 공정 및 열처리 공정에 의해 유기되는 응력으로 인하여 웨이퍼에 휨(warpage)이 발생할 수 있다. 웨이퍼에 휨이 발생할 경우 웨이퍼들 간 접착력이 떨어지고 웨이퍼들 간 전기적 연결이 끊어지는 본딩 불량이 발생할 수 있다.
본 발명의 실시예들은 웨이퍼의 휨을 억제할 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 반도체 장치는, 일면에 제1 본딩 패드를 구비하는 제1 웨이퍼; 상기 일면과 본딩되는 일측면에 상기 제1 본딩 패드와 본딩되는 제2 본딩 패드를 구비하는 제2 웨이퍼; 상기 일면에 형성되고 스트라이프 형태로 레이아웃되는 복수의 휨 방지 그루브들(Anti-warpage grooves); 및 상기 일측면에 형성되고 상기 휨 방지 그루브들과 결합되며 스트라이프 형태로 레이아웃되는 복수의 휨 방지 리브들(Anti-warpage ribs);을 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 반도체 장치는, 일면에 제1 본딩 패드를 구비하는 제1 웨이퍼; 상기 일면과 본딩되는 일측면에 상기 제1 본딩 패드와 접합되는 제2 본딩 패드를 구비하는 제2 웨이퍼; 상기 일면에 형성되며 스트라이프 형태로 레이아웃되는 복수의 제1 휨 방지 패드들; 및 상기 일측면에 형성되며 상기 복수의 제1 휨 방지 패드들과 본딩되고 스트라이프 형태로 레이아웃되는 복수의 제2 휨 방지 패드들;을 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 반도체 장치는, 일면에 제1 본딩 패드를 구비하는 제1 웨이퍼; 상기 일면과 본딩되는 일측면에 상기 제1 본딩 패드와 접합되는 제2 본딩 패드를 구비하는 제2 웨이퍼;및 상기 제1 웨이퍼 내부에 마련되며 스트라이프 형태로 레이아웃되는 복수의 휨 방지 메탈 리브들;을 포함할 수 있다.
본 발명의 실시예들에 의하면, 웨이퍼의 휨을 억제하고 웨이퍼들간 접착력을 향상시키어 본딩 불량을 줄이는데 기여할 수 있다.
본 발명의 실시예들에 의하면, 웨이퍼들 간 간섭을 억제하여 반도체 장치의 동작 특성 및 신뢰성을 향상시키는데 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 구조의 반도체 장치를 나타낸 단면도이다.
도 2는 휨 방지 그루브들의 배치를 나타낸 평면도이다.
도 3a 내지 도 3c는 단위 영역들의 구성 방법을 예시하는 평면도들이다.
도 4a는 본 발명의 다른 실시예에 따른 3차원 구조의 반도체 장치를 나타낸 단면도이다.
도 4b는 도 4a의 휨 방지 그루브들 및 제1 휨 방지 패드들의 신장 방향을 나타낸 도면이다.
도 5a 내지 도 8a는 본 발명의 또 다른 실시예들에 따른 3차원 구조의 반도체 장치를 나타낸 단면도들이다.
도 5b 내지 도 8b는 도 5a 내지 도 8a에 도시된 휨 방지 그루브들 및 보강 지지체들의 신장 방향을 나타낸 도면들이다.
도 9 내지 도 13은 본 발명의 또 다른 실시예들에 따른 3차원 구조의 반도체 장치를 나타낸 단면도들이다.
도 14는 본 발명에 따른 제1 휨 방지 패드들의 배치를 예시하는 평면도로, 칩 레벨 구조를 나타낸다.
도 15a는 본 발명의 또 다른 실시예에 따른 3차원 구조의 반도체 장치의 단면도이다.
도 15b는 도 15a에 도시된 휨 방지 메탈 리브들의 신장 방향을 나타낸 도면이다.
도 16는 본 발명의 또 다른 실시예에 따른 3차원 구조의 반도체 장치를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 3차원 구조의 반도체 장치를 나타낸 단면도이다.
도 1를 참조하면, 본 발명의 일 실시예에 따른 3차원 구조의 반도체 장치는 서로 본딩되는 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)를 포함할 수 있다. 이해를 돕기 위하여, 본 명세서에서 참조로 사용하는 단면도들 상에는 제1 웨이퍼(W1)와 제2 웨이퍼(W2)가 분리된 것으로 도시되어 있으나, 실제로는 제1 웨이퍼(W1)와 제2 웨이퍼(W2)가 서로 본딩되어 있는 것으로 이해되어야 할 것이다.
제1 웨이퍼(W1)는 제1 기판(10), 제1 기판(10) 하부에 마련된 메모리 셀 어레이(MCA) 및 제1 기판(10) 하부에 마련되어 메모리 셀 어레이(MCA)를 덮는 절연층(30)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 메모리 셀들이 3차원적으로 적층된 구조를 가질 수 있다. 예시적으로, 메모리 셀 어레이(MCA)는 소스 플레이트(11) 하부에 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24), 그리고 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 관통하는 수직 채널(CH)을 포함할 수 있다.
전극층들(22)은 적어도 하나의 소스 선택 라인, 적어도 하나의 드레인 선택 라인 및 복수의 워드 라인들을 포함할 수 있다. 수직 채널(CH)은 비트 라인(BL)에 연결될 수 있다. 하나의 수직 채널(CH)을 따라서 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 수직 방향(VD)으로 배치되어, 하나의 셀 스트링(cell string)을 구성할 수 있다. 메모리 셀은 비트 라인(BL) 및 워드 라인을 통해서 억세스될 수 있다. 본 실시예는 3차원 적층 메모리를 예시적으로 개시하고 있지만, 본 발명의 범위가 이에 한정되는 것은 아니다.
제2 웨이퍼(W2)는 제2 기판(40), 제2 기판(40) 상에 마련된 로직 회로(LOGIC) 및 제2 기판(40) 상에 마련되어 로직 회로(LOGIC)를 덮는 절연층(50)을 포함할 수 있다. 로직 회로(LOGIC)는 메모리 셀 어레이(MCA)를 제어하는 역할을 할 수 있다.
제1 웨이퍼(W1)는 일면(S1)에 메모리 셀 어레이(MCA)와 전기적으로 연결되는 복수의 제1 본딩 패드들(PAD1)을 구비할 수 있다. 제2 웨이퍼(W2)는 일측면(S2)에 로직 회로(LOGIC)와 전기적으로 연결되는 복수의 제2 본딩 패드들(PAD2)을 구비할 수 있다. 제1 본딩 패드들(PAD1)과 제2 본딩 패드들(PAD2)이 서로 본딩되어, 제1 웨이퍼(W1)의 메모리 셀 어레이(MCA)와 제2 웨이퍼(W2)의 로직 회로(LOGIC)가 전기적으로 연결될 수 있다.
일면(S1)으로부터 절연층(30)이 소정 깊이로 식각되어 휨 방지 그루브들(anti-warpage grooves, RG)이 구성될 수 있다. 휨 방지 그루브들(RG)은 응력을 분산 또는 완화시키어 제1 웨이퍼(W1)의 휨을 억제하는 역할을 할 수 있다.
휨 방지 그루브들(RG)이 형성된 절연층(30)의 표면부(30A)는 절연층(30)의 내부(30B)보다 경도가 우수한 절연 물질로 구성될 수 있다. 도시하지 않았지만, 절연층(30)은 휨 방지 그루브들(RG)을 형성하기 위한 식각 공정에서 에치 스탑퍼(etch stopper)의 역할을 하는 식각 정지막을 포함할 수 있으며, 휨 방지 그루브들(RG)의 깊이는 식각 정지막의 수직적 위치 변경을 통해서 조절될 수 있다.
제2 웨이퍼(W2)의 일측면(S2)으로부터 절연층(50)이 소정 높이로 돌출되어 복수의 휨 방지 리브들(anti-warpage rib, RR)이 구성될 수 있다. 휨 방지 리브들(RR)은 제2 웨이퍼(W2)의 강성을 높여 제2 웨이퍼(W2)의 휨을 억제하는 역할을 할 수 있다.
휨 방지 리브들(RR)이 형성된 절연층(50)의 표면부(50A)는 절연층(50)의 내부(50B)보다 경도가 우수한 절연 물질로 구성될 수 있다. 도시하지 않았지만, 휨 방지 리브들(RR)은 식각 공정으로 절연층(50)을 패터닝하여 생성될 수 있다. 도시하지 않았지만, 절연층(50)은 휨 방지 리브들(RR)을 형성하기 위한 식각 공정에서 에치 스탑퍼의 역할을 하는 식각 정지막을 포함할 수 있으며, 휨 방지 리브들(RR)의 높이는 식각 정지막의 수직적 위치 변경을 통해서 조절될 수 있다.
비록, 본 실시예에서는 제1 웨이퍼(W1)가 메모리 셀 어레이(MCA)를 포함하는 셀 웨이퍼이고, 제2 웨이퍼(W2)가 메모리 셀 어레이(MCA)를 제어하기 위한 로직 회로(LOGIC)를 포함하는 로직 웨이퍼인 경우를 나타내나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
이하, 첨부된 도면들에서 제1 기판(10)의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 서로 동일한 방향을 나타낸다.
도 2는 휨 방지 그루브들의 배치를 나타낸 평면도이다.
도 2를 참조하면, 제1 웨이퍼(W1)는 제1 방향(FD) 및 제2 방향(SD)을 따라서 배열되는 복수의 단위 영역들(UA)을 포함할 있다. 단위 영역들(UA)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 번갈아 배치되는 복수의 제1 단위 영역들(UA1) 및 복수의 제2 단위 영역들(UA2)을 포함할 수 있다.
제1 단위 영역들(UA1) 및 제2 단위 영역들(UA2) 각각에 스트라이프(stripe) 형태를 갖는 복수의 휨 방지 그루브들(RG)이 레이아웃될 수 있다.
제1 단위 영역들(UA1)에 레이아웃되는 휨 방지 그루브들(RG)의 신장 방향과 제2 단위 영역들(UA2)에 레이아웃되는 휨 방지 그루브들(RG)의 신장 방향은 서로 다를 수 있다. 예시적으로, 제1 단위 영역들(UA1)에 제1 방향(FD)으로 신장되는 휨 방지 그루브들(RG)이 레이아웃되고 제2 단위 영역들(UA2)에 제2 방향(SD)으로 신장되는 휨 방지 그루브들(RG)이 레이아웃되어, 제1 방향(FD)에 따른 응력과 제2 방향(SD)에 따른 응력을 분산시키고 응력이 어느 한쪽 방향으로 집중되는 것을 억제할 수 있다.
일 실시예에서, 제1 웨이퍼(W1)에 포함된 제1 단위 영역들(UA1)의 개수와 제2 단위 영역들(UA2)의 개수는 같을 수 있고, 제1 웨이퍼(W1)에 포함된 제1 단위 영역들(UA1)의 면적의 합과 제2 단위 영역들(UA2)의 면적의 합은 실질적으로 동일할 수 있다.
제2 웨이퍼(도 1의 W2)의 휨 방지 리브들(도 1의 RR)은 휨 방지 그루브들(RG)과 실질적으로 동일한 레이아웃 구조를 갖는다. 따라서, 이하에서는 휨 방지 리브들(RR)의 레이아웃 구조에 대해서 별도로 설명하지 않을 것이다.
도 3a 내지 도 3c는 단위 영역들의 구성 방법을 예시하는 평면도들이다.
도 3a를 참조하면, 제1 웨이퍼(W1)는 제1 방향(FD) 및 제2 방향(SD)을 따라서 신장되는 스크라이브 레인들(scribe lanes, SL)을 사이에 두고 이격하여 배치되는 복수의 칩 영역들(CHIP)을 포함할 수 있다. 스크라이브 레인들(SL)은 개별화 공정시 칩 영역들(CHIP)을 서로 분리하기 위한 분리선의 역할을 할 수 있다. 도 3a는 단위 영역(UA)이 칩 영역(CHIP) 단위로 구성된 경우를 나타낸다.
3차원 메모리에서 메모리 셀들의 적층 개수 증가에 따른 설계 변경으로 인하여, 칩 영역(CHIP)의 제1 방향(FD)의 길이와 제2 방향(SD)의 길이의 비대칭성이 증가하고 있다. 이러한 비대칭성의 증가는 휨 방지 그루브들(RG)에 의한 응력 분산 효과를 반감시키어 제1 방향(FD)의 응력과 제2 방향(SD)의 응력의 불균형을 초래할 수 있다. 따라서, 단위 영역(UA)의 제1 방향(FD)의 길이와 제2 방향(SD)의 길이 차이를 줄일 필요가 있으며, 가장 바람직하게는 단위 영역(UA)의 제1 방향(FD)의 길이와 제2 방향(SD)의 길이가 동일해야 한다. 즉, 단위 영역(UA)은 정사각형의 구조를 가져야 한다.
도 3b에 도시된 바와 같이 단위 영역(UA)의 제1 방향(FD) 길이와 제2 방향(SD) 길이의 차이가 작아지도록, 각 칩 영역(CHIP)이 분할되어 복수개의 단위 영역들(UA)이 구성될 수 있다. 예시적으로, L1이 대략 L2의 2배의 크기를 갖는 경우, 각 칩 영역(CHIP)을 제1 방향(FD)을 따라서 2개로 분할하여 칩 영역(CHIP)마다 2개의 단위 영역들(UA)을 구성할 수 있다.
도 3c에 도시된 바와 같이, 이웃하는 복수의 칩 영역들(CHIP)이 그룹화되어 하나의 단위 영역(UA)을 구성할 수도 있다. 예시적으로, L1이 대략 L2의 3배의 크기를 갖는 경우, 제2 방향(SD)을 따라서 연속적으로 배치되는 3개의 칩 영역들(CHIP)이 그룹화되어 하나의 단위 영역(UA)을 구성할 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 3차원 구조의 반도체 장치를 나타낸 단면도이고, 도 4b는 도 4a의 휨 방지 그루브들 및 제1 휨 방지 패드들의 신장 방향을 나타낸 도면이다.
도 4a를 참조하면, 제1 웨이퍼(W1)의 일면(S1)에 제1 휨 방지 패드(DPAD1)가 마련될 수 있다. 제1 휨 방지 패드(DPAD1)는 제1 웨이퍼(W1)의 휨을 억제하는 역할을 할 수 있다.
제1 휨 방지 패드(DPAD1)는 메모리 셀 어레이(MCA) 및 로직 회로(LOGIC)의 동작에 아무런 영향을 주지 않는 더미 패턴으로, 메모리 셀 어레이(MCA) 및 로직 회로(LOGIC)와 전기적으로 분리될 수 있다.
제2 웨이퍼(W2)의 일측면(S2)에 제1 휨 방지 패드(DPAD1)와 본딩되는 제2 휨 방지 패드(DPAD2)가 마련될 수 있다. 제2 휨 방지 패드(DPAD2)는 제2 웨이퍼(W2)의 휨을 억제하는 역할을 할 수 있다.
제2 휨 방지 패드(DPAD2)는 메모리 셀 어레이(MCA) 및 로직 회로(LOGIC)의 동작에 영향을 주지 않는 더미 패턴으로, 메모리 셀 어레이(MCA) 및 로직 회로(LOGIC)와 전기적으로 분리될 수 있다.
제1,제2 휨 방지 패드(DPAD1,DPAD2)는 제1,제2 본딩 패드들(PAD1,PAD2)보다 경도가 높은 도전 물질로 구성될 수 있다. 예시적으로, 제1,제2 본딩 패드들(PAD1,PAD2)은 구리(Cu)로 구성될 수 있고, 제1,제2 휨 방지 패드(DPAD1,DPAD2)는 텅스텐(W)으로 구성될 수 있다.
간소화를 위하여, 도 4a에는 제1 휨 방지 패드(DPAD1) 및 제2 휨 방지 패드(DPAD2)를 하나씩만 도시하였으나, 복수의 제1 휨 방지 패드들(DPAD1) 및 복수의 제2 휨 방지 패드들(DPAD2)가 제공되는 것으로 이해되어야 할 것이다.
도 4b를 참조하면, 제1 단위 영역들(UA1) 및 제2 단위 영역들(UA2) 각각에 복수의 제1 휨 방지 패드들(DPAD1)이 레이아웃될 수 있다.
제1 휨 방지 패드들(DPAD1) 각각은 특정 방향으로 신장되는 스트라이프 형태를 가질 수 있다. 제1 단위 영역들(UA1)에 레이아웃되는 제1 휨 방지 패드들(DPAD1)의 신장 방향과 제2 단위 영역들(UA2)에 레이아웃되는 제1 휨 방지 패드들(DPAD1)의 신장 방향은 서로 다를 수 있다. 예시적으로, 제1 단위 영역들(UA1)에 제1 방향(FD)으로 신장되는 제1 휨 방지 패드들(DPAD1)이 레이아웃되고, 제2 단위 영역들(UA2)에 제2 방향(SD)으로 신장되는 제1 휨 방지 패드들(DPAD1)이 레이아웃되어, 제1 방향(FD)에 따른 응력과 제2 방향(SD)에 따른 응력을 분산시키고 응력이 어느 한쪽 방향으로 집중되는 것을 억제할 수 있다.
각 단위 영역(UA)에서 제1 휨 방지 패드들(DPAD1)의 신장 방향은 휨 방지 그루브들(RG)의 신장 방향과 같을 수 있다. 예시적으로, 제1 단위 영역(UA1)에서 휨 방지 그루브들(RG)의 신장 방향과 제1 휨 방지 패드들(DPAD1)의 신장 방향은 제1 방향(FD)으로 서로 같을 수 있고, 제2 단위 영역(UA2)에서 휨 방지 그루브들(RG)의 신장 방향과 제1 휨 방지 패드들(DPAD1)의 신장 방향은 제2 방향(SD)으로 서로 같을 수 있다.
도 5a 내지 도 8a는 본 발명의 또 다른 실시예들에 따른 3차원 구조의 반도체 장치를 나타낸 단면도들이고, 도 5b 내지 도 8b는 도 5a 내지 도 8a에 도시된 휨 방지 그루브들 및 보강 지지체들의 신장 방향을 나타낸 도면들이다.
도 5a를 참조하면, 제1 기판(10)은 메모리 셀 어레이(MCA)를 향하는 전면 및 전면과 대향하는 후면을 가질 수 있다. 제1 기판(10)의 후면에 복수의 홈들(R)이 형성되고, 복수의 홈들(R)에 보강 지지체들(SP1)이 채워질 수 있다. 보강 지지체들(SP1)은 제1 웨이퍼(W1)의 휨을 억제하는 역할을 하는 것으로, 제1 기판(10)보다 경도가 높은 물질로 구성될 수 있다.
도 5b를 참조하면, 제1 단위 영역들(UA1) 및 제2 단위 영역들(UA2) 각각에 복수의 보강 지지체들(SP1)이 레이아웃될 수 있다. 보강 지지체들(SP1) 각각은 특정 방향으로 신장되는 스트라이프 형태를 가질 수 있다.
제1 단위 영역들(UA1)에 레이아웃되는 보강 지지체들(SP1)의 신장 방향과 제2 단위 영역들(UA2)에 레이아웃는 보강 지지체들(SP1)의 신장 방향은 서로 다를 수 있다. 예시적으로, 제1 단위 영역들(UA1)에 제1 방향(FD)으로 신장되는 보강 지지체들(SP1)이 레이아웃되고, 제2 단위 영역들(UA2)에 제2 방향(SD)으로 신장되는 보강 지지체들(SP1)이 레이아웃될 수 있다.
각 단위 영역(UA)에서 보강 지지체들(SP1)의 신장 방향은 휨 방지 그루브들(RG)의 신장 방향과 같을 수 있다. 예시적으로, 제1 단위 영역(UA1)에서 휨 방지 그루브들(RG)의 신장 방향과 보강 지지체들(SP1)의 신장 방향은 제1 방향(FD)으로 서로 같을 수 있고, 제2 단위 영역(UA2)에서 휨 방지 그루브들(RG)의 신장 방향과 보강 지지체들(SP1)의 신장 방향은 제2 방향(SD)으로 서로 같을 수 있다.
도 6a 및 도 6b를 참조하면, 각 단위 영역(UA)에서 보강 지지체들(SP1)의 신장 방향은 휨 방지 그루브들(RG)의 신장 방향과 다를 수도 있다. 예시적으로, 제1 단위 영역(UA1)에서 휨 방지 그루브들(RG)의 신장 방향은 제1 방향(FD)이고, 보강 지지체들(SP1)의 신장 방향은 제2 방향(SD)일 수 있다. 제2 단위 영역(UA2)에서 휨 방지 그루브들(RG)의 신장 방향은 제2 방향(SD)이고, 보강 지지체들(SP1)의 신장 방향은 제1 방향(FD)일 수 있다.
도 7a를 참조하면, 제1 기판(10) 전면에 복수의 홈들(R')이 형성되고, 복수의 홈들(R')에 보강 지지체들(SP2)이 채워 질 수 있다. 보강 지지체들(SP2)은 제1 웨이퍼(W1)의 휨을 억제하는 역할을 하는 것으로, 제1 기판(10)보다 경도가 높은 물질로 구성될 수 있다.
도 7b를 참조하면, 제1 단위 영역들(UA1) 및 제2 단위 영역들(UA2) 각각에 복수의 보강 지지체들(SP2)이 레이아웃될 수 있다. 보강 지지체(SP1)와 유사하게, 보강 지지체(SP2)도 특정 방향으로 신장되는 스트라이프 형태를 가질 수 있다.
제1 단위 영역들(UA1)에 레이아웃되는 보강 지지체들(SP2)의 신장 방향과 제2 단위 영역들(UA2)에 레이아웃되는 보강 지지체들(SP2)의 신장 방향은 서로 다를 수 있다. 예시적으로, 제1 단위 영역들(UA1)에 레이아웃되는 보강 지지체들(SP2)의 신장 방향은 제1 방향(FD)일 수 있고, 제2 단위 영역들(UA2)에 레이아웃되는 보강 지지체들(SP2)의 신장 방향은 제2 방향(SD)일 수 있다.
각 단위 영역(UA)에서 보강 지지체들(SP2)의 신장 방향은 휨 방지 그루브들(RG)의 신장 방향과 같을 수 있다. 예시적으로, 제1 단위 영역(UA1)에서 휨 방지 그루브들(RG)의 신장 방향과 보강 지지체들(SP2)의 신장 방향은 제1 방향(FD)으로 서로 같을 수 있고, 제2 단위 영역(UA2)에서 휨 방지 그루브들(RG)의 신장 방향과 보강 지지체들(SP2)의 신장 방향은 제2 방향(SD)으로 서로 같을 수 있다.
도 8a 및 도 8b를 참조하면, 각 단위 영역(UA)에서 보강 지지체들(SP2)의 신장 방향은 휨 방지 그루브들(RG)의 신장 방향과 다를 수도 있다. 예시적으로, 제1 단위 영역(UA1)에서 휨 방지 그루브들(RG)의 신장 방향은 제1 방향(FD)이고 보강 지지체들(SP2)의 신장 방향은 제2 방향(SD)일 수 있고, 제2 단위 영역(UA2)에서 휨 방지 그루브들(RG)의 신장 방향은 제2 방향(SD)이고 보강 지지체들(SP2)의 신장 방향은 제1 방향(FD)일 수 있다.
도 9 내지 도 13은 본 발명의 또 다른 실시예들에 따른 3차원 구조의 반도체 장치를 나타낸 단면도들이다.
도 9를 참조하면, 제1 웨이퍼(W1)의 일면(S1)에 제1 휨 방지 패드(DPAD1)가 마련될 수 있고, 제2 웨이퍼(W2)의 일측면(S2)에 제2 휨 방지 패드(DPAD2)가 마련될 수 있다. 도 9를 참조로 하는 실시예는, 도 4a 및 도 4b를 참조로 하여 설명된 실시예와 비교해서, 휨 방지 그루브들(도 4a의 RG) 및 휨 방지 리브들(도 4a의 RR)이 생략된 구조를 갖는다.
도 10을 참조하면, 제1 웨이퍼(W1)는 제1 본딩 패드(PAD1)의 측면 및 바닥면을 감싸는 전도성 보강 패턴(CS1)을 더 포함할 수 있다. 전도성 보강 패턴(CS1)은 제1 본딩 패드(PAD1)보다 경도가 우수한 도전 물질로 구성될 수 있다.
전도성 보강 패턴(CS1)은 제1 휨 방지 패드(DPAD1)와 같은 공정 단계에서 생성될 수 있다. 예시적으로, 제1 웨이퍼(W1)의 일면(S1)에 제1 트렌치 및 제1 트렌치보다 큰 개구 폭을 갖는 제2 트렌치가 형성되고, 제1,제2 트렌치에 전도성 물질이 형성될 수 있다. 제1 트렌치와 제2 트렌치의 개구 폭 차이로 인하여, 개구 폭이 좁은 제1 트렌치가 전도성 물질로 완전히 채워지는 동안에, 개구 폭이 넓은 제2 트렌치에서는 전도성 물질이 제2 트렌치의 측벽 및 바닥면에만 리니어(linear)하게 형성될 것이다. 제1 트렌치에 채워진 전도성 물질은 제1 휨 방지 패드(DPAD1)를 구성할 수 있고, 제2 트렌치의 측벽 및 바닥면에 리니어하게 형성된 전도성 물질은 전도성 보강 패턴(CS1)을 구성할 수 있다. 전도성 보강 패턴(CS1)이 형성된 후에, 제2 트렌치에 제1 본딩 패드(PAD1)가 형성된다.
도 11를 참조하면, 제1 웨이퍼(W1)는 제1 본딩 패드(PAD1)의 바닥면을 감싸는 전도성 보강 패턴(CS2)을 더 포함할 수 있다. 전도성 보강 패턴(CS2)은 제1 본딩 패드(PAD1)보다 경도가 우수한 도전 물질로 구성될 수 있다.
전도성 보강 패턴(CS2)은 제1 휨 방지 패드들(DPAD1)와 같은 공정 단계에서 생성될 수 있다. 예시적으로, 앞서 도 10을 참조로 설명된 바와 같이 제2 트렌치 내에 전도성 보강 패턴(CS1)이 후에 전도성 보강 패턴(CS1)이 제2 트렌치의 바닥에만 남도록 제2 트렌치의 측벽에 형성된 전도성 보강 패턴(CS1)을 제거하는 공정이 추가로 진행되어, 전도성 보강 패턴(CS2)이 생성될 수 있다.
도 12를 참조하면, 제1 휨 방지 패드들(DPAD1)에 의한 휨 억제 효과를 높이기 위하여, 제1 휨 방지 패드들(DPAD1)은 제1 본딩 패드들(PAD1)보다 큰 두께를 가질 수 있다. 제1 본딩 패드들(PAD1)의 두께가 T1인 경우, 제1 휨 방지 패드들(DPAD1)의 두께는 T1보다 큰 T2일 수 있다.
한편, 도 13에 도시된 바와 같이 제1 더미 본딩 패드들(DPAD1)은 위치에 따라서 서로 다른 두께를 가질 수도 있다. 예를 들어, 수직 방향(VD)에서 비트 라인(BL)과 중첩되지 않는 제1 더미 본딩 패드(DPAD1)는, 수직 방향(VD)에서 비트 라인(BL)과 중첩되는 제1 더미 본딩 패드(DPAD1)보다 큰 두께를 가질 수 있다. 비트 라인(BL)과 중첩되는 제1 더미 본딩 패드(DPAD1)의 두께가 T2a인 경우, 비트 라인(BL)과 중첩되지 않는 제1 더미 본딩 패드(DPAD1)의 두께는 T2a보다 큰 T2b일 수 있다.
도 14는 본 발명에 따른 제1 휨 방지 패드들의 배치를 예시하는 평면도로, 칩 레벨 구조를 나타낸다.
도 14를 참조하면, 제1 웨이퍼(W1)의 칩 영역(CHIP)은 제1 연결 영역들(OFC) 및 제2 연결 영역(SR)을 포함할 수 있다. 제1 연결 영역들(OFC)에 비트 라인들에 연결되는 제1 본딩 패드들(PAD1)이 레이아웃될 수 있고, 제2 연결 영역(SR)에 워드 라인들에 연결되는 제1 본딩 패드들(PAD1)이 레이아웃될 수 있다.
제1 연결 영역들(OFC) 및 제2 연결 영역(SR) 바깥쪽 영역은 오픈 영역으로 정의될 수 있다. 제1 휨 방지 패드들(DPAD1)은 오픈 영역에 배치될 수 있다. 제1 휨 방지 패드들(DPAD1)의 길이는 웨이퍼 본딩시 패드 얼라인 마진을 고려하여 결정될 수 있다.
도 15a는 본 발명의 또 다른 실시예에 따른 3차원 구조의 반도체 장치의 단면도이고, 도 15b는 도 15a에 도시된 휨 방지 메탈 리브들의 신장 방향을 나타낸 도면이다.
도 15a를 참조하면, 제1 웨이퍼(W1)는 복수의 휨 방지 메탈 리브들(MR)을 포함할 수 있다. 휨 방지 메탈 리브들(MR)은 제1 웨이퍼(W1)의 휨을 방지하는 역할을 하는 것으로, 절연층(30) 내에 배치되고 메모리 셀 어레이(MCA)와 전기적으로 분리될 수 있다.
도 15b를 참조하면, 제1 단위 영역들(UA1) 및 제2 단위 영역들(UA2) 각각에 복수의 휨 방지 메탈 리브들(MR)이 레이아웃될 수 있다. 휨 방지 메탈 리브들(MR) 각각은 특정 방향으로 신장되는 스트라이프 형태를 가질 수 있다. 제1 단위 영역들(UA1)에 레이아웃되는 휨 방지 메탈 리브들(MR)의 신장 방향과 제2 단위 영역들(UA2)에 레이아웃되는 휨 방지 메탈 리브들(MR)의 신장 방향은 서로 다를 수 있다. 예시적으로, 제1 단위 영역들(UA1)에 레이아웃되는 휨 방지 메탈 리브들(MR)의 신장 방향이 제1 방향(FD)일 수 있고, 제2 단위 영역들(UA2)에 레이아웃되는 휨 방지 메탈 리브들(MR)의 신장 방향은 제2 방향(SD)일 수 있다.
도 15a를 다시 참조하면, 휨 방지 메탈 리브들(MR)은 연결 배선들(IW)을 통해서 서로 전기적으로 연결될 수 있다.
휨 방지 메탈 리브들(MR)은 제1 웨이퍼(W1)의 일면(S1)에 마련된 제1 휨 방지 패드(DPAD1)에 전기적으로 연결될 수 있다.
제2 웨이퍼(W2)는 일측면(S2)에 제1 휨 방지 패드(DPAD1)와 본딩되는 제2 휨 방지 패드(DPAD2)를 구비할 수 있다. 도시하지 않았지만, 제2 휨 방지 패드(DPAD2)는 로직 회로(LOGIC)에 전기적으로 연결되어, 로직 회로(LOGIC)로부터 차폐 전압을 제공받을 수 있다. 제2 휨 방지 패드(DPAD2)에 제공되는 차폐 전압은 제1 휨 방지 패드(DPAD1)를 통해서 휨 방지 메탈 리브들(MR) 및 연결 배선들(IW)에 전달될 수 있다. 휨 방지 메탈 리브들(MR) 및 연결 배선들(IW)은 제1 웨이퍼(W1)의 메모리 셀 어레이(MCA)와 제2 웨이퍼(W2)의 로직 회로(LOGIC) 간 간섭을 억제하는 역할을 할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 3차원 구조의 반도체 장치를 나타낸 단면도이다.
도 16을 참조하면, 인접한 휨 방지 메탈 리브들(MR) 사이의 절연층(30)에 에어 갭(AIR)이 마련될 수 있다. 에어 갭(AIR)은 휨 방지 메탈 리브들(MR)의 신장 방향과 같은 방향으로 신장되는 스트라이프 형태를 가질 수 있다. 에어 갭(AIR)은 응력을 분산하거나 완화시키어 제1 웨이퍼(W1)의 휨을 억제하는 역할을 할 수 있다.
에어 갭(AIR)의 유전율은 ε0(=1)로, 절연층(30)의 유전율(ε > 1)보다 작다. 따라서, 절연층(30)에 에어 갭(AIR)이 형성된 경우, 에어 갭(AIR)이 없는 경우와 비교해서, 메모리 셀 어레이(MCA)와 로직 회로(LOGIC)간 커플링 캐패시턴스 값이 작으므로, 커플링 캐패시턴스로 인한 메모리 셀 어레이(MCA)와 로직 회로(LOGIC) 간 간섭이 줄게 된다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 일면에 제1 본딩 패드를 구비하는 제1 웨이퍼;
    상기 일면과 본딩되는 일측면에 상기 제1 본딩 패드와 본딩되는 제2 본딩 패드를 구비하는 제2 웨이퍼;
    상기 일면에 형성되고 스트라이프 형태로 레이아웃되는 복수의 휨 방지 그루브들(Anti-warpage grooves); 및
    상기 일측면에 형성되고 상기 휨 방지 그루브들과 결합되며 스트라이프 형태로 레이아웃되는 복수의 휨 방지 리브들(Anti-warpage ribs);을 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 웨이퍼는 상기 일면과 나란하고 서로 교차되는 제1 방향 및 제2 방향을 따라서 번갈아 배치되는 복수의 제1 단위 영역들 및 복수의 제2 단위 영역들을 포함하며,
    상기 복수의 제1 단위 영역들에 배치되는 휨 방지 그루브들의 신장 방향과 상기 복수의 제2 단위 영역들에 배치되는 휨 방지 그루브들의 신장 방향이 서로 다른 것을 특징으로 하는 3차원 구조의 반도체 장치.
  3. 제2 항에 있어서, 상기 복수의 제1 단위 영역들의 면적의 합과 상기 복수의 제2 단위 영역들의 면적의 합이 서로 동일한 것을 특징으로 하는 3차원 구조의 반도체 장치.
  4. 제2 항에 있어서, 상기 복수의 제1 단위 영역들 및 상기 복수의 제2 단위 영역들 각각은 정사각형의 형태를 갖는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  5. 제2 항에 있어서, 상기 제1 웨이퍼는 제1 기판;
    상기 제1 기판 상에 배치되며 비트 라인 및 워드 라인에 의해 액세스되는 메모리 셀 어레이; 및
    상기 제1 기판 상에 형성되어 상기 메모리 셀 어레이를 덮으며 표면부에 상기 복수의 휨 방지 그루브들이 형성된 제1 절연층;을 포함하며,
    상기 제1 절연층의 표면부는 상기 제1 절연층의 내부보다 경도가 큰 절연 물질로 구성된 것을 특징으로 하는 3차원 구조의 반도체 장치.
  6. 제5 항에 있어서, 상기 워드 라인은 상기 제1 방향으로 신장되고 상기 비트 라인은 상기 제2 방향으로 신장되며,
    상기 복수의 제1 단위 영역들에 배치되는 휨 방지 그루브들의 신장 방향은 상기 제1 방향이고, 상기 복수의 제2 단위 영역들에 배치되는 휨 방지 그루브들의 신장 방향은 상기 제2 방향인 것을 특징으로 하는 3차원 구조의 반도체 장치.
  7. 제5 항에 있어서, 상기 제2 웨이퍼는 제2 기판;
    상기 제2 기판 상에 배치되며 상기 메모리 셀 어레이를 제어하는 로직 회로; 및
    상기 제2 기판 상에 마련되어 상기 로직 회로를 덮으며 표면부에 상기 복수의 휨 방지 리브들이 형성된 제2 절연층;을 포함하며,
    상기 제2 절연층의 표면부는 상기 제2 절연층의 내부보다 경도가 큰 절연 물질로 구성된 것을 특징으로 하는 3차원 구조의 반도체 장치.
  8. 제1 항에 있어서, 상기 제1 웨이퍼의 상기 일면에 마련되고 스트라이프 형태로 레이아웃되는 복수의 제1 휨 방지 패드들;및
    상기 제2 웨이퍼의 상기 일측면에 마련되고 상기 복수의 제1 휨 방지 패드들과 본딩되는 복수의 제2 휨 방지 패드들;을 더 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  9. 제8 항에 있어서, 상기 제1 웨이퍼는 상기 일면과 나란하고 서로 교차되는 제1 방향 및 제2 방향을 따라서 번갈아 배치되는 복수의 제1 단위 영역들 및 복수의 제2 단위 영역들을 포함하며,
    상기 복수의 제1 단위 영역들에 배치되는 제1 휨 방지 패드들의 신장 방향과 상기 복수의 제2 단위 영역들에 배치되는 제1 휨 방지 패드들의 신장 방향이 서로 다른 것을 특징으로 하는 3차원 구조의 반도체 장치.
  10. 제5 항에 있어서, 상기 메모리 셀 어레이를 향하는 상기 제1 기판의 전면 및 상기 전면 대향하는 상기 제1 기판의 후면의 적어도 하나에 마련된 복수의 홈들을 채우며 스트라이프 형태로 레이아웃되는 복수의 보강 지지체들을 더 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  11. 제10 항에 있어서, 상기 제1 단위 영역들에 배치되는 보강 지지체들과 상기 제2 단위 영역들에 배치되는 보강 지지체들의 신장 방향이 서로 다른 것을 특징으로 하는 3차원 구조의 반도체 장치.
  12. 제10 항에 있어서, 상기 보강 지지체들은 상기 제1 기판보다 경도가 높은 물질로 구성된 것을 특징으로 하는 3차원 구조의 반도체 장치.
  13. 일면에 제1 본딩 패드를 구비하는 제1 웨이퍼;
    상기 일면과 본딩되는 일측면에 상기 제1 본딩 패드와 접합되는 제2 본딩 패드를 구비하는 제2 웨이퍼;
    상기 일면에 형성되며 스트라이프 형태로 레이아웃되는 복수의 제1 휨 방지 패드들; 및
    상기 일측면에 형성되며 상기 복수의 제1 휨 방지 패드들과 본딩되고 스트라이프 형태로 레이아웃되는 복수의 제2 휨 방지 패드들;을 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  14. 제13 항에 있어서, 상기 제1 웨이퍼는 상기 일면과 나란하고 서로 교차되는 제1 방향 및 제2 방향을 따라서 번갈아 배치되는 복수의 제1 단위 영역들 및 복수의 제2 단위 영역들을 포함하며,
    상기 복수의 제1 단위 영역들에 배치되는 제1 휨 방지 패드들의 신장 방향과 상기 복수의 제2 단위 영역들에 배치되는 제1 휨 방지 패드들의 신장 방향이 서로 다른 것을 특징으로 하는 3차원 구조의 반도체 장치.
  15. 제14 항에 있어서, 상기 복수의 제1 단위 영역들의 면적의 합과 상기 복수의 제2 단위 영역들의 면적의 합이 서로 동일한 것을 특징으로 하는 3차원 구조의 반도체 장치.
  16. 제14 항에 있어서, 상기 복수의 제1 단위 영역들 및 상기 복수의 제2 단위 영역들 각각은 정사각형의 형태를 갖는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  17. 제13 항에 있어서, 상기 제1 본딩 패드의 측면 및 바닥면을 감싸는 전도성 보강 패턴을 더 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  18. 제13 항에 있어서, 상기 제1 본딩 패드의 바닥면에 배치된 전도성 보강 패턴을 더 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  19. 제13 항에 있어서, 상기 복수의 제1 휨 방지 패드들의 적어도 하나는 상기 제1 본딩 패드보다 큰 두께를 갖는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  20. 제19 항에 있어서, 상기 복수의 제1 휨 방지 패드들은 상기 제1 본딩 패드보다 경도가 높은 물질로 구성된 것을 특징으로 하는 3차원 구조의 반도체 장치.
  21. 일면에 제1 본딩 패드를 구비하는 제1 웨이퍼;
    상기 일면과 본딩되는 일측면에 상기 제1 본딩 패드와 접합되는 제2 본딩 패드를 구비하는 제2 웨이퍼;및
    상기 제1 웨이퍼 내부에 마련되며 스트라이프 형태로 레이아웃되는 복수의 휨 방지 메탈 리브들;을 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  22. 제21 항에 있어서, 상기 복수의 휨 방지 메탈 리브들 사이를 연결하는 연결 배선을 더 포함하며,
    상기 복수의 휨 방지 메탈 리브들 및 상기 연결 배선에 차폐 전압이 인가되는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  23. 제21 항에 있어서, 상기 제1 웨이퍼는 상기 복수의 휨 방지 메탈 리브들을 감싸는 절연층; 및
    상기 복수의 휨 방지 메탈 리브들 사이의 상기 절연층에 마련된 에어 갭;을 더 포함하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  24. 제21 항에 있어서, 상기 제1 웨이퍼는 상기 일면과 나란하고 서로 교차되는 제1 방향 및 제2 방향을 따라서 번갈아 배치되는 복수의 제1 단위 영역들 및 복수의 제2 단위 영역들을 포함하며,
    상기 복수의 제1 단위 영역들에 배치되는 휨 방지 메탈 리브들의 신장 방향과 상기 복수의 제2 단위 영역들에 배치되는 휨 방지 메탈 리브들의 신장 방향이 서로 다른 것을 특징으로 하는 3차원 구조의 반도체 장치.
  25. 제24 항에 있어서, 상기 복수의 제1 단위 영역들의 면적의 합과 상기 복수의 제2 단위 영역들의 면적의 합이 서로 동일한 것을 특징으로 하는 3차원 구조의 반도체 장치.
  26. 제24 항에 있어서, 상기 복수의 제1 단위 영역들 및 상기 복수의 제2 단위 영역들 각각은 정사각형의 형태를 갖는 것을 특징으로 하는 3차원 구조의 반도체 장치.
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