DE102018100958B3 - Verfahren zum bilden einer chipanordnung, chipanordnung, verfahren zum bilden eines chipbausteins und chipbaustein - Google Patents

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Abstract

Ein Verfahren zum Bilden einer Chipanordnung wird bereitgestellt. Das Verfahren kann enthalten, eine Vielzahl von Stapeln auf einem Träger anzuordnen, jeder der Stapel umfassend einen gedünnten Halbleiterchip, eine weitere Schicht und eine Polymerschicht zwischen der weiteren Schicht und dem Chip, wobei jeder der Stapel mit dem Chip zum Träger weisend angeordnet wird, wobei die Vielzahl von Stapeln mit einem Verkapselungsmaterial verbunden wird, um die Chipanordnung zu bilden, die weitere Schicht exponiert wird und eine Umverteilungsschicht gebildet wird, die die Chips der Chipanordnung kontaktiert.

Description

  • Technisches Gebiet
  • Verschiedene Ausführungsformen betreffen allgemein ein Verfahren zum Bilden einer Chipanordnung, eine Chipanordnung, ein Verfahren zum Bilden eines Chipbausteins und einen Chipbaustein.
  • Hintergrund
  • In eingebetteten Waferebenen-Kugelgitteranordnungen (eWLBs) werden Halbleiterplättchen (auch als Chips bezeichnet) gegenwärtig in zwei verschiedenen Konfigurationen bezüglich ihrer Dicke im Vergleich zur Spritzgussdicke verwendet. In einer so genannten „dicken“ (auch als „standardmäßig“ bezeichnet) Konfiguration, die in 1A dargestellt ist, weisen die Plättchen eine Standarddicke der Wafer 102W auf (z. B. 725 µm für Wafer mit einem Durchmesser von 8"). In diesem Fall wird ein Umspritzmaterial 104 nach Herstellen eines künstlichen Wafers 110 (auch als „rekonstituierter Wafer“ oder „Recon“ bezeichnet) durch Schleifen entfernt. Dies kann für weitere Verarbeitung erforderlich sein, weil zum Beispiel nur Recons, die eine bestimmte Dicke aufweisen, in Prozessen zum Bilden einer Umverteilungsschicht 106 (RDL) gehandhabt werden können. Dies ist der „standardmäßige“ eWLB-Prozess. Eine zweite Möglichkeit, die in 1B dargestellt ist, besteht darin, dünnere Plättchen 102T (von gedünnten Wafern 102WT) zu verwenden und diese nur bis zu der Dicke, die in dem RDL-Prozess gehandhabt werden kann, zu umspritzen. Dies ist die so genannte „schlanke“ Konfiguration. Beide, sowohl die dicke als auch die schlanke Konfiguration, weisen Nachteile auf. Siehe die nachstehende Tabelle, die die standardmäßige eWLB mit der schlanken eWLB vergleicht:
    standardmäßige eWLB schlanke eWLB
    Plättchendicke volle Waferdicke; z. B. 725 µm für 8" geschliffener Wafer; z. B. 370 µm
    Spritzgussdicke z. B. 860 µm für sichere Umspritzung z. B. 490 µm für sichere Umspritzung
    1. Schleifen (vor RDL) 690 µm kein Schleifen
    Verwerfungsverhalten während RDL-Prozesse relativ stabil, Verwerfung anpassbar starkes Verwerfen; Anpassung schwierig
    2. Schleifen (vor Aufbringen der Lotkugeln) z. B. 450 µm z. B. 450 µm
    Vorteile stabilere Verwerfung ⇔ kein Spritzgießen über Si niedrigere Kosten ⇔ kein erstes Schleifen
    Nachteile Schleifen von Si verursacht Rillen, die als Ausgangspunkte für Risse wirken unvorhersagbares Verwelfungsverhalten; viel Ausschuss, wenn Anpassung nicht möglich ist
  • Außerdem stellt die standardmäßige eWLB relativ dicke Halbleiterplättchen 102 in der Anwendung bereit. In Funkfrequenz- bzw. RF-Anwendungen, z. B. Radar, also in Anwendungen mit Frequenzen über 10 GHz oder sogar über 50 GHz, kann dieser dicke Halbleiter zu Übersprechen von Kanälen und/oder unerwünschtem Verhalten der hohen Frequenzen führen, weil RF-Signale sich in dem Halbleitergrundmaterial ausbreiten können. Dies wird typischerweise von einer aktiven Seite des Chips durch Konstruktion und spezielle Merkmale wie Implantation verhindert. Die RF-Signale können sich jedoch auch zur Seitenwand des Halbleitergrundmaterials ausbreiten. Eine derartige Situation ist schematisch in 4A für eine eWLB dargestellt, die einen dicken Chip 102 aufweist, wobei Pfeile 442 die RF-Signale angeben, die sich zur Seitenwand des Chips 102 ausbreiten. Signale aus einem spezifischen Kanal können in einem derartigen Fall außerdem Signale anderer Kanäle oder sogar andere Signale in der IC-Schaltung beeinflussen. Dies bedeutet, dass das Übersprechverhalten aufgrund des dicken Halbleiters (wegen der großen Seitenwandfläche von z. B. Silicium) ein wesentlicher Nachteil des standardmäßigen Chipbausteins ist. Die Verwendung eines dünnen Chips 102T in dem eWLB-Chipbaustein, wie in 4B dargestellt, kann das Übersprechen reduzieren, ist aber von Verwerfung betroffen, wie vorstehend beschrieben.
  • Die US 2016/0181138 A1 offenbart ein Verfahren zum Herstellen einer Halbleiterkomponente unter Verwendung eines Opfer-Trägers. Die DE 198 06 818 C1 offenbart ein Verfahren zum Erstellen eines OFC-Filters. Die DE 10 2006 025 671 A1 offenbart ein Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen. Die US 2012/0104574 A1 offenbart ein Halbleitermodul mit integrierten Antennen in einem einzigen Package.
  • Kurzfassung
  • Ein Verfahren zum Bilden einer Chipanordnung wird bereitgestellt. Das Verfahren kann enthalten, eine Vielzahl von Stapeln auf einem Träger anzuordnen, jeder der Stapel umfassend einen gedünnten Halbleiterchip, eine weitere Schicht und eine Polymerschicht zwischen der weiteren Schicht und dem Chip, wobei jeder der Stapel mit dem Chip zum Träger weisend angeordnet wird, wobei die Vielzahl von Stapeln mit einem Verkapselungsmaterial miteinander verbunden wird, um die Chipanordnung zu bilden, die weitere Schicht exponiert wird und eine Umverteilungsschicht gebildet wird, die die Chips der Chipanordnung kontaktiert.
  • Figurenliste
  • In den Zeichnungen verweisen gleiche Bezugszeichen im Allgemeinen auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, stattdessen wird im Allgemeinen Betonung darauf gelegt, die Grundsätze der Erfindung zu veranschaulichen. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben, von denen:
    • 1A und 1B jeweils einen Prozess zum Bilden einer eingebetteten Kugelgitteranordnung auf Waferebene zeigen;
    • 2A ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt;
    • 2B einen Chipbaustein zeigt, gebildet durch Vereinzeln der Chipanordnung von 2A;
    • 3 ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt;
    • 4A zwei schematische Querschnittansichten von Chipbausteinen zeigt;
    • die 4B bis 4F jeweils eine schematische Querschnittansicht eines Chipbausteins gemäß verschiedenen Ausführungsformen zeigen;
    • die 5A bis 5C jeweils eine schematische Querschnittansicht eines Chipbausteins gemäß verschiedenen Ausführungsformen zeigen;
    • die 6A bis 6C jeweils eine schematische Querschnittansicht eines Chipbausteins gemäß verschiedenen Ausführungsformen zeigen;
    • 7 einen Prozessablauf für ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt;
    • 8 einen Prozessablauf für ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt; und
    • 9 einen Prozessablauf für ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt.
  • Beschreibung
  • Die folgende ausführliche Beschreibung verweist auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Einzelheiten und Ausführungsformen zeigen, in denen die Erfindung praktiziert werden kann.
  • Das Wort „beispielhaft“ wird hierin verwendet, um zu bedeuten, „als ein Beispiel, ein Fall oder eine Veranschaulichung zu dienen“. Eine hierin als „beispielhaft“ beschriebene Ausführungsform oder Konstruktion ist nicht notwendigerweise als anderen Ausführungsformen oder Konstruktionen gegenüber bevorzugt oder vorteilhaft anzusehen.
  • Das Wort „über“, wenn es bezüglich eines abgelagertes Material, das „über“ eine Seite oder Oberfläche gebildet wird, verwendet wird, kann hierin verwendet werden, um zu bedeuten, dass das abgelagerte Material „direkt auf“, z. B. in direktem Kontakt mit, der implizierten Seite oder Oberfläche gebildet werden kann. Das Wort „über“, wenn es bezüglich eines abgelagertes Material, das „über“ eine Seite oder Oberfläche gebildet wird, verwendet wird, kann hierin verwendet werden, um zu bedeuten, dass das abgelagerte Material „indirekt auf“ der implizierten Seite oder Oberfläche gebildet werden kann, wobei eine oder mehrere zusätzliche Schichten zwischen der implizierten Seite oder Oberfläche und dem abgelagerten Material angeordnet werden.
  • Verschiedene Aspekte der Offenbarung werden für Vorrichtungen bereitgestellt und verschiedene Aspekte der Offenbarung werden für Verfahren bereitgestellt. Es versteht sich, dass die grundlegenden Eigenschaften der Vorrichtung auf für die Verfahren gelten und umgekehrt. Daher können der Kürze halber doppelte Beschreibungen derartiger Eigenschaften ausgelassen worden sein.
  • Verschiedene Ausführungsformen eines Verfahren zum Bilden einer Chipanordnung werden bereitgestellt, die über eine Möglichkeit verfügen, die Nachteile der beiden vorstehend beschriebenen Verfahren, d. h. das „standardmäßige“ Verfahren und das „schlanke“ Verfahren, zu überwinden oder zumindest zu mildern. Dies bedeutet, dass die Chipanordnungen gemäß verschiedenen Ausführungsformen und gleichermaßen aus den Chipanordnungen vereinzelte Chipbausteine weder Rillen in dem Halbleitermaterial, aus dem die Chips gebildet werden, noch Verwerfungen (oder zumindest wesentlich reduzierte Verwerfungen) aufzeigen können.
  • Des Weiteren können Übersprechen von Kanälen und/oder unerwünschtes Verhalten der hohen Frequenzen reduziert sein.
  • In verschiedenen Ausführungsformen können ein Stapel eines Halbleiterwafers (der eine Vielzahl von Halbleiterchips enthält, die jeweils mindestens eine darauf gebildete elektronische Komponente aufweisen, auch als der Produktwafer bezeichnet) und eine weitere Schicht, z. B. ein Opferwafer, die mit einer Polymerschicht aneinander befestigt sind, anstelle des dicken Chips zum Vereinzeln von Chipstapeln für einen rekonstituierten Wafer davon verwendet werden. Der Chipstapel kann das dicke Plättchen des standardmäßigen eWLB imitieren, z. B. kann er die gleiche oder eine vergleichbare mechanische Situation wie das dicke Plättchen während des Bildens der Umverteilungsschicht bereitstellen (und dadurch das Verwerfen im Vergleich zum „schlanken“ Verfahren verhindern oder reduzieren), und die Polymerschicht kann einen rückseitigen Schutz nach dem Wegschleifen des Opferwafers/der Opferschicht bereitstellen, so dass es nicht erforderlich sein muss, bis herunter zur Rückseite des Produktwafers zu schleifen (wodurch die Rillen in der Rückseite vermieden werden). Der Halbleiterwafer, der die elektrische Funktion enthält (der Produktwafer), kann sehr dünn gehalten werden (so dass er nur eine kleine Seitenwandfläche zum Koppeln von HF-Signalen präsentiert), so dass ein RF-Verhalten verbessert sein kann.
  • In verschiedenen Ausführungsformen können einerseits dicke Plättchen zum Bilden des Recons platziert werden, aber andererseits kann verhindert werden, dass Rillen in dem Halbleiter an einer Rückseite des Chipbausteins auftreten, die als einer der kritischsten Nachteile des standardmäßigen eWLB angesehen werden können.
  • Dies kann durch Stapeln eines gedünnten Wafers (auch als der Produktwafer bezeichnet) und einer weiteren Schicht, zum Beispiel ein weiterer Wafer, z. B. ein Halbleiterwafer (auch als Opferwafer bezeichnet), erreicht werden. Der gedünnte Wafer und die weitere Schicht können durch eine Polymerschicht aneinander befestigt werden. Diese Schicht kann dick genug sein, um es einfach zu machen, einen Schleifprozess dort während eines zweiten Schleifens zu stoppen (in einem Prozess ähnlich dem vorstehend beschriebenen Standardprozess). Außerdem kann diese Polymerschicht als ein rückseitiger Schutz wirken.
  • In verschiedenen Ausführungsformen kann dadurch ein Risiko eines Bausteinrisses im Vergleich mit dem standardmäßigen eWLB verringert werden. Des Weiteren kann ein Risiko starker Verwerfung im Vergleich mit dem schlanken eWLB verringert werden. Die Kosten können gesenkt werden, weil weniger Anpassungsschritte erforderlich sein können, und/oder ein Ertragsverlust kann verringert werden.
  • In verschiedenen Ausführungsformen kann des Weiteren eine Kostensituation verbessert werden, weil ein rückseitiger Schutz kostengünstiger als für den standardmäßigen eWLB sein kann, weil die Polymerschicht auf den Halbleiterwafer und nicht auf den eWLB-Wafer (der eine größere Fläche aufweist, die von der Polymerschicht bedeckt werden muss) aufgetragen wird. In verschiedenen Ausführungsformen kann vermieden werden, dass ein Träger während des Bildens der RDL verwendet werden muss.
  • Durch Verwenden eines Opferwafers mit einem Wärmeausdehnungskoeffizienten (CTE), der von dem CTE des Produktwafers verschieden ist (z. B. durch Verwenden eines anderen Halbleitermaterials als der Produktwafer oder Verwenden eines Glaswafers), kann das Verwerfungsverhalten in verschiedenen Ausführungsformen angepasst werden. Außerdem kann ein Dickenverhältnis zwischen dem Produktwafer und dem Opferwafer in verschiedenen Ausführungsformen verwendet werden, das Verwerfungsverhalten des eWLB-Wafers anzupassen.
  • Im Vergleich mit dem standardmäßigen eWLB bieten verschiedene Ausführungsformen einen zuverlässigeren Chipbaustein. In verschiedenen Ausführungsformen kann das Verfahren zum Bilden einer Chipanordnung bzw. eines Chipbausteins verwendet werden, das Verwerfungsverhalten, das Anpassungskosten verursacht, anzupassen.
  • Im Vergleich mit dem schlanken eWLB verhindern verschiedene Ausführungsformen Wafer, die aufgrund starker Verwerfung Ausschuss sind.
  • Des Weiteren stellen verschiedene Ausführungsforme für RF-Anwendungen dünne Halbleiterplättchen bereit, die helfen, Übersprechen und andere Fehlfunktionen zu reduzieren, die durch RF-Kopplung in die dicke Halbleiterschicht entstehen können.
  • Wenn nur die RF-Kopplung zu vermeiden ist, kann das zweite Schleifen sogar in der Opferschicht (z. B. in dem Opferhalbleiter) gestoppt werden.
  • In verschiedenen Ausführungsformen kann die Polymerschicht als ein rückseitiger Schutz wirken.
  • Ein Risiko eines Bausteinrisses und einer RF-Kopplung kann in verschiedenen Ausführungsform im Vergleich mit dem standardmäßigen eWLB gesenkt werden.
  • 2A zeigt ein Verfahren zum Bilden einer Chipanordnung 226W gemäß verschiedenen Ausführungsformen als eine Abfolge schematisch dargestellter Prozesse und 2B zeigt einen Chipbaustein 226, gebildet durch Vereinzeln der Chipanordnung 226W von 2A in einzelne Chipbausteine 226, die die eWLBs 226 bilden können.
  • Ein Stapel in Wafergröße 224W kann einen Halbleiterwafer 102WT enthalten, beinhaltend eine Vielzahl von Halbleiterchips 102T, eine weitere Schicht 220W und eine Polymerschicht 222W, die den Halbleiterwafer 102WT und die weitere Schicht 220W verbindet. Die weitere Schicht 220W kann auf einer Rückseite des Halbleiterwafers 102T angeordnet werden, z. B. daran fixiert werden, wobei die Rückseite die Seite des Wafers 102W sein kann, die einer aktiven Seite (auch als Vorderseite bezeichnet) des Wafers 102W gegenüberliegt.
  • Eine Vielzahl von Stapeln (in Chipgröße) 224 kann aus dem Stapel in Wafergröße 224W vereinzelt werden. Demgemäß kann jeder Stapel 224 einen Halbleiterchip 102T, eine weitere Schicht (in Chipgröße) 220 und eine Polymerschicht (in Chipgröße) 222, die die beiden verbindet, enthalten. Die Vielzahl von Stapeln 224 kann zum Bilden der Chipanordnung 226W, auch als ein rekonstituierter Wafer 226W bezeichnet, verwendet werden, indem sie auf einem Träger (nicht dargestellt) angeordnet und mit einem Verkapselungsmaterial 104 (auch als ein Spritzgussmaterial 104 bezeichnet) unter Verwendung eines Spritzgussprozesses und eines Spritzgussmaterials 104, wie im Fachgebiet bekannt, umspritzt werden.
  • Die Begriffe „in Wafergröße“ und „in Chipgröße“ werden hierin verwendet, um zwischen Strukturen der Größe auf Waferniveau und der Größe auf Chipniveau zu unterscheiden, und sind nicht so zu verstehen, dass sie bedeuten, dass jede der Schichten „in Chipgröße“ die gleiche Größe wie der Chip 102T aufweist und/oder dass jede der Schichten in „Wafergröße“ die gleiche Größe wie der Halbleiterwafer 102W aufweist, obwohl sie diese aufweisen können.
  • Der Halbleiterwafer 102WT und entsprechend jeder der Halbleiterchips 102T können ähnlich dem/den gedünnten Wafer/Chips 102WT/102T, wie im Kontext von 1B beschrieben, sein und mindestens eine elektronische Komponente enthalten, z. B. eine integrierte Schaltung. Insbesondere in einem Fall, in dem der Wafer/Chip 102WT/102T von einer weiteren Schicht 220W/220 des Stapels 224W/224 zu unterscheiden ist, kann der Halbleiterwafer 102WT mit der oder den elektronischen Komponenten als Produktwafer 102WT und entsprechend der Halbleiterchip 102T des Stapels 224 als der Produktchip 102T bezeichnet werden. Ein Halbleitermaterial des Wafers 102WT (und demgemäß des Chips 102T) kann ein beliebiges Halbleitermaterial enthalten oder daraus bestehen, das typischerweise für Halbleiterchips verwendet wird, zum Beispiel Silicium, Germanium, Galliumarsenid, Siliciumcarbid oder dergleichen. Die Abmessungen des Halbleiterwafers 102WT können diejenigen eines gewöhnlichen gedünnten Halbleiterwafers sein, zum Beispiel eine Dicke in einem Bereich von unter 10 µm bis etwa 500 µm, z. B. von etwa 50 µm bis etwa 500 µm, z. B. etwa 370 µm für einen Wafer 102WT mit einem Durchmesser von etwa 20 cm (8 Zoll).
  • Die weitere Schicht 220W/220 kann ein beliebiges Material enthalten oder daraus bestehen, das geeignet ist, mechanische Stabilität während einer weiteren Verarbeitung der Stapel 224 bereitzustellen. Die weitere Verarbeitung kann Prozesse des Bildens und Verarbeitens des rekonstituierten Wafers 226W, z. B. ein Aufnehmen und Platzieren (auf einem Träger) der einzelnen Stapel 224, den Spritzgussprozess zum Verbinden der einzelnen Stapel zum Bilden des rekonstituierten Wafers 226W, einen Ablösungsprozess zum Entkoppeln des rekonstituierten Wafers 226W von dem Träger, einen oder mehrere Schleifprozesse und/oder einen Prozess zum Bilden einer Umverteilungsschicht 106 (auch als ein RDL-Prozess bezeichnet) über einer aktiven Seite 102F (auch als eine Vorderseite 102F bezeichnet) des Chips 102T enthalten. Während des RDL-Prozesses können isolierende Abschnitte 112 zusammen mit der Umverteilungsschicht 106 angeordnet werden, um Teile der RDL 106, die nicht in elektrischem Kontakt sein sollen, voneinander zu isolieren. Des Weiteren kann es erforderlich sein, dass das Material der weiteren Schicht 220W/220 für den Schleifprozess geeignet ist, anders ausgedrückt, dass es durch den Schleifprozess gedünnt werden kann.
  • Geeignete Materialien der weiteren Schicht 220W enthalten Halbleitermaterialien (z. B. Silicium, Germanium, Galliumarsenid, Siliciumcarbid oder dergleichen), wobei das Halbleitermaterial der weiteren Schicht 220W/220 das gleiche wie das Material des Produktwafers/-chips 102WT/102T oder ein anderes Material sein kann.
  • Weitere geeignete Materialien der weiteren Schicht 220W enthalten dielektrische Materialien wie ein Glas, ein Keramikmaterial, ein Polymer und dergleichen.
  • In verschiedenen Ausführungsforrnen, zum Beispiel in einem Fall, dass die weitere Schicht in dem Chipbaustein 226 verbleibt, wie zum Beispiel in 4B bis 4D, 5A bis 5C und 6A bis 6C gezeigt, und/oder zum Anpassen des CTE für das Bilden der RDL können geeignete Materialien der weiteren Schicht 220W ferner Metalle und/oder Laminatstrukturen einschließlich einer oder mehrerer der vorstehend beschriebenen Materialien enthalten.
  • Eine Dicke der weiteren Schicht 220W, 220 kann in einem Bereich von etwa 100 µm bis etwa 750 µm, z. B. von etwa 300 µm bis etwa 625 µm, liegen.
  • Da die weitere Schicht 220W in vielen Ausführungsformen während einer weiteren Bearbeitung des rekonstituierten Wafers 226W vollständig entfernt werden kann, kann die weitere Schicht 220W auch als Opferschicht 220W bzw. Opferwafer 220W und die korrespondierende weitere Schicht 220 des Stapels in Chipgröße 224 als Opferschicht 220 bezeichnet werden.
  • Die Polymerschicht 222W/222 kann in verschiedenen Ausführungsformen als ein Kleber zum Verbinden des Halbleiterwafers/-chips 102WT/102T mit der weiteren Schicht 220W/220 dienen. Demgemäß kann das Polymermaterial der Polymerschicht 222W/222 in verschiedenen Ausführungsformen derart ausgewählt werden, dass es an beide Materialien, den Halbleiter des Wafers 102W und das Material der weiteren Schicht 220W, klebt. In verschiedenen Ausführungsformen kann ein Primermaterial zwischen dem Halbleiterwafer/-chip 102W/102 und der Polymerschicht 222W/222 und/oder der weiteren Schicht 220W/220 und der Polymerschicht 222W/222 zum Verbessern und/oder Ermöglichen der Klebung zwischen den jeweiligen Schichten aufgetragen werden.
  • In verschiedenen Ausführungsformen, in denen die weitere Schicht 220W nach dem Bilden der RDL entfernt wird, kann die Polymerschicht 222W/222 ferner konfiguriert sein, als eine Schutzschicht zu dienen. In diesem Fall kann die Polymerschicht 222W/222 den Chip 102T vor Umgebungseinflüssen, Ladungen auf der Oberfläche und dergleichen schützen.
  • In verschiedenen Ausführungsformen kann das Polymermaterial zum Beispiel Polyurethane, Epoxide oder andere Polymere enthalten, die zum Beispiel Füllpartikel beinhalten und chemisch reagieren können, so dass sie duroplastisch oder thermoplastisch oder dergleichen sind.
  • Eine Dicke der Polymerschicht 222W/222 kann in verschiedenen Ausführungsformen, zum Beispiel in einem Fall, dass die weitere Schicht 220W nach dem Bilden der RDL entfernt wird, in einem Bereich sein, der selbst in einem Fall geringer Dickenschwankungen in dem Halbleiterwafer 102WT und/oder in der weiteren Schicht 220W gestattet, einen Abschleifprozess an dem rekonstituierten Wafer 226W in der Polymerschicht 222W zu stoppen, so dass die geschliffene rückseitige Oberfläche des Recons 226W aus Abschnitten der Polymerschicht 222W und Abschnitten des Spritzgussmaterials 104 zusammengesetzt ist. In einem derartigen Fall kann eine minimale Dicke etwa 10 µm für den tatsächlichen Schleifprozess betragen, kann aber von der verfügbaren Technologie abhängig sein (und kann in der Zukunft reduziert werden). In verschiedenen Ausführungsformen, zum Beispiel in einem Fall, dass die weitere Schicht in dem Chipbaustein 226 verbleibt, wie zum Beispiel in 4B bis 4D, 5A bis 5C und 6A bis 6C dargestellt, kann die Dicke der Polymerschicht 222W/222 dünner sein, als für den vorstehend beschriebenen Zweck geeignet wäre, zum Beispiel mit einer minimalen Dicke von etwa 1 µm oder sogar weniger. Die Dicke der Polymerschicht 222W/222 kann in einem Bereich von etwa 10 µm bis etwa 200 µm, zum Beispiel von etwa 20 µm bis etwa 50 µm, liegen.
  • Das Verbinden des Halbleiterwafers 102WT mit der weiteren Schicht 220W kann enthalten, die Polymerschicht 222W auf der Rückseite des Halbleiterwafers 102WT unter Verwendung eines bekannten, geeigneten Prozesses für das Polymermaterial anzuordnen, z. B. Schleuderbeschichtung, Laminieren einer Polymerschicht usw., und die weitere Schicht 220W auf der Polymerschicht 222W anzuordnen. Wenn anwendbar, kann ein weiterer Prozess angewandt werden, zum Beispiel Aushärten der Polymerschicht 222W.
  • Wie in dem obersten rekonstituierten Wafer 226W von 2A dargestellt, kann der Spritzguss 104 zwischen den Stapeln 224 angeordnet werden. Der Spritzguss 104 kann in verschiedenen Ausführungsformen auch über einer Rückseite des Stapels 224 angeordnet werden, der gegenüber der Vorderseite 102F der Chips 102T ist.
  • Ein erster Schleifprozess kann in verschiedenen Ausführungsformen auf die Rückseite des rekonstituierten Wafers 226W angewandt werden zum Exponieren der weiteren Schicht 220 und zum Erhalten einer Dicke des rekonstituierten Wafers 226W, die geeignet ist, durch die Maschinen bearbeitet zu werden, die die Umverteilungsschicht 106 auf den Vorderseiten der Chips 102T bilden (auch als verarbeitbare Dicke bezeichnet).
  • Eine gesamte Dicke der Stapel 224 und relative Dicken des Chips 102T, der Polymerschicht 222 und der weiteren Schicht 220 können demgemäß derart konfiguriert werden, dass das erste rückseitige Schleifen des rekonstituierten Wafers 226W auf die verarbeitbare Dicke in der weiteren Schicht 220W endet. Anders ausgedrückt, kann eine gesamte Dicke der Stapel 220 nach dem ersten Schleifen mit der verarbeitbaren Dicke korrespondieren, wobei alle Dicken (des Chips 102T, der Polymerschicht 222 und der weiteren Schicht 220) größer als null sind. Eine anfängliche Dicke des Stapels 224 vor dem ersten Schleifen kann größer sein, weil die weitere Schicht 220 dicker ist. Gegenwärtig beträgt eine verarbeitbare Dicke etwa 690 µm für einen Wafer von 20 cm (8 Zoll), aber dieser Wert kann mit Waferdurchmesser, Technologie usw. variieren.
  • Eine anfängliche Dicke des rekonstituierten Wafers 226W vor dem ersten Schleifen kann dicker sein als die verarbeitbare Dicke, zumindest weil die Stapel 224 dicker sind und möglicherweise weil der Spritzguss 104 die Stapel 224 bedeckt.
  • Jeder Spritzguss 104, der die Stapel 224 bedeckt, kann während des ersten Schleifprozesses vollständig entfernt werden, weil anderenfalls das Bilden der Umverteilungsschicht 106 Verwerfung des rekonstituierten Wafers 226W trotz der dicken Stapel 224 verursachen kann.
  • In verschiedenen Ausführungsformen kann ein Material und/oder eine Struktur (z. B. Laminatstruktur, Dicke) der weiteren Schicht 220 konfiguriert sein, eine Wärmeausdehnung während des/nach dem RDL-Prozess(es) aufzuweisen, die ein Verwerfen der Chipanordnung 226W und des davon vereinzelten Chipbausteins 226 reduziert oder eliminiert. Zum Beispiel kann ein CTE der weiteren Schicht 220 in verschiedenen Ausführungsform größer als ein oder gleich einem CTE des Chips 102T sein und/oder eine Dicke der weiteren Schicht 220 kann größer als eine, identisch zu einer oder kleiner als eine Dicke des Chips 102T sein.
  • In verschiedenen Ausführungsform kann nach dem Bilden der RDL ein zweites rückseitiges Schleifen auf die Chipanordnung 226W angewandt werden. Dadurch kann die weitere Schicht 220 entfernt werden.
  • Das zweite rückseitige Schleifen kann in verschiedenen Ausführungsformen fortgesetzt werden, bis die Polymerschicht 222 exponiert ist, wie in der unteren Chipanordnung 226W von 2A dargestellt. Da die neu erzeugte Rückseite der Chipanordnung 226W durch eine Kombination des Polymers und des Spritzgusses gebildet wird, die verschiedene Materialien sein können, wird ein rückseitiger Schutz des Chips 102T durch die Polymerschicht 222 der Stapel 224 selbst bereitgestellt. Demgemäß ist unter Umständen keine zusätzliche rückseitige Schutzschicht erforderlich.
  • Eine Dicke der Chipanordnung 226W nach dem zweiten Schleifen kann in einem Bereich von etwa 100 µm bis etwa 550 µm liegen, z. B. um 450 µm.
  • Unter Verwendung eines Vereinzelungsprozesses, wie im Fachgebiet bekannt, kann ein Chipbaustein 226, 226a, wie in 2B dargestellt, aus der Chipanordnung 226W gebildet werden.
  • Der Chipbaustein 226, 226a kann demgemäß eine geringe gesamte Dicke, keine oder nur geringe Verwerfung und keine Schleifrillen an der Rückseite 102B des Chips 102T aufweisen, so dass seine Zuverlässigkeit verbessert ist, wie vorstehend beschrieben.
  • Als eine Alternative zum Exponieren der Polymerschicht 222 kann das zweite Schleifen ausgelassen oder an einem Punkt, an dem die weitere Schicht 220 jedes der Stapel 224 mindestens teilweise verbleibt, gestoppt werden.
  • Eine weitere Schutzschicht 102_2, die zum Beispiel das gleiche Material wie der Spritzguss 104 oder ein verschiedenes, geeignetes Material enthalten kann, kann über der Rückseite der Chipanordnung 226W angeordnet werden.
  • Unter Verwendung eines Vereinzelungsprozesses, wie im Fachgebiet bekannt, kann ein Chipbaustein 226, 226a, wie in 4B dargestellt (mit einer weiteren Halbleiterschicht 220), oder ein Chipbaustein 226c, wie in 4C dargestellt (mit einer weiteren isolierenden Schicht 220), gebildet werden, oder ein Chipbaustein ähnlich denen von 4B und 4C (wobei die weitere Schicht 220 weder der Halbleiter noch der Isolator ist, z. B. im Fall eines Mehrschichtmaterials, z. B. Laminat, eines leitenden Materials usw.).
  • Eine Dicke der Chipanordnung 226W nach dem Anordnen der weiteren Schutzschicht 104_2 kann in einem Bereich von etwa 100 µm bis etwa 550 µm liegen, z. B. um 450 µm. Die Enddicke ist von den Anwendungserfordernissen abhängig.
  • Der Chipbaustein 226, 226a kann demgemäß eine hohe mechanische Stabilität, keine oder nur geringe Verwerfung und keine Schleifrillen an der Rückseite 102B des Chips 102T aufweisen, so dass seine Zuverlässigkeit verbessert ist, wie vorstehend beschrieben.
  • 4A zeigt zwei schematische Querschnittansichten von Chipbausteinen 400a, 400b, wie im Fachgebiet bekannt, wobei 4A einen Chipbaustein (eine eWLB) 400a, der einen dünnen Chip 102 verwendet, und einen Chipbaustein (eine eWLB) 400b, der einen gedünnten Chip 102T verwendet, darstellt.
  • Wie vorstehend beschrieben, können sich die RF-Signale 442 in dem Halbleitergrundmaterial ausbreiten und zu Rückkopplung führen. Je dünner das Material ist, desto mehr Kopplung tritt auf, weil sich die RF-Signale 442 zur Seitenwand des Chips 102 als einen Eintrittspunkt für die RF-Signale 442 ausbreiten können, was für einen dicken Chip 102 mit einer großen Seitenwandfläche besonders schwerwiegend sein kann. Für den gedünnten Chip 102T von 4B kann das Koppeln von RF-Signalen 442 in die Seitenwände des gedünnten Chips 102T reduziert sein, weil die Seitenwandfläche kleiner ist. Der gedünnte Chip 102T kann jedoch unter unkontrollierbarem Verwerfen leiden.
  • Der Chipbaustein 226 von 2B weist ein verbessertes RF-Verhalten gegenüber dem Chipbaustein 400a mit dem dicken Chip 102 und reduziertes Verwerfen im Vergleich mit dem Chipbaustein 400b auf, weil der rekonstituierte Wafer 226W, aus dem er gebildet wurde, ursprünglich die Stapel 224 enthält.
  • In verschiedenen Anwendungen, wenn z. B. eine durch den Stapel 224 bereitgestellte mechanische Stabilität gewünscht wird, und/oder in einem Fall, dass die weitere Schicht 220 eine Funktionalität bereitstellt, z. B. Wärmeabführung, Bilden eines Trägers für eine Antenne, oder aus anderen Gründen kann es wünschenswert sein, die weitere Schicht 220 vor Ort zu lassen. In diesem Fall kann das RF-Verhalten des Chipbausteins 226 weitere Überlegungen erfordern.
  • Wie in 4B dargestellt, kann der Chipbaustein 226b hinsichtlich eines RF-Übersprechverhaltens bereits gegenüber dem Chipbaustein 400a von 4A vorteilhaft sein. Ein Grund dafür kann sein, dass kein oder nur reduziertes Koppeln von RF-Signalen 442 in Seitenflächen der isolierenden Polymerschicht 222 vorkommt. Des Weiteren kommt ein Koppeln von einem Abschnitt des Halbleitermaterials 220 nur indirekt vor, durch Koppeln in die Seitenoberfläche der weiteren Schicht 220 und von dort durch die Polymerschicht 222 in den gedünnten Chip 102T.
  • In verschiedenen Ausführungsformen, wie in 3, 4C bis 4E, 5A bis 5C und 6A bis 6C dargestellt, die jeweils eine schematische Querschnittansicht eines Chipbausteins gemäß verschiedenen Ausführungsformen darstellen, kann ein RF-Verhalten des Chipbausteins 226 im Vergleich zu der Ausführungsform von 4B weiter verbessert sein.
  • Wie in 4C dargestellt, tritt unter Umständen in einem Fall, dass die weitere Schicht 220 ein isolierendes Material (z. B. Glas oder Keramik) enthält, kein Koppeln in die Seitenwände der weiteren Schicht 220 auf, und demgemäß kann das RF-Verhalten des Chipbausteins 226c gegenüber dem RF-Verhalten des Chipbausteins 226b beträchtlich verbessert sein.
  • In diesem Fall kann die isolierende weitere Schicht 220 in verschiedenen Ausführungsformen einer weiteren Funktionalität als ein Träger für eine Antenne (nicht dargestellt) dienen. Die Antenne kann auf der Hauptoberfläche der weiteren Schicht 220, die weg von der Polymerschicht 222W weist, gebildet werden. In diesem Fall kann das zweite Schleifen ausgelassen werden.
  • Es kann jedoch schwierig sein, isolierende Materialien wie Glas oder Keramik zu bearbeiten.
  • 3 zeigt ein Verfahren zum Bilden einer Chipanordnung 226 gemäß verschiedenen Ausführungsformen. Da Halbleitermaterial viel einfacher zu bearbeiten ist, ist es vorteilhaft, Halbleitermaterial für die weitere Schicht 220 zu verwenden und das Rückkopplungsverhalten durch andere Maßnahmen zu überwinden. Nachstehend werden Ausführungsformen beschrieben, die die problematische RF-Kopplung überwinden oder mildern, wenn Halbleitermaterial als die weitere Schicht 220 verwendet wird.
  • Das in 3 dargestellte Verfahren kann sich von dem in 2A dargestellten und vorstehend beschriebenen Verfahren darin unterscheiden, wie der Stapel in Wafergröße 224W gebildet wird. Eine Wiederholung von Abschnitten der hier zutreffenden Beschreibung wird daher weitgehend ausgelassen.
  • In verschiedenen Ausführungsformen, wie in 3 und 4D dargestellt, können Seitenwände 220S der weiteren Schicht 220, die die beiden Hauptoberflächen der weiteren Schicht 220 verbinden, in einer solchen Weise geneigt sein, dass eine Hauptoberfläche der weiteren Schicht 220, die die Polymerschicht 222 berührt, kleiner ist als eine gegenüberliegende (rückseitige) Oberfläche der weiteren Schicht 220.
  • Eine derartige Konfiguration kann in verschiedenen Ausführungsformen erreicht werden, indem der Stapel in Wafergröße 224W so gebildet wird, wie in 3 dargestellt, indem Rillen 330 in der weiteren Schicht 220W gebildet werden. Die Rillen 330 können durch jedes geeignete Verfahren zum Strukturieren eines Halbleiterwafers gebildet werden, wie im Fachgebiet bekannt, zum Beispiel durch Sägen, Laserbearbeitung, Ätzen oder dergleichen. Die Rillen 330 können in einer solchen Weise geformt sein, dass sie hin zu einer Oberfläche der weiteren Schicht 220W größer und hin zu einer Innenseite der weiteren Schicht 220W kleiner sind. Ihre Größe und Position kann derart konfiguriert sein, dass an der strukturierten Oberfläche Inseln aus Halbleitermaterial in einem derartigen Muster verbleiben, dass über jedem der Chips 102T des Produktwafers 102WT, auf dem die weitere Schicht 220W anzuordnen ist, eine der Inseln aus Halbleitermaterial angeordnet werden kann, und die Rillen 330 können in Flächen angeordnet werden, in denen das Zerteilen des Stapels in Wafergröße 224W vorgesehen ist, d. h. über Risslinien des Produktwafers 102WT.
  • Nach dem Verbinden des Produktwafers 102WT und der weiteren Schicht 220W und vor dem Vereinzeln des Stapels in Wafergröße 224W kann ein rückseitiger Schleifprozess angewandt werden, wobei das Schleifen fortgesetzt werden kann, bis die Rillen geöffnet sind, ähnlich einem Prozess des Zerteilens vor dem Schleifen.
  • Dadurch kann der vereinzelte Stapel 224, wie in 3 dargestellt, gebildet werden, der die weitere Schicht 222 mit den geneigten Seitenwänden 220S aufweisen kann, wie vorstehend beschrieben und in 3 dargestellt.
  • Die geneigten Seitenwände 220S verursachen eine Stufe über der dünnen Schicht des Produktchips 102T, wodurch weniger direkte Fläche, in die die RF-Wellen 442 einkoppeln können, bereitgestellt wird. Dies bedeutet, dass die RF-Wellen 442 fast nur in den dünnen Produktchip 102T einkoppeln, so dass das unerwünschte RF-Verhalten in dem Chipbaustein 226d von 4D im Vergleich mit dem Chipbaustein 226b von 4B, der die geraden Seitenwände 220S aufweist, wesentlich reduziert ist.
  • In einer anderen Ausführungsform, wie in 4E dargestellt, kann das RF-Verhalten des Chipbausteins 226 durch Metallisieren der (Seiten-)Wände 220S der weiteren Schicht 220, z. B. der Halbleiterschicht 220, mit einer Metallschicht 444 verbessert werden. Die RF-Wellen 442 dringen nicht in die Metallschicht 444 ein. Außerdem kann die Hauptoberfläche der weiteren Schicht 220, die mit der Polymerschicht 222 in Kontakt ist, insgesamt oder teilweise mit der Metallschicht 444 bedeckt werden, wie in 4E dargestellt. In einem Fall, in dem die Metallschicht 444 in einem Plattierungsprozess gebildet wird, kann die Metallschicht 444 auch als Metallplattierung 444 bezeichnet werden. Die Metallschicht 444 kann durch bekannte Prozesse gebildet werden, z. B. abgelagert. Die Metallschicht 444 kann auf der Seitenwand 222S der weiteren Schicht 220 nach dem Vereinzeln des Stapels in Wafergröße 224W in einzelne Stapel 224 gebildet werden. Die Metallschicht 444 kann in verschiedenen Ausführungsformen zusätzlich Seitenwände der Polymerschicht 222 und/oder des Produktchips 102T bedecken. Die Metallschicht 444, die die Hauptoberfläche 220, die mit der Polymerschicht 222 in Kontakt ist, bedeckt, kann auf der weiteren Schicht in Wafergröße 220W vor dem Anordnen der weiteren Schicht 220W auf der Polymerschicht 222W gebildet werden.
  • In verschiedenen Ausführungsformen (nicht dargestellt), kann, anstatt eine metallbeschichtete weitere Schicht 220/220W zu verwenden, die weitere Schicht 220W aus einer Metallschicht 220W bestehen oder im Wesentlichen bestehen. In diesem Fall kann die Metallschicht 220W in einer solchen Weise im Voraus strukturiert werden, dass ein Vereinzeln des Stapels in Wafergröße 224W ohne das Erfordernis, die (ganze) Metallschicht 220W zu zerteilen, möglich ist.
  • In dem Chipbaustein 226e koppeln die RF-Wellen grundlegend nur in den dünnen Produktchip 102T oder in dem Fall, dass seine Seitenwände auch durch die Metallschicht 444 (nicht dargestellt) bedeckt sind, nicht einmal das, so dass die Kopplung in den Chip 102T beträchtlich reduziert ist.
  • Das Bedecken der Seitenwände des Chips mit der Metallschicht 444 ist eine Technik, die auch für einen in einem Chipbaustein 440, 440a verwendeten dicken Chip 102 angewandt werden kann, wie in 4F dargestellt. Hier kann die Metallschicht 444 nach dem Vereinzeln eines dicken Wafers 102W, wie in 1A dargestellt, in vereinzelte Chips 102 und vor dem Durchführen des Recon-Prozesses (insbesondere das Spritzgießen) an dem vereinzelten Chip 102 gebildet werden.
  • In dem Chipbaustein 440, 440a können die RF-Wellen 442 nur über die Vorderseite des Produktplättchens koppeln, was nur unwesentliches Koppeln ist oder durch die Chipkonstruktion, z. B. Dotieren der aktiven Chipoberfläche, vermieden werden kann. Dies bedeutet, dass das Koppeln in den Chip 102 im Vergleich mit dem Chipbaustein 400a von 4A beträchtlich reduziert ist.
  • In verschiedenen Ausführungsformen, wie in 5A bis 5C gezeigt, kann die weitere (Halbleiter-)Schicht 220 in einer solchen Weise strukturiert werden, dass die strukturierte weitere Schicht 220 mindestens einen Hohlraum 550 enthält, z. B. umschließt. Der mindestens eine Hohlraum 550 kann luftgefüllt oder allgemeiner gasgefüllt sein. Anders ausgedrückt, ist Luft hinter, d. h. an einer Rückseite des Produktchips 102T eingeschlossen, was hinsichtlich der RF-Leistung vorteilhaft ist.
  • Ein gasgefüllter Hohlraum 550, der über empfindliche Bereiche des Chips 102T angeordnet ist, kann ausreichend sein, um die RF-Leistung des Chipbausteins 226 zu verbessern.
  • Der mindestens eine gasgefüllte Hohlraum 550 kann zum Beispiel als ein großer Hohlraum 550 gebildet werden, der sich im Wesentlichen über den gesamten Chip 102T erstreckt, mit der Ausnahme von Abschnitten, mit denen die weitere Schicht 220 an der Polymerschicht 222 angebracht ist (in 5A ein geschlossener rechtwinkliger Ring nahe dem Rand des Stapels 224).
  • In verschiedenen Ausführungsformen kann der mindestens eine gasgefüllte Hohlraum 550 einen strukturierten Hohlraum 550 enthalten, z. B. einen gitterförmigen Hohlraum, wie in 5B dargestellt, und/oder eine Vielzahl von Hohlräumen 550, wie in 5C dargestellt.
  • Der mindestens eine gasgefüllte Hohlraum 550 kann durch jedes geeignete Verfahren zum Strukturieren eines Halbleiterwafers gebildet werden, wie im Fachgebiet bekannt, zum Beispiel durch Sägen, Ätzen, (Laser-)Zerlegen, (Laser-)Bohren oder dergleichen. Zum Beispiel kann Sägen oder Laserzerlegen zum Bilden des gitterförmigen Hohlraums 550 von 5B geeignet sein, kann Ätzen zum Bilden von beliebigen der Hohlräume 550 von 5A, 5B oder 5C verwendet werden und kann Laserbohren zum Bilden der Vielzahl von Hohlräumen 550 von 5C verwendet werden.
  • Verschiedene andere Formen und Konfigurationen des gasgefüllten Hohlraums 550 können die gleiche Funktionalität wie die dargestellten Beispiele bewirken.
  • In verschiedenen Ausführungsformen, wie in 6A bis 6C dargestellt, kann die weitere (Halbleiter-)Schicht 220 in einer solchen Weise gebildet werden, dass eine strukturierte Metallisierung 660 auf der Halbleiterschicht in Wafergröße 220W gebildet wird. Die weitere Schicht 220W kann in einer solchen Weise angeordnet sein, dass die strukturierte Metallisierung 660 mit der Polymerschicht 222W in Kontakt ist. Die strukturierte Metallisierung 660 kann auf der weiteren (Halbleiter-)Schicht 220W durch bekannte Prozesse zum Bilden einer strukturierten Metallisierung 660 auf einem (Halbleiter-)Substrat gebildet werden, z. B. durch Ablagern von Metall (z. B. Kupfer, Aluminium, Titan oder andere im Fachgebiet verwendete Metalle) als eine strukturierte Metallisierung 660 unter Verwendung eines Maskierungsprozesses oder Ablagern des Metalls als eine nicht strukturierte Metallisierungsschicht und Strukturieren dieser, z. B. unter Verwendung eines Ätzprozesses, gebildet werden, um die strukturierte Metallisierung 660 zu bilden.
  • Durch Anwenden von Metallisierung 660 in einem charakteristischen und definierten Muster werden die RF-Wellen 442 ausgelöscht. Wie im Kontext von 4E erläutert, kann jedoch auch die nicht strukturierte Metallisierung 444 zwischen der weiteren Schicht 220 und dem Chip 102T zum Verbessern der RF-Leistung wirksam sein.
  • In verschiedenen Ausführungsformen, wie in der beispielhaften Ausführungsform von 6A dargestellt, kann es ausreichend sein, die Metallisierung 660 über RF-empfindliche Bereiche des Chips 102T anzuordnen, um die RF-Leistung des Chipbausteins 226h zu verbessern.
  • In verschiedenen Ausführungsformen, wie in der beispielhaften Ausführungsform von 6B dargestellt, kann die Metallisierung 660 in einer gitterförmigen oder gestreiften Weise angeordnet werden, um die RF-Leistung des Chipbausteins 226i zu verbessern.
  • In verschiedenen Ausführungsformen, wie in der beispielhaften Ausführungsform von 6C dargestellt, kann die Metallisierung 660 als eine Matrix von Punkten angeordnet werden, um die RF-Leistung des Chipbausteins 226j zu verbessern.
  • Verschiedene andere Formen und Konfigurationen der strukturierten Metallisierung 660 können die gleiche Funktionalität wie die dargestellten Beispiele bewirken.
  • In verschiedenen Ausführungsformen kann die Metallisierung 660 durch eine oder mehrere Deckschichten (nicht dargestellt) als Teil der weiteren Schicht 220 bedeckt werden, bevor die weitere Schicht 220 auf der Polymerschicht 222 angeordnet wird. Demgemäß kann die strukturierte Metallisierung 660 in der weiteren Schicht 220 mit der gleichen oder einer vergleichbaren Funktionalität wie für die Metallisierung 660, die auf der äußeren Oberfläche der weiteren Schicht 220 angeordnet wird, angeordnet werden.
  • In verschiedenen Ausführungsformen kann die „Metallisierung“ 660 nicht nur Metall enthalten, wie vorstehend beschrieben, sondern auch elektrisch leitende Abschnitte der weiteren Halbleiterschicht 220, die zum Beispiel dotiert worden sein kann, um die elektrisch leitenden Abschnitte der Metallisierung 660 zu bilden.
  • In der nachstehenden Tabelle werden Vorteile hinsichtlich des Verwerfungsverhaltens und hinsichtlich des elektrischen Verhaltens (d. h. RF-Verhalten) des unter Verwendung einer weiteren Schicht 220 gebildeten Chipbausteins, wie in der ersten Spalte beschrieben, zusammengefasst, wobei „pseudoschlanker Ansatz“ sich auf die vorstehend im Kontext von 2A und 3 beschriebenen Verfahren und auf die in diesem Kontext beschriebenen Vorteile bezieht.
    Opferwafer (weitere Schicht 220) Vorteile beim Verwerfungsverhalten Vorteile beim elektrischen Verhalten
    Halbleiterwafer pseudoschlanker Ansatz jeder Isolator hat Vorteile bei der RF-Leistung*
    Halbleiter mit Dotierung pseudoschlanker Ansatz Übersprechen kann in Abhängigkeit vom Dotieren beeinflusst werden
    „normales“ Glas pseudoschlanker Ansatz jeder Isolator hat Vorteile bei der RF-Leistung
    CTE-angepasstes Glas zusätzliches Argument für pseudoschlanken Ansatz jeder Isolator hat Vorteile bei der RF-Leistung
    Spritzgusswafer pseudoschlanker Ansatz jeder Isolator hat Vorteile bei der RF-Leistung
    CTE-angepasster Spritzguss zusätzliches Argument für pseudoschlanken Ansatz jeder Isolator hat Vorteile bei der RF-Leistung
    Metallwafer ➙ hoher CTE im Vergleich mit Si zusätzliches Argument für pseudoschlanken Ansatz Metall kann als RF-Spiegel wirken und wirkt als Kühlkörper
    * Der „Isolator“ bezieht sich hier auf die Polymerschicht, angeordnet zwischen der Halbleiterproduktschicht 102 und der weiteren Halbleiterschicht 220.
  • In verschiedenen weiteren Ausführungsformen (nicht dargestellt), kann ein für die weitere Schicht verwendetes Material einfach strukturierbar sein, um Luft hinter dem Produktwafer 102T anzuordnen, ähnlich der Beschreibung im Kontext von 5A bis 5C, aber unter Verwendung des einfach strukturierbaren Materials anstelle des Halbleitermaterials. Dieses Material kann in einem feststofflichen Zustand, z. B. als ein Wafer 220W, oder ein einem flüssigen/halbflüssigen Zustand auf dem Produktwafer 102W angeordnet werden.
  • In verschiedenen Ausführungsformen des Materials, das einen Kleber zum Fixieren der weiteren Schicht 220W an den Produktwafer 102W erfordert, kann die Polymerschicht 222W zwischen dem Produktwafer 102W und dem einfach strukturierbaren Material, das die weitere Schicht 220W bildet, wie vorstehend im Kontext von 2A beschrieben, angeordnet werden. Dies kann zum Beispiel für ein Laminat oder ein Glas (das mit (laser-)gebohrten Sacklöchern als die Hohlräume 550 bereitgestellt werden kann) und/oder für ein poröses Material (Halbleiter, Glas, bestimmte Polymere, Metallschaum ...) usw. gelten.
  • In verschiedenen Ausführungsformen des Materials, das selbstklebend ist, kann das Material direkt auf dem Produktwafer 102W angeordnet werden, z. B. in einem Fall bestimmter Polymere (z. B. geschäumtes PU oder dergleichen).
  • 7 zeigt einen Prozessablauf 700 für ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen.
  • Das Verfahren kann enthalten, eine Vielzahl von Stapeln auf einem Träger anzuordnen, jeder der Stapel enthaltend einen gedünnten Halbleiterchip, eine weitere Schicht und eine Polymerschicht zwischen der weiteren Schicht und dem Chip, wobei jeder der Stapel mit dem Chip zum Träger weisend angeordnet wird (in 710), wobei die Vielzahl von Stapeln mit einem Verkapselungsmaterial verbunden wird, um eine Chipanordnung zu bilden (in 720), die weitere Schicht exponiert wird (in 730) und eine Umverteilungsschicht, die die Chips der Chipanordnung kontaktiert, gebildet wird (in 740).
  • Das Verfahren kann ferner wahlweise enthalten, nach dem Anordnen der Umverteilungsschicht die weitere Schicht zu entfernen, wodurch die Polymerschicht exponiert wird (in 750).
  • 8 zeigt einen Prozessablauf 800 für ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen.
  • Das Verfahren kann enthalten, eine Vielzahl von Stapeln auf einem Träger anzuordnen, jeder der Stapel enthaltend einen gedünnten Halbleiterchip und eine weitere Schicht, wobei die weitere Schicht mindestens einen gasgefüllten Hohlraum enthält und wobei jeder der Stapel mit dem Chip zum Träger weisend angeordnet wird (in 810), wobei die Vielzahl von Stapeln mit einem Verkapselungsmaterial miteinander verbunden wird, um eine Chipanordnung zu bilden (in 820), die weitere Schicht exponiert wird (in 830) und eine Umverteilungsschicht, die die Chips der Chipanordnung kontaktiert, gebildet wird (in 840).
  • 9 zeigt einen Prozessablauf 900 für ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedenen Ausführungsformen.
  • Das Verfahren kann enthalten, eine Metallbeschichtung auf einer Seitenoberfläche jedes Halbleiterchips einer Vielzahl von Halbleiterchips zu bilden, wobei die Seitenoberfläche des Halbleiterchips die Oberfläche ist, die eine erste Hauptoberfläche und eine zweite Hauptoberfläche des Halbleiterchips verbindet (in 910), die Vielzahl von Halbleiterchips auf einem Träger anzuordnen (in 920) und die Vielzahl von Stapeln mit einem Verkapselungsmaterial miteinander zu verbinden, um die Chipanordnung zu bilden (in 930).
  • Verschiedenen Beispiele werden nachstehend dargestellt:
    • Beispiel 1 ist ein Verfahren zum Bilden einer Chipanordnung. Das Verfahren kann enthalten, eine Vielzahl von Stapeln auf einem Träger anzuordnen, jeder der Stapel enthaltend einen gedünnten Halbleiterchip, eine weitere Schicht und eine Polymerschicht zwischen der weiteren Schicht und dem Chip, wobei jeder der Stapel mit dem Chip zum Träger weisend angeordnet wird, wobei die Vielzahl von Stapeln mit einem Verkapselungsmaterial miteinander verbunden wird, um die Chipanordnung zu bilden, die weitere Schicht exponiert wird und eine Umverteilungsschicht gebildet wird, die die Chips der Chipanordnung kontaktiert.
    • In Beispiel 2 kann der Gegenstand von Beispiel 1 wahlweise enthalten, dass das Verfahren ferner nach dem Anordnen der Umverteilungsschicht enthält, die weitere Schicht zu entfernen, wodurch die Polymerschicht exponiert wird.
    • In Beispiel 3 kann der Gegenstand eines der Beispiele 1 oder 2 wahlweise enthalten, dass das Entfernen der weiteren Schicht Schleifen der Chipanordnung von einer Seite der weiteren Schicht ist.
    • In Beispiel 4 kann der Gegenstand eines der Beispiele 2 oder 3 wahlweise enthalten, dass das Entfernen der weiteren Schicht gestoppt wird, wenn die Polymerschicht erreicht wird, so dass mindestens ein Abschnitt der Polymerschicht als eine Schutzschicht auf der weiteren Schicht verbleibt.
    • In Beispiel 5 kann der Gegenstand eines der Beispiele 2 bis 4 wahlweise enthalten, dass eine Dicke der Chipanordnung nach dem Entfernen der weiteren Schicht in einem Bereich von etwa 100 µm bis etwa 550 µm ist.
    • In Beispiel 6 kann der Gegenstand eines der Beispiele 1 bis 5 wahlweise enthalten, dass ein Material der Polymerschicht von dem Verkapselungsmaterial verschieden ist.
    • In Beispiel 7 kann der Gegenstand eines der Beispiele 1 bis 6 wahlweise enthalten, dass die Polymerschicht eine Kleberschicht ist.
    • In Beispiel 8 kann der Gegenstand eines der Beispiele 1 bis 7 wahlweise enthalten, dass die Polymerschicht dünner als die weitere Schicht ist.
    • In Beispiel 9 kann der Gegenstand eines der Beispiele 1 bis 8 wahlweise enthalten, dass der Wärmeausdehnungskoeffizient der weiteren Schicht von dem Wärmeausdehnungskoeffizienten des Chips verschieden ist.
    • In Beispiel 10 kann der Gegenstand eines der Beispiele 1 bis 9 wahlweise enthalten, dass die weitere Schicht mindestens ein Material einer Gruppe von Materialien enthält, die Gruppe enthaltend: einen Halbleiter, ein Dielektrikum und ein elektrisch leitendes Material.
    • In Beispiel 11 kann der Gegenstand eines der Beispiele 1 bis 10 wahlweise enthalten, dass das Material der weiteren Schicht in einer solchen Weise mit einem Wärmeausdehnungskoeffizienten ausgewählt und mit einer Dicke gebildet wird, dass eine Spannung, die auf den gedünnten Chip während des Bildens der Umverteilungsschicht wirkt, mindestens teilweise kompensiert wird.
    • Beispiel 12 ist ein Verfahren zum Bilden einer Chipanordnung. Das Verfahren kann enthalten, eine Vielzahl von Stapeln auf einem Träger anzuordnen, jeder der Stapel enthaltend einen gedünnten Halbleiterchip und eine weitere Schicht, wobei die weitere Schicht mindestens einen gasgefüllten Hohlraum enthält und wobei jeder der Stapel mit dem Chip zum Träger weisend angeordnet wird, wobei die Vielzahl von Stapeln mit einem Verkapselungsmaterial miteinander verbunden wird, um eine Chipanordnung zu bilden, die weitere Schicht exponiert wird und eine Umverteilungsschicht, die die Chips der Chipanordnung kontaktiert, gebildet wird.
    • In Beispiel 13 kann der Gegenstand von Beispiel 12 wahlweise enthalten, dass der mindestens eine gasgefüllte Hohlraum in einer solchen Weise in der weiteren Schicht angeordnet wird, dass eine erste Hauptoberfläche der weiteren Schicht, die weg von dem Chip weist, nicht strukturiert wird.
    • In Beispiel 14 kann der Gegenstand eines der Beispiele 121 oder 13 wahlweise enthalten, dass der mindestens eine gasgefüllte Hohlraum eine Vielzahl gasgefüllter Hohlräume ist.
    • In Beispiel 15 kann der Gegenstand eines der Beispiele 12 bis 14 wahlweise enthalten, dass die weitere Schicht eine strukturierte Metallisierung enthält.
    • In Beispiel 16 kann der Gegenstand von Beispiel 15 wahlweise enthalten, dass die strukturierte Metallisierung in der weiteren Schicht oder auf einer zweiten Hauptoberfläche der weiteren Schicht zum Chip weisend angeordnet wird.
    • In Beispiel 17 kann der Gegenstand eines der Beispiele 12 bis 16 wahlweise enthalten, dass die weitere Schicht ein poröses Material enthält.
    • In Beispiel 18 kann der Gegenstand eines der Beispiele 12 bis 17 wahlweise enthalten, dass die weitere Schicht ein Laminatmaterial enthält.
    • In Beispiel 19 kann der Gegenstand eines der Beispiele 12 bis 18 wahlweise enthalten, dass die weitere Schicht eine darauf oder darin angeordnete Antenne enthält.
    • In Beispiel 20 kann der Gegenstand eines der Beispiele 12 bis 19 wahlweise enthalten, dass das Verfahren ferner Bilden einer Metallschicht auf einer Seitenoberfläche der weiteren Schicht enthält.
    • In Beispiel 21 kann der Gegenstand eines der Beispiele 12 bis 20 wahlweise enthalten, dass das Verfahren ferner enthält, nach dem Anordnen der Umverteilungsschicht weitere Verkapselung über der exponierten weiteren Schicht zu bilden.
    • In Beispiel 22 kann der Gegenstand eines der Beispiele 12 bis 21 wahlweise enthalten, dass eine Dicke der Chipanordnung in einem Bereich von etwa 820 µm bis etwa 900 µm ist.
    • In Beispiel 23 kann der Gegenstand eines der Beispiele 1 bis 19 wahlweise enthalten, dass das Verfahren ferner enthält, vor dem Anordnen der Vielzahl von Stapeln die Vielzahl von Stapeln zu bilden, enthaltend: Fixieren einer weiteren Schicht in Wafergröße auf dem gedünnten Wafer, der die Vielzahl von Chips enthält, und Vereinzeln des gedünnten Wafers mit der darauf angeordneten Schicht in Wafergröße in die Vielzahl von Stapeln.
    • In Beispiel 24 kann der Gegenstand von Beispiel 23 wahlweise enthalten, dass das Fixieren der weiteren Schicht in Wafergröße auf dem gedünnten Wafer enthält, eine Polymerschicht auf dem gedünnten Wafer anzuordnen und die weitere Schicht in Wafergröße auf der Polymerschicht anzuordnen.
    • In Beispiel 25 kann der Gegenstand von Beispiel 24 wahlweise enthalten, dass das Polymer ein Kleber zwischen dem Wafer und der weiteren Schicht in Wafergröße bildet.
    • In Beispiel 26 kann der Gegenstand eines der Beispiele 23 bis 25 wahlweise enthalten, dass das Verfahren ferner enthält, eine Vielzahl von konisch zulaufenden Rillen in der weiteren Schicht in Wafergröße vor dem Fixieren der weiteren Schicht in Wafergröße auf dem Wafer zu bilden, wobei die konisch zulaufenden Rillen zum Wafer weisen, wobei die Rillen nahe dem Wafer breiter sind und über Grenzregionen zwischen aneinander angrenzenden Chips der Vielzahl von Chips angeordnet sind, so dass in jedem der Stapel eine erste Hauptoberfläche der weiteren Schicht, die weg von dem Chip weist, größer als eine zweite Hauptoberfläche der auf dem Chip angeordneten weiteren Schicht ist, so dass eine Seitenoberfläche der weiteren Schicht geneigt ist.
    • Beispiel 27 ist ein Verfahren zum Bilden einer Chipanordnung. Das Verfahren kann enthalten, eine Metallbeschichtung auf einer Seitenoberfläche jedes Halbleiterchips einer Vielzahl von Halbleiterchips zu bilden, wobei die Seitenoberfläche des Halbleiterchips die Oberfläche ist, die eine erste Hauptoberfläche und eine zweite Hauptoberfläche des Halbleiterchips verbindet, die Vielzahl von Halbleiterchips auf einem Träger anzuordnen und die Vielzahl von Stapeln mit einem Verkapselungsmaterial miteinander zu verbinden, um die Chipanordnung zu bilden.
    • Beispiel 28 ist eine Chipanordnung. Die Chipanordnung kann eine Vielzahl von Stapeln enthalten, jeder der Stapel enthaltend einen gedünnten Halbleiterchip und eine Polymerschicht, wobei die gedünnten Halbleiterchips einen Teil einer ersten Hauptoberfläche der Chipanordnung bilden und die Polymerschicht einen Teil der zweiten Hauptoberfläche gegenüber der ersten Hauptoberfläche der Chipanordnung bildet, ein Verkapselungsmaterial, das die Vielzahl von Stapeln verbindet, wobei das Verkapselungsmaterial von einem Material der Polymerschicht verschieden ist, und eine Umverteilungsschicht, die die Chips der Chipanordnung kontaktiert.
    • Beispiel 29 ist eine Chipanordnung. Die Chipanordnung kann eine Vielzahl von Stapeln enthalten, jeder der Stapel enthaltend einen gedünnten Halbleiterchip und eine weitere Schicht, wobei die gedünnten Halbleiterchips einen Teil einer ersten Hauptoberfläche der Chipanordnung bilden, ein Verkapselungsmaterial, das die Vielzahl von Stapeln verbindet, und eine Umverteilungsschicht, die die Chips der Chipanordnung kontaktiert, wobei die weitere Schicht mindestens einen gasgefüllten Hohlraum enthält.
    • Beispiel 30 ist eine Chipanordnung. Die Chipanordnung kann eine Vielzahl von Stapeln enthalten, jeder der Stapel enthaltend einen gedünnten Halbleiterchip und eine weitere Schicht, wobei die gedünnten Halbleiterchips einen Teil einer ersten Hauptoberfläche der Chipanordnung bilden, ein Verkapselungsmaterial, das die Vielzahl von Stapeln verbindet, und eine Umverteilungsschicht, die die Chips der Chipanordnung kontaktiert, wobei in jedem Stapel eine erste Hauptoberfläche der weiteren Schicht, die von dem Chip weg weist, größer als eine zweite Hauptoberfläche der auf dem Chip angeordneten weiteren Schicht ist, so dass eine Seitenoberfläche der weiteren Schicht geneigt ist.
    • Beispiel 31 ist eine Chipanordnung. Die Chipanordnung kann eine Vielzahl von Stapeln enthalten, jeder der Stapel enthaltend einen gedünnten Halbleiterchip, eine weitere Schicht und eine strukturierte Metallschicht zwischen dem Chip und der weiteren Schicht, wobei die gedünnten Halbleiterchips einen Teil einer ersten Hauptoberfläche der Chipanordnung bilden, ein Verkapselungsmaterial, das die Vielzahl von Stapeln verbindet, und eine Umverteilungsschicht, die die Chips der Chipanordnung kontaktiert.
    • Beispiel 32 ist eine Chipanordnung. Die Chipanordnung kann eine Vielzahl von Halbleiterchips enthalten, wobei jeder der Halbleiterchips eine Metallbeschichtung auf seiner Seitenoberfläche aufweist, wobei die Seitenoberfläche eine erste Hauptoberfläche und eine zweite Hauptoberfläche des Chips verbindet, und ein Verkapselungsmaterial, das die Vielzahl von Halbleiterchips verbindet.
    • Beispiel 33 ist ein Verfahren zum Bilden eines Chipbausteins. Das Verfahren kann enthalten, eine Chipanordnung unter Verwendung des Verfahrens eines der Beispiele 1 bis 27 zu bilden, die Chipanordnung von dem Träger zu entfernen und die Chipanordnung in eine Vielzahl von Chipbausteinen zu vereinzeln.
    • Beispiel 34 ist ein Chipbaustein. Der Chipbaustein kann einen gedünnten Halbleiterchip enthalten, der einen Teil einer ersten Hauptoberfläche des Chipbausteins bildet und eine darauf gebildete Umverteilungsschicht aufweist, eine Polymerschicht auf dem Halbleiterchip, die einen Teil einer zweiten Hauptoberfläche des Chips bildet, und eine Verkapselung, die eine Seitenoberfläche, einen Teil der ersten Hauptoberfläche und einen Teil der zweiten Hauptoberfläche des Chipbausteins bildet, wobei das Material der Polymerschicht von einem Material der Verkapselung verschieden ist.
    • Beispiel 35 ist ein Chipbaustein. Der Chipbaustein kann einen gedünnten Halbleiterchip enthalten, der einen Teil einer ersten Hauptoberfläche des Chipbausteins bildet und eine darauf gebildete Umverteilungsschicht aufweist, eine weitere Schicht auf dem Halbleiterchip und eine Verkapselung, die eine Seitenoberfläche, einen Teil der ersten Hauptoberfläche und mindestens einen Teil der zweiten Hauptoberfläche des Chipbausteins bildet, wobei die weitere Schicht mindestens einen gasgefüllten Hohlraum enthält.
    • Beispiel 36 ist ein Chipbaustein. Der Chipbaustein kann einen gedünnten Halbleiterchip enthalten, der einen Teil einer ersten Hauptoberfläche des Chipbausteins bildet und eine darauf gebildete Umverteilungsschicht aufweist, eine weitere Schicht auf dem Halbleiterchip, eine strukturierte Metallschicht zwischen den gedünnten Halbleiterchip und der weiteren Schicht und eine Verkapselung, die eine Seitenoberfläche, einen Teil der ersten Hauptoberfläche und mindestens einen Teil der zweiten Hauptoberfläche des Chipbausteins bildet.
    • Beispiel 37 ist ein Chipbaustein. Der Chipbaustein kann einen gedünnten Halbleiterchip enthalten, der einen Teil einer ersten Hauptoberfläche des Chipbausteins bildet und eine darauf gebildete Umverteilungsschicht aufweist, eine weitere Schicht auf dem Halbleiterchip und eine Verkapselung, die eine Seitenoberfläche, einen Teil der ersten Hauptoberfläche und mindestens einen Teil der zweiten Hauptoberfläche des Chipbausteins bildet, wobei eine erste Hauptoberfläche der weiteren Schicht, die weg von dem Chip weist, größer als eine zweite Hauptoberfläche der auf dem Chip angeordneten weiteren Schicht ist, so dass eine Seitenoberfläche der weiteren Schicht geneigt ist.
    • In Beispiel 38 kann der Gegenstand eines der Beispiele 35 bis 37 wahlweise ferner eine Antenne enthalten, angeordnet auf einer Hauptoberfläche der weiteren Schicht, die weg von dem Chip weist.
  • Während die Erfindung insbesondere unter Bezugnahme auf spezifische Ausführungsformen dargestellt und beschrieben wurde, versteht es sich für Fachleute im Fachgebiet, dass verschiedene Änderungen bei Form und Detail daran vorgenommen werden können, ohne das Wesen und den Schutzumfang der Erfindung, wie durch die beigefügten Patentansprüche definiert, zu verlassen. Der Schutzumfang der Erfindung wird demgemäß durch die beigefügten Patentansprüche angegeben und alle Änderungen, die in die Bedeutung und den Bereich einer Äquivalenz der Patentansprüche fallen, sollen daher eingeschlossen sein.

Claims (31)

  1. Verfahren zum Bilden einer Chipanordnung, das Verfahren umfassend: Anordnen einer Vielzahl von Stapeln auf einem Träger, jeder der Stapel umfassend einen gedünnten Halbleiterchip, eine weitere Schicht und eine Polymerschicht zwischen der weiteren Schicht und dem gedünnten Halbleiterchip, wobei jeder der Stapel mit dem gedünnten Halbleiterchip zum Träger weisend angeordnet wird; Verbinden der Vielzahl von Stapeln miteinander mit einem Verkapselungsmaterial, um die Chipanordnung zu bilden; Exponieren der weiteren Schicht; und danach Bilden einer Umverteilungsschicht, die die gedünnten Halbleiterchips der Chipanordnung kontaktiert.
  2. Verfahren nach Anspruch 1, ferner umfassend: nach dem Anordnen der Umverteilungsschicht Entfernen der weiteren Schicht, wodurch die Polymerschicht exponiert wird.
  3. Verfahren nach Anspruch 2, wobei das Entfernen der weiteren Schicht ein Schleifen der Chipanordnung von einer Seite der weiteren Schicht ist.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Entfernen der weiteren Schicht gestoppt wird, wenn die Polymerschicht erreicht wird, so dass mindestens ein Abschnitt der Polymerschicht als eine Schutzschicht auf dem gedünnten Halbleiterchip verbleibt.
  5. Verfahren nach Anspruch 2 bis 4, wobei eine Dicke der Chipanordnung nach dem Entfernen der weiteren Schicht in einem Bereich von etwa 100 µm bis etwa 550 µm ist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei ein Material der Polymerschicht von dem Verkapselungsmaterial verschieden ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die Polymerschicht eine Kleberschicht ist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die Polymerschicht dünner als die weitere Schicht ist.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Wärmeausdehnungskoeffizient der weiteren Schicht von dem Wärmeausdehnungskoeffizienten des gedünnten Halbleiterchips verschieden ist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die weitere Schicht mindestens ein Material einer Gruppe von Materialien umfasst, die Gruppe umfassend: einen Halbleiter; ein Dielektrikum; und ein elektrisch leitendes Material.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei das Material der weiteren Schicht mit einem Wärmeausdehnungskoeffizienten ausgewählt und mit einer Dicke gebildet wird, so dass eine Spannung, die auf den gedünnten Halbleiterchip während des Bildens der Umverteilungsschicht wirkt, mindestens teilweise kompensiert wird.
  12. Verfahren zum Bilden einer Chipanordnung, das Verfahren umfassend: Anordnen einer Vielzahl von Stapeln auf einem Träger, jeder der Stapel umfassend einen gedünnten Halbleiterchip und eine weitere Schicht, wobei die weitere Schicht mindestens einen gasgefüllten Hohlraum umfasst und wobei jeder der Stapel mit dem gedünnten Halbleiterchip zum Träger weisend angeordnet wird; Verbinden der Vielzahl von Stapeln miteinander mit einem Verkapselungsmaterial, um die Chipanordnung zu bilden; Exponieren der weiteren Schicht; und danach Bilden einer Umverteilungsschicht, die die gedünnten Halbleiterchips der Chipanordnung kontaktiert.
  13. Verfahren nach Anspruch 12, wobei der mindestens eine gasgefüllte Hohlraum in der weiteren Schicht in einer derartigen Weise angeordnet wird, dass eine erste Hauptoberfläche der weiteren Schicht, die weg von dem gedünnten Halbleiterchip weist, nicht strukturiert ist.
  14. Verfahren nach Anspruch 12 oder 13, wobei der mindestens eine gasgefüllte Hohlraum eine Vielzahl von gasgefüllten Hohlräumen ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei die weitere Schicht eine strukturierte Metallisierung umfasst.
  16. Verfahren nach Anspruch 15, wobei die strukturierte Metallisierung in der weiteren Schicht oder auf einer zweiten Hauptoberfläche der weiteren Schicht zum gedünnten Halbleiterchip weisend angeordnet wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei die weitere Schicht ein poröses Material umfasst.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei die weitere Schicht ein Laminatmaterial umfasst.
  19. Verfahren nach einem der Ansprüche 12 bis 18, wobei die weitere Schicht eine darauf oder darin angeordnete Antenne umfasst.
  20. Verfahren nach einem der Ansprüche 12 bis 19, ferner umfassend: Bilden einer Metallschicht auf einer Seitenoberfläche der weiteren Schicht.
  21. Verfahren nach einem der Ansprüche 12 bis 20, ferner umfassend: nach dem Anordnen der Umverteilungsschicht Bilden einer weiteren Verkapselung über der exponierten weiteren Schicht.
  22. Verfahren nach einem der Ansprüche 12 bis 21, wobei eine Dicke der Chipanordnung in einem Bereich von etwa 820 |am bis etwa 900 µm ist.
  23. Verfahren nach einem der Ansprüche 1 bis 19, ferner umfassend: vor dem Anordnen der Vielzahl von Stapeln Bilden der Vielzahl von Stapeln, umfassend: Fixieren einer weiteren Schicht in Wafergröße auf einem gedünnten Wafer, umfassend die Vielzahl von gedünnten Halbleiterchips; und Vereinzeln des gedünnten Wafers mit der darauf angeordneten Schicht in Wafergröße in eine Vielzahl von Stapeln.
  24. Verfahren nach Anspruch 23, wobei das Fixieren der weiteren Schicht in Wafergröße auf dem gedünnten Wafer Anordnen einer Polymerschicht auf dem gedünnten Wafer und Anordnen der weiteren Schicht in Wafergröße auf der Polymerschicht umfasst.
  25. Verfahren nach Anspruch 24, wobei das Polymer einen Klebstoff zwischen dem Wafer und der weiteren Schicht in Wafergröße bildet.
  26. Verfahren nach einem der Ansprüche 23 bis 25, ferner umfassend: Bilden einer Vielzahl von konisch zulaufenden Rillen in der weiteren Schicht in Wafergröße vor dem Fixieren der weiteren Schicht in Wafergröße auf dem Wafer, wobei die konisch zulaufenden Rillen zum Wafer weisen, wobei die Rillen nahe dem Wafer breiter sind und über Grenzregionen zwischen aneinander angrenzenden gedünnten Halbleiterchips der Vielzahl von gedünnten Halbleiterchips angeordnet sind, so dass in jedem der Stapel eine erste Hauptoberfläche der weiteren Schicht, die weg von dem gedünnten Halbleiterchip weist, größer als eine zweite Hauptoberfläche der auf dem gedünnten Halbleiterchip angeordneten weiteren Schicht ist, so dass eine Seitenoberfläche der weiteren Schicht geneigt ist.
  27. Chipanordnung, umfassend: eine Vielzahl von Stapeln, jeder der Stapel umfassend einen gedünnten Halbleiterchip und eine weitere Schicht, wobei die gedünnten Halbleiterchips einen Teil einer ersten Hauptoberfläche der Chipanordnung bilden; ein Verkapselungsmaterial, das die Vielzahl von Stapeln verbindet; und eine Umverteilungsschicht, die die gedünnten Halbleiterchips der Chipanordnung kontaktiert, wobei die weitere Schicht mindestens einen gasgefüllten Hohlraum umfasst.
  28. Verfahren zum Bilden eines Chipbausteins, das Verfahren umfassend: Bilden einer Chipanordnung unter Verwendung des Verfahrens nach einem der Ansprüche 1 bis 26; Entfernen der Chipanordnung von dem Träger; und Vereinzeln der Chipanordnung in eine Vielzahl von Chipbausteinen.
  29. Chipbaustein, umfassend: einen gedünnten Halbleiterchip, der einen Teil einer ersten Hauptoberfläche des Chipbausteins bildet und eine darauf gebildete Umverteilungsschicht aufweist; eine Polymerschicht auf dem Halbleiterchip, die einen Teil einer zweiten Hauptoberfläche des gedünnten Halbleiterchips bildet; und eine Verkapselung, die eine Seitenoberfläche, einen Teil der ersten Hauptoberfläche und einen Teil der zweiten Hauptoberfläche des Chipbausteins bildet, wobei das Material der Polymerschicht von einem Material der Verkapselung verschieden ist.
  30. Chipbaustein, umfassend: einen gedünnten Halbleiterchip, der einen Teil einer ersten Hauptoberfläche des Chipbausteins bildet und eine darauf gebildete Umverteilungsschicht aufweist; eine weitere Schicht auf dem Halbleiterchip; und eine Verkapselung, die eine Seitenoberfläche, einen Teil der ersten Hauptoberfläche und mindestens einen Teil der zweiten Hauptoberfläche des Chipbausteins bildet, wobei die weitere Schicht mindestens einen gasgefüllten Hohlraum umfasst.
  31. Chipbaustein nach Anspruch 30, ferner umfassend: eine Antenne, angeordnet auf einer Hauptoberfläche der weiteren Schicht, die weg von dem gedünnten Halbleiterchip weist.
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