KR101629193B1 - Ｓｏｉ 기판의 제작 방법 - Google Patents
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Abstract
단결정 반도체 층의 결정성 및 평탄성을 높일 수 있는 기술적 수단을 제공하는 것이 목적의 하나가 된다. 표면에 절연막이 형성되고, 표면으로부터 소정의 깊이의 영역에 취화 영역이 형성된 단결정 반도체 기판과 지지 기판을 절연막을 통하여 접합한 후, 열 처리를 행하여 취화 영역에 있어서 분리함으로써, 지지 기판 위에 절연막을 통하여 단결정 반도체 층에 대해서 레이저 광을 조사하여 상기 단결정 반도체 층의 표면을 에칭하고, 상기 단결정 반도체 층의 표면에 플라즈마 처리를 행함으로써, 결정 결함을 저감시킨다.
SOI 기판, 플라즈마 처리, 레이저, 단결정, 취화 영역
Description
본 발명은, SOI(Silicon on Insulator)기판 및 그 제조 방법, 및 상기 SOI 기판을 사용한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 벌크형의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체막이 존재하는 SOI(Silicon on Insulator)기판을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판간에서의 기생 용량이 저감되기 때문에, SOI 기판은 반도체 집적회로의 성능을 향상시키는 것으로서 주목 받고 있다.
SOI 기판을 제조하는 방법의 하나로, 스마트 컷(등록 상표)법이 알려져 있다. 스마트 컷법에 의한 SOI 기판의 제작 방법의 개요를 이하에 설명한다. 우선, 실리콘 웨이퍼에 이온 주입법을 사용하여 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 취화 영역을 형성한다. 다음에, 산화실리콘막을 통하여 수소 이온이 주입된 실리콘 웨이퍼를 별도의 실리콘 웨이퍼에 접합시킨다. 그 후, 열 처리를 행함으로써, 취화 영역에 있어서, 수소 이온을 주입한 실리콘 웨이퍼가 박막 형상으로 박리되어, 실리콘 웨이퍼 위에 단결정 실리콘 층을 형성할 수 있다. 또한, 스마트 컷법은 수소 이온 주입 박리법이라고 부르는 경우도 있다.
또한, 이러한 스마트 컷법을 사용하여 단결정 실리콘 층을 유리로 이루어지는 베이스 기판 위에 형성하는 방법이 제안된다(예를 들어, 특허 문헌 1 참조). 유리 기판은 실리콘 웨이퍼보다 대면적화가 가능하고, 또 싼값의 기판이기 때문에, 주로 액정 표시 장치 등의 제조에 사용된다. 유리 기판을 베이스 기판으로서 사용함으로써, 대면적이고, 싼값의 SOI 기판을 제조하는 것이 가능하게 된다.
[특허 문헌 1] 특개2004-87606호 공보
그러나, 유리 기판에 접착된 얇은 단결정 실리콘층은, 수소 이온의 주입 및 취화 영역에 있어서의 분리에 의하여 내부에는 결정 결함이 잔존하고, 표면에는 취화 영역이나 대미지가 잔존하는 등의 표면의 평탄성이 열화한 상태가 된다. 종래, 실리콘 웨이퍼에 접착된 단결정 실리콘층의 결정성의 회복에는, 1000℃ 이상의 온도로 열 처리를 행함으로써 결정성의 회복을 행하였지만, 변형점이 700℃ 이하의 유리 기판에 접착된 단결정 실리콘 층의 결정성의 회복에는 이러한 고온의 프로세스를 사용할 수 없다.
또한, 고성능의 반도체 소자를 제작하기 위해서는, 단결정 실리콘 층 표면의 요철(凹凸)을 억제하는 것이 요구된다. SOI 기판으로 트랜지스터를 제작하는 경우, 반도체 층 위에 게이트 절연막을 통하여 게이트 전극이 형성되기 때문에, 반도체 층 표면의 요철이 크면, 절연 내압성이 높은 게이트 절연막을 형성하는 것이 어 렵다. 또한, 절연 내압성을 높이기 위해서, 얇은 게이트 절연막이 필요하지만, 반도체 층 표면의 요철이 크면, 게이트 절연막과의 계면 준위 밀도가 높게 되는 등의 원인에 의하여 전계 효과 이동도가 저하하고, 임계값 전압의 값이 증가하는 등, 반도체 소자의 성능이 저하한다.
본 발명의 일 형태는, 상술한 문제에 감안하여 행한 것이며, 단결정 반도체 층의 평탄성을 높이고, 결정 결함을 감소시킬 수 있는 기술적 수단을 제공하는 것을 목적의 하나로 한다. 또한, 내열성이 낮은 기판이 단결정 반도체 층의 지지 기판에 사용되어도, 단결정 반도체 층의 평탄성을 높이고, 결정 결함을 감소시킬 수 있는 기술적 수단을 제공하는 것을 목적의 하나로 한다. 또한, 결정성 및 평탄성이 높은 단결정 반도체 층을 수율 좋게 제작할 수 있는 기술적 수단을 제공하는 것을 목적의 하나로 한다.
상기 목적을 달성하기 위해서, 본 발명의 일 형태에서는, 표면에 절연막이 형성되고, 표면으로부터 소정의 깊이의 영역에 취화 영역이 형성된 단결정 반도체 기판과, 지지 기판을 절연막을 통하여 접합한 후, 열 처리를 행하여 취화 영역에 있어서 분리함으로써, 지지 기판 위에 절연막을 통하여 단결정 반도체 층을 형성하고, 단결정 반도체 층에 레이저 광을 조사하여 상기 단결정 반도체 층의 표면을 에칭하고, 상기 단결정 반도체 층의 표면에 플라즈마 처리를 행하는 것을 특징으로 하는 SOI 기판의 제작 방법을 제공한다.
플라즈마 처리는 단결정 반도체 층의 표면을 OH 유리기를 포함하는 플라즈마 에 노출시켜 행하는 것이 바람직하다. OH 유리기를 포함하는 플라즈마에 노출시킴으로써, 결함이나 변형, 댕글링 본드 등에 OH 유리기가 작용하여 OH 유리기에 의하여 댕글링 본드를 종단화시킬 수 있다. 그 결과, 단결정 반도체 층의 결정 결함을 감소시킬 수 있다.
본 발명의 일 형태는, 단결정 반도체 기판의 표면에 절연막을 형성하고, 절연막을 통하여 단결정 반도체 기판에 이온 빔을 조사함으로써, 단결정 반도체 기판의 한쪽의 면으로부터 소정의 깊이의 영역에 취화 영역을 형성하고, 단결정 반도체 기판의 취화 영역이 형성된 측의 절연막과 지지 기판의 한쪽의 면을 접합하여 열 처리를 행함으로써, 상기 취화 영역에 있어서 상기 단결정 반도체 기판을 분리하여 단결정 반도체 층이 접합된 상기 지지 기판과 단결정 반도체 기판의 일부에 분리하고, 단결정 반도체 층에 대해서 레이저 광을 조사하여 단결정 반도체 층의 표면을 에칭하고, 단결정 반도체 층의 표면에 플라즈마 처리를 행하고, 단결정 반도체 층에 열 처리를 행하는 것을 특징으로 한다.
또한, 본 발명의 일 형태는, 단결정 반도체 기판의 표면에 절연막을 형성하고, 절연막을 통하여 단결정 반도체 기판에 이온 빔을 조사함으로써, 단결정 반도체 기판의 한쪽의 면으로부터 소정의 깊이의 영역에 취화 영역을 형성하고, 단결정 반도체 기판의 취화 영역이 형성된 측의 절연막과 지지 기판의 한쪽의 면을 접합하여 열 처리를 행함으로써, 취화 영역에 있어서 단결정 반도체 기판을 분리하여 단결정 반도체 층이 접합된 지지 기판과 단결정 반도체 기판의 일부로 분리하고, 단결정 반도체 층에 대해서 레이저 광을 조사하고, 단결정 반도체 층의 표면을 에칭 하고, 단결정 반도체 층에 열 처리를 행하고, 단결정 반도체 층의 표면에 플라즈마 처리를 행하는 것을 특징으로 한다.
단결정 반도체 층의 표면에 행하는 플라즈마 처리는, 지지 기판을 가열하면서 행하는 것이 바람직하다. 지지 기판의 온도는 100℃ 이상 280℃ 이하, 바람직하게는, 220℃ 이상 280℃ 이하로 하면 좋다.
단결정 반도체 층의 표면에 행하는 플라즈마 처리는, 플라즈마 발생실과 반응실이 분리된 플라즈마 처리 장치로 행하는 것이 바람직하다.
본 명세서에 있어서의 “단결정”이란, 결정면, 또는 결정축이 일치하는 결정이고, 그것을 구성하고 있는 원자 또는 분자가 공간적으로 규칙적인 배열로 되어 있는 것을 말한다. 그러나, 단결정은 원자가 규칙적으로 배열됨으로써 구성되는 것이지만, 일부에 이 배열의 흐트러짐이 있는 격자 결함을 포함하는 것, 의도적 또는 비의도적으로 격자 왜곡을 갖는 것도 포함된다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다.
또한, 본 명세서 중에 있어서 표시 장치란, 발광 장치나 액정 표시 장치를 포함한다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는 전류 또는 전압에 따라 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는, 무기 EL(Electro Luminescence)소자, 유기 EL 소자 등이 포함된다.
본 발명의 일 형태를 적용함으로써, 내열성이 낮은 지지 기판을 사용하는 경우라도 충분하게 평탄성을 높이고, 결정 결함을 감소시킬 수 있다. 또한, 이러한 SOI 기판을 사용하여 뛰어난 특성의 반도체 장치를 제작할 수 있다.
이하에, 본 발명의 실시형태 및 실시예를 도면에 의거하여 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 실시형태 및 실시예의 기재 내용에 한정하여 해석되지 않는다. 이때, 실시형태 및 실시예를 설명하기 위한 모든 도면에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호로 붙이고, 그 반복된 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 절연막을 통하여 단결정 반도체 층이 지지 기판에 고정되는 SOI 기판의 제작 방법에 대해서 설명한다.
우선, 단결정 반도체 기판(101)을 준비한다. 단결정 반도체 기판(101)은, 원하는 크기, 형상으로 가공된다. 단결정 반도체 기판(101)은, 예를 들어, 단결정 실리콘 기판, 게르마늄 기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판 등을 들 수 있다. 시중 판매의 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 사이즈의 원형(圓形)이 대표적 이다. 또한, 직경 18인치(450mm) 사이즈의 원형도 사용할 수 있다. 또한, 형상은 원형에 한정되지 않고, 직사각형 형상으로 가공한 실리콘 기판을 사용할 수도 있다. 이하의 설명에서는, 단결정 반도체 기판(101)으로서, 단결정 실리콘 기판을 사용하는 경우에 대해서 설명한다.
단결정 반도체 기판(101) 위에 절연막(102)을 형성한다(도 1a 참조). 절연막(102)은, 단층 구조 또는 2층 이상의 적층 구조로 할 수 있다. 절연막(102)을 구성하는 막에는 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 실리콘 또는 게르마늄을 조성에 포함하는 막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다.
절연막(102)을 구성하는 절연막은, 화학 기상법(CVD; Chemical Vapor Deposition), 스퍼터링법, 원자층 에피택시(ALE)법, 단결정 반도체 기판(101)을 산화하는, 또는 질화하는 등의 방법에 의하여 형성할 수 있다. CVD법은 감압 CVD법, 열 CVD법, 플라즈마 여기 CVD법(이하, PECVD법이라고도 한다) 등이 있다. PECVD법은, 350℃ 이하의 저온 처리이며, 또는 다른 CVD법보다 성막 속도가 빠르기 때문에 바람직하다.
절연막(102)에는 나트륨이 단결정 반도체 층(112)에 침입하는 것을 방지하기 위한 배리어 층이 되는 절연막을 적어도 1층 포함하는 것이 바람직하다. 배리어층은 1층이거나 2층 이상이어도 좋다. 지지 기판(111)에, 알칼리 금속 또는 알칼리토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판(대표적으로는, 유리 기판)을 사용한 경우, 지지 기판(111)이 가열되면, 이러한 불순물이 지지 기판(111)으로부터 단결정 반도체층(112)으로 확산할 우려가 있다. 따라서, 배리어 층을 형성함으로써, 이와 같은 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물이 단결정 반도체 층(112)으로 이동하는 것을 방지할 수 있다. 배리어 층으로서 기능하는 막으로서는, 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등이 있다. 절연막(102)으로서 2층 이상의 적층 구조로 하는 경우에는, 이러한 막을 절연막(102)에 포함시킴으로써, 절연막(102)을 배리어층으로서 기능시킬 수 있다.
절연막(102)을 단층 구조로 하는 경우는, 배리어 층으로서 기능하는 막으로 절연막(102)을 형성하는 것이 바람직하다. 이 경우, 두께가 5nm 이상 200nm 이하의 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막으로 단층 구조의 절연막(102)을 형성할 수 있다.
또한, 절여막(102)을 단층 구조로 하는 경우, 단결정 반도체 기판(101)에 산화 처리를 행하고, 단결정 반도체 기판(101)의 표면에 산화막을 형성한 것을 사용할 수 있다. 이 산화막을 형성하기 위한 열 산화 처리는, 드라이 산화로 행할 수도 있지만, 산화 분위기 중에 할로겐 원소를 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐 원소를 포함한 산화막을 절연막(102)으로서 형성할 수 있다. 할 로겐 원소를 포함하는 가스로서, HCl, HF, NF3, HBr, Cl, CLF, BCl3, F, Br2, DCE(dichloroethylene) 등으로부터 선택된 1종 또는 복수 종류의 가스를 사용할 수 있다. 또한, 디클로로에틸렌으로서, 트랜스-1,2-디클로로에틸렌을 사용하는 경우는, 트랜스-1,2-디클로로에틸렌은 열 분해하는 온도가 낮기 때문에, 열 산화 처리의 온도를 저온에서 행하고 싶은 경우에 유효하다. 또한, 트랜스-1,2-디클로로에틸렌 대신에, 시스-1,2-디클로로에틸렌, 1,1-디클로로에틸렌이나, 이들 중에서 2종류 이상의 가스의 혼합 가스를 사용하여도 좋다.
본 실시형태에서는, 예를 들어 산소에 대하여 HCl을 0.5부피% 내지 10부피%(바람직하게는 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열 처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도에서 열 산화를 행하면 좋다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm)로 하고, 예를 들어, 100nm의 막 두께로 할 수 있다.
이러한 온도 범위에서 산화 처리를 함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링 효과로서는 특히 금속 등의 불순물을 제거하는 효과가 있다. 즉, 할로겐 원소의 작용에 의하여, 금속 등의 불순물이 휘발성의 염화물이 되어 기상중으로 이탈하고, 단결정 반도체 기판(110)으로부터 제거된다. 또한, 산화 분위기 중에 포함되는 할로겐 원소에 의하여, 단결정 반도체 기판(101)의 표면의 미결합수(未結合手)가 종단되기 때문에, 산화막과 단결정 반도체 기판(101)과의 계면의 국재 준위 밀도를 저감할 수 있다.
또한, 할로겐 원소를 포함하는 분위기에서의 열 산화 처리에 의하여, 절연막(102)으로서 사용하는 산화막에 할로겐 원소를 포함시킬 수 있다. 할로겐 원소를 1×1016/cm3 내지 5×1021/cm3의 농도로 포함시킴으로써, 단결정 반도체 기판(101)에서, 금속 등의 불순물을 포획하여 단결정 반도체층(112)의 오염을 방지하는 보호막으로서 기능시킬 수 있다.
절연막(102)으로서 사용하는 산화막에 할로겐 원소를 포함시키기 위해서는, 불화물 가스 또는 불소 가스를 포함하는 PECVD 장치의 챔버에서 산화막을 형성하여도 좋다. 이러한 챔버에 산화막 형성용의 프로세스 가스를 공급하고, 이 프로세스 가스를 여기하여 플라즈마를 생성하고, 상기 플라즈마에 포함되는 활성종의 화학 반응에 의하여 단결정 반도체 기판(101) 위에 산화막을 형성한다.
다음에, 절연막(102)을 통하여 단결정 반도체 기판(101)에 이온을 조사함으로써, 이온을 단결정 반도체 기판(101)에 도입하고, 단결정 반도체 기판(101)의 한쪽 면으로부터 소정의 깊이의 영역에 취화 영역(103)을 형성한다(도 1b 참조).
취화 영역(103)이 형성되는 깊이는, 이온의 가속 전압과 입사각에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 취화 영역(103)이 형성된다. 단결정 반도체 기판(101)에 이온이 도입되는 깊이에 따라, 후의 공정에 있어서 단결정 반도체 기판(101)으로부터 분리되는 단결정 반도체 층(112)의 두께가 결정된다. 취화 영역(103)이 형성되는 깊이는, 10nm 이상 500nm 이하이며, 바람직하게는 깊이의 범위는 50nm 이상 200nm 이하이다.
이온을 단결정 반도체 기판(101)에 도입하기 위해서는, 이온 도핑 장치를 사용할 수 있다. 이온 도핑 장치는, 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마 중으로부터 이온을 추출하고 질량 분리하지 않고 이온을 피처리물에 도입한다. 이온 도핑 장치를 사용함으로써 단결정 반도체 기판(101)에 대해서 균일한 도핑을 행할 수 있다. 또한, 질량 분리 장치를 구비하는 이온 도핑 장치에서는, 플라즈마 중의 이온 종을 질량 분리하고, 어느 특정의 질량의 이온 종을 피처리체에 조사할 수 있다.
이온의 조사시에 사용하는 가스로서는, 수소 가스, 희 가스 등이 있지만, 본 실시형태에서는 수소 가스를 사용하는 것이 바람직하다. 이온 도핑법에서 수소 가스를 사용한 경우, 생성하는 이온 종은 H+, H2 +, 및 H3 +이지만, H3 +가 가장 많이 조사되는 것이 바람직하다. H3 +는, H+, H2 +보다 이온의 조사 효율이 좋고, 조사 시간의 단축을 도모할 수 있다. 또한, 후의 공정에 있어서 박리층에 균열이 일어나기 쉽게 된다.
다음에, 지지 기판(111)을 준비한다(도 1c 참조). 지지 기판(111)은 절연체로 이루어지는 기판을 사용한다. 구체적으로는, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹스 기판, 사파이어 기판을 들 수 있다. 본 실 시형태에서는, 유리 기판을 사용하는 경우에 대해서 설명한다. 지지 기판(111)으로서 대면적화가 가능하고, 싼값의 유리 기판을 사용함으로써, 실리콘 웨이퍼를 사용하는 경우와 비교하여 저비용화를 도모할 수 있다.
지지 기판(111)을 사용할 때에, 지지 기판(111)의 표면을 미리 세정하는 것이 바람직하다. 구체적으로는, 지지 기판(111)을 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF), 오존수 등을 사용하여 초음파 세정을 행한다. 예를 들어, 지지 기판(111)의 표면에 염산과수를 사용하여 초음파 세정을 행하는 것이 바람직하다. 이러한 세정 처리를 행함으로써, 지지 기판(111) 표면의 평탄화나 잔존하는 연마 입자를 제거할 수 있다.
다음, 절연막(102), 취화 영역(103)이 형성된 단결정 반도체 기판(101)과 지지 기판(111)을 세정한다. 이 세정 공정은, 순수 중에서의 초음파 세정으로 행할 수 있다. 초음파 세정은 메가 헤르츠 초음파 세정(메가 소닉 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(101) 및 지지 기판(111)의 한쪽 또는 양쪽 모두를 오존 첨가수로 세정하는 것이 바람직하다. 오존 첨가수로 세정함으로써, 유기물의 제거와 절연막(102) 표면 및 지지 기판(111)의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다. 또한, 오존 첨가수 외에, 산소 첨가수, 수소 첨가수, 또는 순수 등으로 세정 처리하여도 좋다. 이러한 세정 처리를 행함으로써, 접합면을 친수성으로 할 수 있고, 접합면의 OH기를 증대시킬 수 있다. OH기의 증대에 의하여 수소 결합에 의한 접합을 보다 강고하게 할 수 있다.
또한, 절연막(102)의 표면, 및 지지 기판(111)의 활성화 처리에는, 오존 첨가수에 의한 세정 외에, 원자 빔 혹은 이온 빔의 조사 처리, 플라즈마 처리, 또는 라디칼 처리에 의하여 행할 수 있다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성원자 빔 또는 불활성 가스 이온 빔을 사용할 수 있다. 이러한 표면 처리에 의하여 400℃ 이하의 온도이어도 이종 재료간의 접합을 행하는 것이 용이하게 된다.
다음, 단결정 반도체 기판(101)의 표면과 지지 기판(111)의 표면을 대향시킴으로써, 절연막(102)의 표면과 지지 기판(111)을 밀착시킨다(도 1d 참조). 절연막(102)과 지지 기판(111)을 밀착시킴으로써, 반데르발스힘(van der waals’ force)에 의하여 기판끼리가 서로 당긴다. 다음, 단결정 반도체 기판(101)의 1단의 1개소에 300N/cm2 내지 15000N/cm2 정도의 압력을 가한다. 이 압력은, 1000N/cm2 내지 5000N/cm2인 것이 바람직하다. 절연막(102)의 표면에 생기는 Si-OH와 지지 기판(111)의 표면에 생기는 Si-OH가 압력을 가한 부분으로부터 수소 결합에 의하여 접착하기 시작해서 접착 부분이 절연막(102)의 대략 전체 면에 이른다. 결과적으로는, 지지 기판(111)에 단결정 반도체 기판(101)이 접착된다. 이 접착 공정은, 가열 처리를 수반하지 않고, 상온에서 행할 수 있기 때문에, 유리 기판과 같이, 내열 온도가 700℃ 이하의 저내열성의 기판을 지지 기판(111)에 사용할 수 있다.
지지 기판(111)에 단결정 반도체 기판(101)을 접착시킨 후, 지지 기판(111) 과 절연막(102)의 접착 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는 취화 영역(103)에 균열을 발생시키지 않는 온도로 하고, 200℃ 이상 450℃ 이하의 온도 범위로 처리할 수 있다. 이러한 온도 범위에서 열 처리를 행함으로써, 탈수 축합 반응이 일어나고, 물 분자가 이탈하여 산소 원자를 통한 결합(Si-O-Si)이 된다. 따라서, 지지 기판(111)과 절연막(102)의 접합 계면에서의 결합력을 강고하게 할 수 있다.
다음, 가열 처리를 행하고 취화 영역(103)에 있어서 분리(벽개, 분할이라고도 기재한다)함으로써, 단결정 반도체 층이 접착된 지지 기판과 단결정 반도체 기판의 일부로 분리한다. 도 1e는, 단결정 반도체 기판(101)으로부터 단결정 반도체 층(112)을 분리하는 공정을 설명하는 도면이다.
가열 처리를 행함으로써, 온도 상승에 의하여 취화 영역(103)에 형성되는 미소한 공공(空孔)에는, 이온 도핑으로 첨가한 H 원소가 기체로서 석출(析出)되고, 과잉의 H 원자는 H2 가스로 되어, 미소한 공공 내부의 압력이 상승된다. 압력의 상승에 의하여, 취화 영역(103)의 미소한 공공에 체적 변화가 일어나 취화 영역(103)에 균열이 생기고, 취화 영역(103)에 단결정 반도체 기판(101)을 분리하기 위한 분리면이 생긴다. 절연막(102)은 지지 기판(111)에 접합하므로, 지지 기판(111)에는 단결정 반도체 기판(101)으로부터 분리된 단결정 반도체 층(112)이 고정된다. 단결정 반도체 층(112)을 단결정 반도체 기판(101)으로부터 분리하기 위한 가열 처리의 온도는, 지지기판(111)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열장치를 사용할 수 있다. RTA 장치로서, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA 장치(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 이 가열 처리에서, 단결정 반도체 층(112)이 접착된 지지 기판(111)의 온도가 550℃ 이상 650℃ 이하의 범위로 상승시키는 것이 바람직하다.
이와 같이, 열 처리를 행하여 취화 영역(103)에 있어서 분리함으로써, 지지 기판(111) 위에 절연막(102)을 통하여 단결정 반도체 층(112)을 형성할 수 있다(도 1e 참조). 또한, 단결정 반도체 층(112)을 분리한 단결정 반도체 기판(104)을 재이용함으로써, 제작에 따른 비용을 삭감할 수 있다. 도 1e에 도시하는 열 처리 공정은 가열 온도가 700℃ 이하로 비교적 저온이기 때문에, 단결정 반도체 기판(101)에의 열에 의한 대미지를 억제할 수 있고, 단결정 반도체 기판(101)을 재이용하는 경우에 유효하다.
이상의 공정에 의하여 지지 기판(111) 위에 절연막(102)을 통하여 단결정 반도체 층(112)이 형성된 SOI 기판을 제작할 수 있다.
도 2a에 도시하는 단결정 반도체 층(112)은 취화 영역(103)의 형성을 위한 이온 첨가 공정이나 분리 공정에 의하여, 내부에는 결정 결함이 잔존하고, 표면에는 취화 영역(103)이나 대미지가 잔존하는 등의 표면의 평탄성이 열화한 상태가 된다. 또한, 단결정 반도체 층(112)의 분리를 스무드(smooth)하게 행하지 않으면, 단결정 반도체 층(112)의 표면이 거칠어지거나, 단결정 반도체 층(112)의 막 두께에 차이가 나거나, 단결정 반도체 층(112)에 미세한 크랙이 일어나는 문제가 생긴 다. 이러한 평탄성이 손실된 단결정 반도체 층(112)의 표면에 얇고, 또는 높은 절연 내압의 게이트 절연층을 형성하는 것은 어렵다. 또한, 단결정 반도체 층(112)에 결정 결함이 존재하는 경우에는, 게이트 절연층과의 계면에 있어서의 국재 준위 밀도가 높아지는 등, 트랜지스터의 성능 및 신뢰성에 악영향을 준다. 또한, 도 2a에는, 단결정 반도체 층(112)의 표면의 요철 형상은, 표면이 거칠고, 평탄성이 나쁜 것을 특징적으로 도시할 뿐이며, 실제의 형상은 이것에 한정되지 않는다.
그래서, 단결정 반도체 층(112)의 평탄성을 높이고, 결정 결함을 감소시키기 위한 처리를 행한다. 단결정 반도체 층(112)의 평탄성을 높이고, 결정 결함을 감소시키기 위한 처리는, 에칭 처리 및 레이저 광의 조사의 어느 한쪽 또는 양쪽 모두를 조합하여 행할 수 있다. 예를 들어, 드라이 에칭 또는 웨트 에칭의 한쪽 또는 양쪽 모두를 조합한 에칭 처리(에치 백 처리)를 행한 후에 레이저 광을 조사하면 좋다. 이러한 처리를 행함으로써, 단결정 반도체 층(112) 내부 및 표면의 결정 결함을 저감하고, 단결정 반도체 층(112)의 표면을 평탄화시킬 수 있다.
우선, 단결정 반도체 층(112)의 표면에 대해서 에칭 처리를 행함으로써, 단결정 반도체 층(112)의 표면을 제거한다(도시하지 않는다). 단결정 반도체 층(112)의 표면을 제거함으로써, 단결정 반도체 층(112)의 표면에 잔존하는 취화 영역(103)과 분리 시에 생긴 대미지 등을 제거할 수 있다. 단결정 반도체 층(112)에 존재하는 결함의 크기나 깊이는, 이온을 첨가하는 에너지의 크기나 도즈량에 기인하기 때문에, 에칭 처리에 의하여 단결정 반도체 층(112)의 표면의 제거하는 막 두께는 에칭 처리 전의 단결정 반도체 층(112)의 막 두께와 그 표면 거칠기의 정도 에 따라 적절히 설정하면 좋다.
단결정 반도체 층(112)의 표면에 대해서 행하는 드라이 에칭의 방법은, 예를 들어, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 혹은 헬리콘파 플라즈마 에칭법 등을 사용할 수 있다. 에칭 가스는, 예를 들어, Cl2, BCl3, SiCl4 등의 염소계의 가스, CHF3, CF4, C4F8, C2F6, NF3, 불화유황 등의 불소계의 가스, HBr 등의 브롬계의 가스, He, Ar나 Xe 등의 불활성 가스를 사용함으로써 에칭할 수 있다. 또한, O2 가스, H2 가스를 상기 가스와 조합하여 에칭할 수도 있다.
단결정 반도체 층(112)의 표면에 에칭 처리를 행함으로써, 단결정 반도체 층(112)의 표면에 잔존하는 취화 영역(103)과 분리시에 생긴 대미지 등을 제거할 수 있다. 또한, 단결정 반도체 층(112)의 표면에 잔존하는 취화 영역(103)과, 분리시에 생긴 대미지 등을 제거함으로써, 단결정 반도체 층(112)의 표면 거칠기를 저감시킬 수 있다.
본 실시형태에서는, 드라이 에칭을 행하는 경우에 대해서 설명하였지만, 웨트 에칭에 의하여 행할 수도 있다. 웨트 에칭을 사용하는 경우는, 에칭 액으로서 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭; TMAH, 2.38%의 수용액) 용액을 사용할 수 있다.
다음, 도 2b에 도시하는 바와 같이, 에칭 처리가 행하여진 단결정 반도체 층(112)에 대해서 레이저 광을 조사한다. 단결정 반도체 층(112)의 내부에는 취화 영역(103) 형성을 위한 이온 첨가 공정에 의하여 결정 결함이 형성된다. 또한, 단결정 반도체 기판(101)으로부터 단결정 반도체 층(112)을 박리할 때의 분리가 스무드하게 행해지지 않고, 단결정 반도체 층(112)에 미세한 크랙이 생기는 경우가 있다. 그래서, 단결정 반도체 층(112)에 대해서 레이저 광을 조사함으로써, 단결정 반도체 층(112)을 용융시킬 수 있다. 단결정 반도체 층(112)을 용융시킴으로써, 내부에 형성된 결정 결함이나 미세한 크랙 등을 소멸시킬 수 있다.
레이저 광의 조사에 의한 단결정 반도체 층(112)의 용융은, 부분 용융이 바람직하다. 부분 용융 상태란, 단결정 반도체 층(112)의 상부가 용융하여 액체가 되지만, 하부는 용융되지 않고, 고체 상태대로인 것을 가리킨다. 부분 용융 상태로 한 후에, 융액(融液)을 융점(融點) 이하의 온도로 하면, 단결정 반도체 층(112)의 용융되지 않는 고상 부분(종결정(種結晶))과, 용융된 액상 부분(융액)의 계면에 있어서, 융액 측의 원자가 종결정에 부착함으로써 결정이 성장한다. 이렇게 함으로써, 융액의 결정 성장을 진행시킴으로써, 결정 결함의 저감과 함께, 표면의 요철을 저감시킬 수 있다.
이와 같이, 단결정 반도체 층(112)의 결정 결함의 저감, 표면 요철의 저감을 레이저 광을 사용하여 행함으로써, 지지 기판(111)이 직접 가열되지 않기 때문에, 지지 기판(111)의 온도 상승을 억제할 수 있다. 따라서, 내열성이 낮은 지지 기판(111)을 사용한 경우라도, 충분하게 결정 결함의 저감, 표면의 요철의 저감을 행 할 수 있다.
또한, 단결정 반도체 층(112)에 레이저 광을 조사한 후에, 단결정 반도체 층(112)을 사용하여 형성하는 소자의 특성에 맞추어, 단결정 반도체 층(112)을 박막화하는 것이 바람직하다. 지지 기판(111) 위에 접착된 단결정 반도체 층(112)의 표면에 얇은 게이트 절연층을 단차 피복성 좋게 형성하기 위해서는, 단결정 반도체 층(112)의 막 두께는 60nm 이하로 하는 것이 바람직하고, 구체적으로는, 5nm 이상 60nm 이하로 하는 것이 바람직하다. 단결정 반도체 층의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽 또는 양쪽 모두를 조합한 에칭 처리(에치 백 처리)를 적용하면 좋다. 예를 들어, 단결정 반도체 층이 실리콘 재료로 이루어지는 층인 경우, 드라이 에칭으로서 SF6와 O2를 프로세스 가스에 사용하여, 단결정 반도체 층을 얇게 할 수 있다.
다음, 레이저 광의 조사에 의하여 회복되지 않은 단결정 반도체 층(112)의 결함의 소멸, 뒤틀림의 완화, 대미지, 댕글링 본드를 수복(修復)하기 위해서, 플라즈마 처리를 행한다(도 2c 참조). 단결정 반도체 층(112)에 결함이나 뒤틀림 등이 잔존하면, 소자 제조시의 프로세스, 특히 열(熱)적인 프로세스 중에 보다 큰 결함 나아가서는 소자의 특성에 악영향을 끼친다. 따라서, 단결정 반도체 층(112)의 결함이나 뒤틀림 등을 수복할 필요가 있다. 또한, 1000℃ 이상의 온도에서 열 처리를 행함으로써, 단결정 반도체 층(112)의 결함이나 뒤틀림 등을 회복시킬 수 있지만, 내열성이 낮은 지지 기판에 접착된 단결정 반도체 층(112)의 결함이나 뒤틀림 등의 회복에는 이와 같은 고온의 프로세스를 사용할 수 없다.
그래서, 본 발명의 일 형태는, 단결정 반도체 층(112)의 결함의 소멸이나 뒤틀림의 완화 등을 행하기 위해서 플라즈마 처리를 행한다(도 2c 참조). 플라즈마 처리는 예를 들어, 반응 공간에 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 도입하고, 플라즈마를 생성하여 행할 수 있다. 수증기를 플라즈마화함으로써, 산소 원자, 수소 원자 또는 H2O의 여기 분자, 또한 OH 유리기 등의 활성이 높은 중성의 원자가 생성된다. 플라즈마 처리에 사용하는 가스는, 플라즈마화하였을 때에 OH 유리기를 생성하는 것이라면 좋고, 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스 외에, 과산화수소수(H2O2)를 사용할 수도 있다.
에칭에 계속해서 수증기를 사용하여 플라즈마 처리를 행함으로써, 결함이나 뒤틀림, 대미지, 댕글링 본드에 OH 유리기가 작용하여, OH 유리기에 의하여 결함이나 댕글링 본드 등을 수복할 수 있다.
플라즈마의 발생 방법은 특히 한정되지 않고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 방식, 용량 결합형(평행평판 형) 플라즈마(CCP: Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance) 방식, 헬리콘 방식 등을 적용할 수 있다. 또한, 플라즈마 처리는 100℃ 이상 280℃ 이하의 온도 범위, 바람직하게는, 220℃ 이상 280℃ 이하의 온도 범위로 행하는 것이 바람직하다. 온도가 지나치게 높으면, 단결정 반도체 층(112)의 댕글링 본드를 종단화한 OH기가 이탈하여 댕글링 본드의 종 단화가 진행하지 않기 때문이다.
도 3에 본 실시형태에서 사용되는 플라즈마 처리 장치의 일례를 나타내는 개요 구성도를 도시한다. 본 실시형태에서는, 플라즈마 발생실의 하류 측에 존재하는 플라즈마의 분위기 중에 시료를 놓은, 소위, 다운 플로우(down-flow)형의 ICP 플라즈마 처리 장치를 사용한다.
플라즈마 처리 장치 본체를 구성하는 진공 용기(容器)(210)의 상부에는, 내부에 플라즈마 발생실(202)이 형성된 방전관(203)이 형성된다. 예를 들어, 석영으로 이루어지는 방전관(203)의 정상부에는 처리 가스 도입관(204)이 형성된다. 처리 가스 도입관(204)에는 가스 공급 수단(214)이 접속된다. 가소 공급 수단(214)은 매스 플로우 컨트롤러(211), 기화기(vaporizer)(212), 실린더(213) 등으로 구성된다. 처리 가스는, 처리 가스 도입관(204)으로부터 플라즈마 발생실(202) 내에 도입된다.
방전관(203)의 외주(外周)부에는 플라즈마 발생실(202) 내에 있어서 플라즈마 방전을 여기시키기 위한 방전 코일(205)이 나선(螺旋) 상태로 감긴다. 이 방전 코일(205)에 전력을 공급하기 위해서, 상기 방전 코일(205)에는 고주파(Radio Frequency) 전원(206)(이하, RF 전원이라고 기재한다)의 일단이 접속된다. 따라서, 방전 코일(205)에는, RF 전원(206)에 의하여 100kHz 내지 100MHz의, 예를 들어 13.56MHz 정도의 고주파의 전력이 공급된다. 또한, 이 RF 전원(206)의 타단(他端)은 접지되어 그라운드에 접속된다.
진공 용기(210)의 하부, 즉 플라즈마 발생실(202)의 하방에는 다운 플로우 실(207)이 형성된다. 이 다운 플로우실(207)에는 시료를 유지하기 위한 스테이지(215)가 형성되고, 플라즈마 발생실(202)로부터 플라즈마가 도입된다. 단결정 반도체 층을 상방으로 향하여 기판 유지하는 스테이지(215)에는 이 기판을 가열하여 플라즈마 처리를 향상시키기 위한 히터(heater)(208)가 조합된다. 또한, 진공 용기(201) 내의 압력을 1.0Pa 정도의 낮은 압력으로 설정하기 위해서, 다운 플로우실(207)의 저면벽에 개구하여 배기구(209)가 형성되고, 상기 배기구(209)는 도시하지 않은 진공 펌프에 접속된다.
이러한 다운 플로우형의 플라즈마 처리 장치는, 시료와 플라즈마가 발생하는 영역과 이간하기 때문에, 플라즈마 처리에 의한 시료의 플라즈마 손상이 억제되기 때문에 바람직하다.
다음, 상기 플라즈마 장치를 사용하여 기판에 플라즈마 처리를 행하는 방법의 일례에 대해서 이하에 설명한다.
우선, 스테이지(215)의 온도를 히터(208)에 의하여 250℃로 설정하여 기판을 가열한 상태로 한다. 챔버 내의 압력을 66.5Pa로 하고, 코일형의 전극에 1800W의 RF(13.56MHz) 전력을 투입하고 플라즈마를 생성하고, 기판 측에는 전력을 투입한다. 계속해서, 실린더(213)로부터 순수를 공급하여 기화기(212)에서 기화시키고, 수증기를 유량 300sccm로 플라즈마 발생실(202)에 도입한다. 플라즈마 발생실(202) 내에서는, 마이크로파에 의하여 수증기가 플라즈마화한다. 그리고, 플라즈마화한 수증기가 가스 하류의 다운 플로우실(207)에 도입되고, 다운 플로우실(207)의 스테이지(215)에서는, 단결정 반도체 층(112)에 플라즈마화된 수증기가 공급된다. 이와 같이 플라즈마화된 수증기를 180초 공급한다.
에칭에 계속해서, OH 유리기를 포함하는 플라즈마에 노출함으로써, 결정 결함을 저감할 수 있다. 또한, 600℃ 정도의 온도에서 열 처리를 행하는 경우와 비교하여, 결정 결함의 저감에 시간이 걸리지 않고, SOI 기판의 제작 프로세스 전체에 걸리는 시간을 삭감할 수 있다.
또한, 플라즈마 처리를 행한 후에, 500℃ 이상 700℃ 이하의 열 처리를 행할 수도 있다. 이 경우는, 플라즈마 처리에 의하여 결함이나 뒤틀림, 대미지를 저감시키기 때문에, 열 처리만을 행한 경우와 비교하여, SOI 기판의 제작 프로세스 전체에 걸리는 시간을 삭감할 수 있다. 또한, 플라즈마 처리를 행하기 전에 열 처리를 행할 수도 있다. 이 열 처리에는 RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치는, 가열된 기체를 사용하는 가스 가열식의 RTA(GRTA: Gas Rapid Thermal Anneal) 장치, 램프 가열식의 RTA(LRTA: Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열로를 사용한 경우는, 600℃에서 4시간 가열하면 좋다.
이상의 공정에 의하여, 지지 기판 위에 절연막을 통하여 단결정 반도체 층이 형성된 SOI 기판을 제작할 수 있다(도 2d 참조). 본 실시형태에서 나타낸 제작 방법을 사용함으로써, 내열성이 낮은 지지 기판을 사용한 경우라도, 충분히 평탄성을 높이고, 결정 결함을 저감시킬 수 있다. 또한, 평탄성 및 결정성이 뛰어난 SOI 기판을 수율 좋게 제작할 수 있다. 또한, 이러한 SOI 기판을 사용하여 뛰어난 특성의 반도체 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태와 자유롭게 조합하여 행할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 나타낸 SOI 기판의 구성과 다른 구성에 대해서 설명한다. 또한, 본 실시형태에 있어서, 실시형태 1과 같은 부분에는 같은 부호를 붙이고, 자세한 설명을 생략한다.
도 4a 내지 도 4f에 본 실시형태에 따른 SOI 기판의 제작 방법의 일례에 대해서 도시한다. 우선, 도 4a에 도시하는 바와 같이, 단결정 반도체 기판(101) 위에 절연막(102)이 절연막(102a)과 절연막(102b)의 2층 구조로 형성된다. 절연막(102)을 2층 구조로 하는 경우에는, 절연막(102)에 배리어 층을 1층 포함시키는 것이 바람직하다. 절연막(102)을 2층 구조로 형성하는 경우는, 상층의 절연막을 나트륨 등의 불순물을 블로킹하기 위한 배리어 층으로 구성한다. 상층의 절연막은 막 두께 5nm 이상 200nm 이하의 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화알루미늄막으로 형성할 수 있다. 배리어 층으로서 기능하는 이들의 막은 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 단결정 반도체 기판(101)과 접하는 하층의 절연막에는, 상층의 절연막의 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막에는 산화실리콘막 및 산화질화실리콘막, 및 단결정 반도체 기판(101)을 열 산화하여 형성한 열 산화막 등이 있다. 하층의 절연막의 막 두께는, 5nm 이상 200nm 이하로 할 수 있다.
절연막(102)을 배리어 층으로서 기능시키는 절연막(102a)과 절연막(102b)의 조합에는, 예를 들어, 산화실리콘막과 질화실리콘막, 산화질화실리콘막과 질화실리콘막, 산화실리콘막과 질화산화실리콘막, 산화질화실리콘막과 질화산화실리콘막 등이 있다.
예를 들어, 하층의 절연막(102a)은, 프로세스 가스에 SiH4 및 N2O를 사용하여 PECVD법에 의하여 형성한 산화질화실리콘막으로 형성할 수 있다. 또한, 절연막(102a)으로서, 프로세스 가스에 유기 실란 가스와 산소를 사용하여 PECVD법에 의하여 산화실리콘막을 형성할 수도 있다. 또한, 단결정 반도체 기판(101)을 산화함으로써 형성된 산화막을 절연막(102a)으로 할 수도 있다.
유기실란이란, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 또는 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 화합물이다.
상층의 절연막(102b)은 프로세스 가스에 SiH4, N2O, NH3 또는 H2를 사용하여 PECVD법에 의하여 형성한 질화산화실리콘막으로 형성할 수 있다. 또는, 프로세스 가스에 SiH4, N2, NH3, 또는 H2를 사용하여 PECVD법에 의하여 형성한 질화실리콘막으로 형성할 수 있다.
도 4a에 도시하는 바와 같이, 산화질화실리콘막으로 이루어지는 절연막(102a), 질화산화실리콘막으로 이루어지는 절연막(102b)을 형성하는 경우, 단결 정 반도체 기판(101)을 PECVD 장치의 챔버에 반입(搬入)하고, 절연막(102a) 형성용의 프로세스 가스로서 SiH4 및 N2O를 챔버에 공급하고, 이 프로세스 가스의 플라즈마를 생성하여 질화산화실리콘막을 단결정 반도체 기판(101) 위에 형성한다. 다음에, 챔버에 공급하는 프로세스 가스를 절연막(102b) 형성용의 프로세스 가스로 변경한다. 여기서는, SiH4, N2O, NH3, 및 N2O를 사용한다. 이들의 혼합 가스의 플라즈마를 생성하여 산화질화실리콘막 및 질화산화실리콘막을 연속적으로 형성한다. 또한, 복수의 챔버를 갖는 PECVD 장치를 사용하는 경우는, 산화질화실리콘막과 질화산화실리콘막과 다른 챔버에서 형성할 수도 있다. 물론, 챔버에 공급하는 프로세스 가스를 변경함으로써, 하층의 절연막(102a)에 산화실리콘막을 형성할 수도 있고, 상층의 절연막(102b)에 질화실리콘막을 형성할 수도 있다.
상술한 바와 같이, 절연막(102a) 및 절연막(102b)을 형성함으로써, 스루풋이 좋게 단결정 반도체 기판(101)에 절연막(102)을 형성할 수 있다. 또한, 대기에 접촉시키지 않고, 절연막(102a), 절연막(102b)을 형성할 수 있으므로, 절연막(102a)과 절연막(102b)의 계면이 대기에 의하여 오염되는 것을 방지할 수 있다.
또한, 절연막(102a)으로서 실시형태 1(도 1a 참조)에서 나타내는 바와 같이, 단결정 반도체 기판(101)을 산화 처리하여 형성된 산화막을 사용할 수도 있다. 이 산화막을 형성하기 위한 열 산화 처리는, 드라이 산화에 의하여 행할 수도 있지만, 산화 분위기 중에 할로겐 원소를 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐 원소를 포함하는 분위기에서의 열 산화 처리 방법에 대해서는, 도 1a에 있어 서 도시한 방법을 사용하면 좋기 때문에, 자세한 설명을 생략한다.
또한, 본 명세서에 있어서, 산화질화물이란, 그 조성으로서, 질소 원자보다 산소 원자의 수가 많은 물질로 하고, 또한, 질화산화물이란, 그 조성으로서 산소 원자보다 질소 원자의 수가 많은 물질로 한다. 또한, 산화질화실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것이며, 러더포드 후방 산란법 (RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용해서 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위에서 포함되는 것을 말한다. 또한, 질화산화실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위에서 포함되는 것을 말한다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
다음, 도 4b에 도시하는 바와 같이, 절연막(102)을 통하여 단결정 반도체 기판(101)에 이온을 조사함으로써, 이온을 단결정 반도체 기판(101)에 도입하여 단결정 반도체 기판(101)의 한쪽의 면으로부터 소정의 깊이의 영역에 취화 영역(103)을 형성한다. 취화 영역(103)의 형성 방법에 대해서는, 도 1b에 있어서 도시한 방법을 사용하면 좋기 때문에, 자세한 설명은 생략한다.
다음, 도 4c에 도시하는 바와 같이, 취화 영역(103)을 형성한 후에, 절연막(102b) 위에 절연막(105)을 형성한다. 절연막(105)을 형성할 때는, 단결정 반도체 기판(101)의 가열 온도는 취화 영역(103)에 첨가된 원자 또는 분자가 석출되지 않는 온도로 하고, 예를 들어, 가열 온도는 350℃ 이하가 바람직하다. 바꿔 말하면, 이 가열 온도는 취화 영역(103)으로부터 가스가 빠지지 않는 온도이다. 또한, 절연막(105)은, 취화 영역(103)의 형성 전에 형성할 수도 있다. 취화 영역(103)의 형성 전에 절연막(105)을 형성할 때의 프로세스 온도는 350℃ 이상으로 할 수 있다.
절연막(105)은 평활하고 친수성의 접합면을 단결정 반도체 기판(101)의 표면에 형성하기 위한 층이다. 절연막(105)의 평균 거칠기 Ra가 0.7nm 이하, 보다 바람직하게는 0.4nm 이하가 바람직하다. 또한, 절연막(105)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는, 5nm 이상 500nm 이하이며, 보다 바람직하게는, 10nm 이상 200nm 이하이다.
절연막(105)은, 화학적 기상 반응에 의하여 형성되는 것이 바람직하다. 예를 들어, 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막 등을 절연막(105)으로서 형성할 수 있다. 절연막(105)으로서 PECVD법에 의하여 산화실리콘막을 형성하는 경우에는, 소스 가스에 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스에 유기 실란을 사용함으로써 프로세스 온도가 350℃ 이하에서, 평활한 표면을 갖는 산화실리콘막을 형성할 수 있다. 또한, 열 CVD법에 있어서, 가열 온도가 200℃ 이상 500℃ 이하에서 형성되는 저온 산화 물(LTO: Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는 실리콘 소스 가스에 모노실란(SiH4) 또는 디실란(Si2H6) 등을 사용하고, 산소 소스 가스에 일산화이질소(N2O) 등을 사용할 수 있다.
예를 들어, 소스 가스에 TEOS와 O2를 사용하여 산화실리콘막으로 이루어지는 절연막(105)을 형성하기 위한 조건예로서는, 처리실에 유량 15sccm로 TEOS를 도입하고, 유량 750sccm로 O2를 도입한다. 성막 압력은 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz를 들 수 있다.
또한, 단결정 반도체 기판(101)에 이온을 조사하여 취화 영역(103)을 형성한 후, 절연막(102) 및 절연막(105)을 형성할 수도 있다. 이 경우, 절연막(102)과 절연막(105)을 같은 성막 장치에서 형성할 수 있는 경우는, 절연막(102)과 절연막(105)의 형성을 연속적으로 행하는 것이 바람직하다.
다음, 표면에 절연막(102) 및 절연막(105)이 형성되고, 표면으로부터 소정의 깊이의 영역에 취화 영역(103)이 형성된 단결정 반도체 기판(101)과 지지 기판(111)을 절연막(102) 및 절연막(105)을 통하여 접착한다(도 4e 참조). 다음, 열 처리를 행하여 취화 영역(103)에 있어서 분리함으로써 지지 기판(111) 위에 절연막(105) 및 절연막(102)을 통하여 단결정 반도체 층(112)을 형성할 수 있다(도 4f 참조). 다음, 단결정 반도체 층(112)에 대해서 평탄성을 높이고, 결정 결함을 저감시키는 처리를 행한 후, OH 유리기를 포함하는 플라즈마에 노출시킴으로써, 또한 결정 결함을 저감시키는 처리를 행하고, 평탄성 및 결정성이 양호한 단결정 반도체 층(112)을 형성할 수 있다. 이상의 방법은, 실시형태 1(도 1d 내지 도 2c 참조)에 있어서 나타낸 방법을 사용하면 좋기 때문에, 자세한 설명을 생략한다.
상술한 바와 같이, 절연막(102)을 2층 구조로 하고, 상층의 절연막(102b)을 배리어 층으로 함으로써, 지지 기판(111)으로부터의 나트륨 등의 불순물을 블로킹할 수 있다. 또한, 절연막(102b) 위에 평활면을 갖고 친수성 표면이 되는 절연막(105)을 형성함으로써, 지지 기판(111)과의 접합을 양호하게 행할 수 있다.
도 5에 지지 기판(111) 위에 절연막(105) 및 절연막(102)을 통하여 단결정 반도체 층(112)을 형성한 구성을 도시한다. 절연막(102)은 예를 들어, 프로세스 가스에 SiH4 및 N2O를 사용하여 PECVD법에 의하여 형성한 산화질화실리콘막을 사용할 수 있다. 또는, 프로세스 가스에 유기 실란 가스와 산소를 사용하여 PECVD법에 의하여 산화실리콘막을 사용할 수도 있다. 또는, 단결정 반도체 기판(101)을 할로겐 원소를 포함하는 산화성 분위기에서 산화 처리를 행함으로써 형성된 산화막을 절연막(102)으로 할 수도 있다. 절연막(105)은, 배리어 층으로서 기능하는 막이 사용된다. 절연막(105)의 막 두께는, 5nm 이상 200nm 이하의 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막으로 형성된다.
다음, 도 5에 도시하는 SOI 기판의 제작 방법에 대해서 설명한다. 우선, 단결정 반도체 기판(101) 위에 절연막(102)을 형성한다. 다음, 절연막(102)을 통하여 단결정 반도체 기판(101)에 이온을 조사함으로써, 이온을 단결정 반도체 기판(101)에 도입하고, 단결정 반도체 기판의 한쪽의 면으로부터 소정의 깊이의 영역 에 취화 영역(103)을 형성한다. 취화 영역(103)의 형성 방법에 대해서는, 도 1b에 있어서 도시한 방법을 사용하면 좋기 때문에, 자세한 설명을 생략한다.
취화 영역(103)을 형성한 후에, 절연막(102) 위에 절연막(105)을 형성한다. 절연막(105)을 형성할 때는, 단결정 반도체 기판(101)의 가열 온도는 취화 영역(103)에 첨가된 원자 또는 분자가 석출되지 않는 온도로 하고, 예를 들어, 그 가열 온도는 350℃ 이하가 바람직하다. 바꿔 말하면, 이 가열 온도는 취화 영역(103)으로부터 가스가 빠지지 않는 온도이다. 절연막(105)을 350℃ 이하에서 형성함으로써, 절연막(105)을 평활면을 갖고 친수 표면으로 할 수 있다. 또한, 절연막(105)을 배리어 층으로 함으로써, 지지 기판(111)으로부터 나트륨 등의 불순물을 블로킹할 수 있다.
다음, 표면에 절연막(102) 및 절연막(105)이 형성되고, 표면으로부터 소정의 깊이의 영역에 취화 영역(103)이 형성된 단결정 반도체 기판(101)과 지지 기판(111)을 절연막(102) 및 절연막(105)을 통하여 접착한다. 다음, 열 처리를 행하여 취화 영역(103)에 있어서 분리함으로써, 지지 기판(111) 위에 절연막(105) 및 절연막(102)을 통하여 단결정 반도체 층(112)을 형성할 수 있다. 다음, 단결정 반도체 층(112)에 대해서 평탄성을 높이고, 결정 결함을 저감시키는 처리를 행한 후, OH 유리기를 포함하는 플라즈마에 노출시킴으로써, 또 결정 결함을 저감시키는 처리를 행하고, 평탄성 및 결정성이 양호한 단결정 반도체 층(112)을 형성할 수 있다. 상술한 방법은 실시형태 1(도 1d 내지 도 2c 참조)에 있어서 나타낸 방법을 사용하면 좋기 때문에, 자세한 설명을 생략한다.
상술한 바와 같이, 도 5에 도시하는 구성으로 함으로써, 절연막(105)이 배리어 층으로서 기능하기 때문에, 지지 기판(111)으로부터 단결정 반도체 층(112)에 불순물이 확산하고, 단결정 반도체 층(112)이 오염되는 것을 방지할 수 있다.
도 6에 지지 기판(111) 위에 절연막(113) 및 절연막(102)을 통하여 단결정 반도체 층(112)을 형성한 구성을 도시한다. 절연막(102)은 실시형태 1에서 나타낸 바와 같이, 단결정 반도체 기판(101)의 표면에 산화막을 형성한 것을 사용할 수 있다. 또한, 절연막(113)은 알루미늄, 마그네슘, 스트론튬, 티타늄, 탄탈, 지르코늄, 이트륨으로부터 선택된 하나 또는 복수의 원소를 포함하는 산화막 또는 질화막을 사용할 수 있다. 절연막(113)에 예를 들어 산화알루미늄을 주성분으로 하는 산화막을 사용하는 경우에 대해서 설명한다. 산화알루미늄을 주성분으로 하는 산화막이란, 상기 산화막에 포함되는 성분의 합계를 100중량%로 할 때에, 산화알루미늄을 10중량% 이상 포함하는 산화막을 가리킨다. 그 외에도, 절연막(113)으로서는 산화알루미늄을 주성분으로 하고, 산화마그네슘과 산화스트론튬의 한쪽 또는 양쪽 모두가 포함되는 막을 적용할 수 있다. 또한, 질소를 함유하는 산화알루미늄을 절연막(113)으로서 사용하여도 좋다.
다음, 도 6에 도시하는 SOI 기판의 제작 방법에 대해서 설명한다. 우선, 단결정 반도체 기판(101) 위에 절연막(102)을 형성한다. 다음, 절연막(102)을 통하여 단결정 반도체 기판(101)에 이온을 조사함으로써, 이온을 단결정 반도체 기판(101)에 도입하고, 단결정 반도체 기판(101)의 한쪽의 면으로부터 소정의 깊이의 영역에 취화 영역(103)을 형성한다. 취화 영역(103)의 형성 방법에 대해서는, 도 1b에 있어서 도시한 방법을 사용하면 좋기 때문에, 자세한 설명은 생략한다.
다음, 바이어스 전압을 인가하여 지지 기판(111)의 표면에 플라즈마 처리에 의한 평탄화 처리를 행한다. 여기서는, 진공 상태의 챔버에 불활성 가스(예를 들어, Ar 가스) 및/또는 반응성 가스(예를 들어, O2 가스, N2 가스)를 도입하고, 피처리면(여기서는 지지 기판(111))에 바이어스 전압을 인가하여 플라즈마 상태로 하여 행한다. 플라즈마 중에는 전자와 Ar의 양 이온이 존재하여 음극 방향(지지 기판(111) 측)에 Ar 이온의 양 이온이 가속된다. 가속된 Ar의 양 이온이 지지 기판(111) 표면에 충돌함으로써, 지지 기판(111) 표면이 스퍼터 에칭된다. 이 때, 지지 기판(111)의 표면의 볼록부로부터 우선적으로 스퍼터 에칭되고, 상기 지지 기판(111) 표면의 평탄성을 향상시킬 수 있다. 반응성 가스를 도입하는 경우, 지지 기판(111) 표면이 스퍼터 에칭됨으로써 생기는 결손(缺損)을 보수할 수 있다.
바이어스 전압을 인가하여 지지 기판(111)의 표면에 플라즈마 처리에 의한 평탄화 처리를 행함으로써, 지지 기판(111)의 표면의 평균 거칠기(Ra)를 바람직하게는 0.5nm 이하, 보다 바람직하게는 0.3nm 이하로 하고, 최대 고저차(P-V)를 바람직하게는 6nm 이하, 보다 바람직하게는 3nm 이하로 한다.
구체적인 조건으로서는, 처리 전력 100W 내지 1000W, 압력 0.1Pa 내지 2.0Pa, 가스 유량 5sccm 내지 150sccm, 바이어스 전압 200V 내지 600V로 행하면 좋다.
또한, 상술한 플라즈마 처리를 행할 때에, 챔버 내를 프리코팅 처리해 두는 것에 의하여, 반응실을 구성하는 금속(철(Fe), 니켈(Ni), 크롬(Cr) 등)이 불순물로서 지지 기판(111)의 표면에 부착하는 것을 방지할 수 있다. 예를 들어, 반응실내를 산화실리콘막, 실리콘막, 산화알루미늄막, 실리콘 카바이드(SiC)막 등의 절연막으로 피복함으로써, 평탄화 처리를 수반하는 지지 기판(111)의 표면 오염을 저감하는 것이 가능하게 된다.
이와 같이, 평탄화 처리를 행함으로써, 지지 기판(111)의 표면의 평탄성을 향상시킬 수 있다. 가령 지지 기판(111)으로서 CMP 등에 의하여 연마된 기판을 사용하는 경우라도, 지지 기판(111) 위에 잔류하는 연마 입자(CeO2 등)를 제거하고, 표면을 평탄화할 수 있다. 그 결과, 지지 기판(111) 위에 형성되는 막의 평탄성을 향상시킬 수 있다.
또한, 지지 기판(111)의 평탄화 처리를 행하기 전에 지지 기판(111)의 세정을 행하여도 좋다. 구체적으로는, 지지 기판(111)을 염산과산화수소수(HPM), 황산과산화수소수(SPM), 암모니아과산화수소수(APM), 희불산(DHF), 오존수 등을 사용하여 초음파 세정을 행한다. 예를 들어, 지지 기판(111)의 표면에 염산과수를 사용하여 초음파 세정을 행하는 것이 바람직하다. 이러한 세정 처리를 행함으로써, 어느 정도 지지 기판(111)의 표면의 평탄화나 잔존하는 연마 입자를 제거할 수 있다.
다음, 지지 기판(111) 위에 절연막(113)을 형성한다. 절연막(113)은 스퍼터링법에 의하여 형성할 수 있다. 스퍼터링법에 사용하는 타깃으로서는, 예를 들어 알루미늄(Al)을 포함하는 금속 또는 산화알루미늄 등의 금속산화물을 사용할 수 있 다. 또한, 타깃의 재료는, 형성하고 싶은 막에 대응시켜 적절히 선택하면 좋다.
또한, 상술한 평탄화 처리와 스퍼터링법에 의한 절연막(113)의 형성을 대기에 노출시키지 않고, 연속적으로 행하는 것이 바람직하다. 연속적으로 처리함으로써, 스루풋의 향상을 도모할 수 있다. 또한, 플라즈마 처리를 사용하여 지지 기판(111)의 표면을 평탄화한 후에는, 지지 기판(111)이 활성화하여 유기물 등의 불순물이 부착하기 쉽지만, 연속적으로 처리함으로써 지지 기판(111)에 불순물이 부착하는 것을 저감할 수 있다.
스퍼터 타깃으로서, 금속을 사용하는 경우에는, 반응 가스(예를 들어, 산소)를 도입하면서 스퍼터함으로써(반응성 스퍼터링법), 절연막(113)을 형성한다. 금속으로서는, 알루미늄 외에 마그네슘(Mg), 알루미늄과 마그네슘을 포함하는 합금, 알루미늄과 스트론튬(Sr)을 포함하는 합금 또는 알루미늄과 마그네슘과 스트론튬을 포함하는 합금을 사용할 수 있다. 이 경우, 스퍼터링은 직류(DC) 전원 또는 고주파(RF) 전원을 사용하여 행하면 좋다.
예를 들어, 타깃으로서 알루미늄을 사용하여, 가스 유량(아르곤: 0sccm 내지 100sccm, 산소: 5sccm 내지 100sccm), 성막 압력 0.1Pa 내지 2.0Pa, 성막 전력 0.5kW 내지 4kW, T-S간 거리(타깃과 기판간 거리)를 50mm 내지 185mm로 하여 행할 수 있다. 또한, 절연막(113)의 형성 전에 불활성 가스(예를 들어, 아르곤)를 사용하여 스퍼터하는 것이나, 더미(dummy) 기판에 미리 형성함으로써 지지 기판(111) 위에 절연막(113)을 형성하는 경우에 생기는 먼지를 저감할 수 있다.
타깃으로서 금속 산화물을 사용하는 경우에는, 고주파(RF) 전원을 사용하여 스퍼터함으로써(RF 스퍼터링법), 절연막(113)을 형성한다. 금속 산화물로서는, 산화알루미늄 외에 산화마그네슘, 산화스트론튬, 알루미늄과 마그네슘을 함유하는 산화물, 알루미늄과 스트론튬을 함유하는 산화물, 알루미늄과 마그네슘과 스트론튬을 함유하는 산화물을 사용할 수 있다.
예를 들어, 타깃으로서 산화알루미늄을 사용하여, 가스 유량(아르곤: 0sccm 내지 100sccm, 산소: 5sccm 내지 100sccm), 성막 압력 0.1Pa 내지 2.0Pa, 성막 전력 0.5kW 내지 4kW, T-S간 거리(타깃과 기판간 거리)를 50mm 내지 185mm로 하여 행할 수 있다.
그 외에, 바이어스 스퍼터링법을 사용하여 절연막(113)을 형성하여도 좋다. 바이어스 스퍼터링법에서는, 타깃으로부터의 퇴적(堆積)과 함께, 피처리면(여기서는 지지 기판(111))에 바이어스 전압을 인가하여 상기 피처리면에 이온을 입사시킴으로써, 피처리면의 에칭과 재부착(再付着)도 동시에 행하여진다. 에칭은, 지지 기판(111) 표면의 볼록부로부터 우선적으로 행하여지기 때문에, 지지 기판(111) 표면의 평탄화를 행하면서 절연막(113)의 퇴적을 행할 수 있다. 따라서, 바이어스 스퍼터링법을 적용하는 경우에는, 절연막(113) 형성 전에 지지 기판(111)에 행하는 평탄화 처리를 생략하여도 좋다.
바이어스 스퍼터링법을 사용하는 경우에는, 타깃으로서 알루미늄을 사용하여, 가스 유량(아르곤: 0sccm 내지 100sccm, 산소: 5sccm 내지 100sccm), 성막 압력 0.1Pa 내지 2.0Pa, 성막 전력 0.5kW 내지 4kW, T-S간 거리(타깃과 기판간 거리)를 50mm 내지 185mm로 하여 행할 수 있다.
지지 기판(111) 위에 산화알루미늄을 주성분으로 하는 산화막을 형성함으로써, 지지 기판(111)에 포함되는 가동 이온이나 수분 등의 불순물이 상기 지지 기판(111)에 형성되는 단결정 반도체 층에 확산하는 것을 방지할 수 있다.
다음에, 표면에 절연막(102)이 형성되고, 표면으로부터 소정의 깊이의 영역에 취화 영역(103)이 형성된 단결정 반도체 기판(101)과 지지 기판(111)을 절연막(102) 및 절연막(113)을 통하여 접착한다. 다음, 열 처리를 행하여 취화 영역(103)에 있어서 분리함으로써, 지지 기판(111) 위에 절연막(113) 및 절연막(102)을 통하여 단결정 반도체 층(112)을 형성할 수 있다. 다음, 단결정 반도체 층(112)에 대해서 평탄성을 높이고, 결정 결함을 저감시키는 처리를 행한 후, OH 유리기를 포함하는 플라즈마에 노출시킴으로써, 결정 결함을 더욱더 저감시키는 처리를 행하고, 평탄성 및 결정성이 양호한 단결정 반도체 층(112)을 형성할 수 있다. 상술한 방법은, 실시형태 1(도 1d 내지 도 2c 참조)에 있어서 나타낸 방법을 사용하면 좋기 때문에, 자세한 설명은 생략한다.
상술한 바와 같이, 지지 기판(111) 위에 산화알루미늄을 주성분으로 하는 산화막을 형성함으로써, 지지 기판(111)에 포함되는 가동 이온이나 수분 등의 불순물이, 후에 상기 지지 기판(111) 위에 형성되는 단결정 반도체 막에 확산하는 것을 방지할 수 있다. 또한, 단결정 반도체 기판(101) 측의 접합면에 실리콘계의 절연막을 형성하고, 지지 기판(111) 측의 접합면에 산화알루미늄을 주성분으로 하는 산화막을 사용하기 때문에, 단결정 반도체 기판(101)과 지지 기판(111)의 접착은 실리콘계 절연막과 실리콘계 이외의 절연막의 접착(이종 접착)이 된다. 이러한 재료 를 사용함으로써, 단결정 반도체 기판(101)과 지지 기판(111)의 밀착성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 SOI 기판은 다양한 형태로 제작할 수 있다.
본 실시형태는, 다른 실시형태와 자유롭게 조합하여 행할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 제작한 SOI 기판을 사용하여 박막 트랜지스터를 제작하는 방법에 대해서 설명한다.
우선, 도 7a 내지 도 8c를 참조하여, n채널형 박막 트랜지스터 및 p채널형 박막 트랜지스터를 제작하는 방법에 대해서 설명한다. 복수의 박막 트랜지스터를 조합함으로써 각종 반도체 장치를 형성할 수 있다. 또한, 실시형태 1 및 실시형태 2와 동일 부분 또는 같은 기능을 갖는 부분의 반복 설명은 생략한다.
실시형태 1에 따라 제작된 SOI 기판(120)을 도 7a에 도시한다. 도 7a에 도시하는 SOI 기판(120)은 지지 기판(111) 위의 절연막(102)을 통하여 단결정 반도체 층(112)이 형성된다. 또한, 여기서는, 도 2c에 도시하는 구성의 SOI 기판(120)을 적용하는 예를 나타내지만, 본 명세서에서 나타내는 그 이외의 구성의 SOI 기판(120)도 적용할 수 있다.
단결정 반도체 층(112)은, 단결정 반도체 기판(101)으로부터 분리되고, 평탄화 처리가 행하여진다. 에칭 처리, 레이저 광의 조사를 조합하여 행함으로써 평탄화 처리를 행할 수 있다.
단결정 반도체 층(112)을 에칭하여 반도체 소자의 배치에 맞추어 섬 형상으로 분리한 단결정 반도체 층(121, 122)을 형성한다(도 7b 참조). 단결정 반도체 층(121)은 n채널형 박막 트랜지스터를 구성하고, 단결정 반도체 층(122)은 p채널형의 박막 트랜지스터를 구성한다.
단결정 반도체 층(112)에 대해서 에칭을 행하기 전에, 박막 트랜지스터의 임계값 전압을 제어하기 위해서 붕소, 알루미늄, 갈륨 등의 p형의 불순물 원소, 또는 인, 비소 등의 n형의 불순물 원소를 단결정 반도체 층(112)에 첨가하는 것이 바람직하다. 예를 들어, n채널형 박막 트랜지스터가 형성되는 영역에 p형의 불순물 원소를 첨가하여 p채널형 박막 트랜지스터가 형성되는 영역에 n형의 불순물 원소를 첨가한다.
단결정 반도체 층(121, 122)을 덮는 게이트 절연막(123)을 형성한다. 본 실시형태에 있어서의 단결정 반도체 층(121, 122)은 평탄성이 높기 때문에, 단결정 반도체 층(121, 122) 위에 형성되는 게이트 절연막(123)이 박막이라도, 피복성 좋게 덮을 수 있다. 따라서, 게이트 절연막의 피복 불량에 의한 특성 불량을 방지할 수 있고, 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다. 게이트 절연막(123)의 박막화는 박막 트랜지스터를 저전압으로 고속으로 동작시키는 효과가 있다.
게이트 절연막(123)은, 산화실리콘막, 또는 산화실리콘막과 질화실리콘막의 적층 구조로 형성하면 좋다. 게이트 절연막(123)은 플라즈마 CVD법이나 감압 CVD법에 의하여 절연막을 퇴적함으로써 형성하여도 좋고, 플라즈마 처리에 의한 고상 산화 또는 고상질화로 형성하면 좋다. 단결정 반도체 층(121, 122)을 플라즈마 처리에 의하여 산화 또는 질화함으로써 형성하는 게이트 절연막(123)은 치밀하고 절연 내압성이 높고, 신뢰성이 뛰어나기 때문이다.
또한, 게이트 절연막(123)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료를 사용하여도 좋다. 게이트 절연막(123)에 고유전율 재료를 사용함으로써 게이트 리크 전류를 저감할 수 있다.
게이트 절연막(123) 위에 도전막을 형성한다. 도전막은 스퍼터링법, 증착법, CVD법 등에 의하여 형성할 수 있다. 도전막은 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 네오디뮴으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 도전막은 인 등의 불순물 원소를 도핑한 다결정 실리콘 층으로 대표되는 반도체 층이나 AgPdCu 합금을 사용할 수도 있다. 도전막 위에 마스크를 형성하고, 선택적으로 도전막을 에칭함으로써, 게이트 전극(124, 125)을 형성할 수 있다(도 7c 참조).
단결정 반도체 층(122)을 덮는 마스크(126)를 형성한다. 마스크(126) 및 게이트 전극(124)을 마스크로 하여 n형을 부여하는 불순물 원소(127)를 첨가하여 n형 불순물 영역(128a, 128b)을 형성한다(도 7d 참조). 본 실시형태에서는, 불순물 원소를 포함하는 도핑 가스로서 포스핀(PH3)을 사용한다. 여기서는, n형 불순물 영역(128a, 128b)에 n형을 부여하는 불순물 원소가 1×1017/cm3 내지 5×1018/cm3 정도의 농도로 포함되도록 첨가한다. 본 실시형태에서는, n형을 부여하는 불순물 원소 로서 인(P)을 사용한다. 단결정 반도체 층(121)의 게이트 전극(124)과 겹치는 영역은 채널 형성 영역(129)이 된다.
다음, 마스크(126)를 제거한 후, 단결정 반도체 층(121)을 덮는 마스크(130)를 형성한다. 마스크(130) 및 게이트 전극(125)을 마스크로 하여, p형을 부여하는 불순물 원소(131)를 첨가하고, p형 불순물 영역(132a, 132b)을 형성한다(도 7e 참조). 본 실시형태에서는, 불순물 원소를 포함하는 도핑 가스로서 디보란(B2H6)을 사용한다. 본 실시형태에서는, p형을 부여하는 불순물 원소로서 붕소(B)를 사용한다. 단결정 반도체 층(122)의 게이트 전극(125)과 겹치는 영역은, 채널 형성 영역(133)이 된다.
다음, 마스크(130)를 제거한 후, 플라즈마 CVD법 등에 의하여 질화실리콘 등의 질화화합물이나 산화실리콘 등의 산화물로 이루어지는 단층 구조 또는 적층 구조의 절연막을 형성한다. 이 절연막을 수직 방향의 이방성 에칭을 행함으로써, 도 8a에 도시하는 바와 같이, 게이트 전극(124, 125)의 측면에 접하는 사이드 월 절연막(134a, 134b, 135a, 135b)을 형성한다. 이 이방성 에칭에 의하여 절연막(123)도 에칭된다.
다음, 도 8b에 도시하는 바와 같이, 단결정 반도체 층(122)을 마스크(136)로 덮는다. 단결정 반도체 층(121)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역을 형성하기 위해서, 이온 주입법 또는 이온 도핑법에 의하여 단결정 반도체 층(121)에 고 도즈량으로 불순물 원소를 첨가한다. 게이트 전 극(124), 및 사이드 월 절연막(134a, 134b)이 마스크가 되고, n형의 고농도 불순물 영역(138a, 138b)이 형성된다. 다음, 마스크(136)를 제거한 후, 불순물 원소의 활성화를 위한 가열 처리를 행한다.
활성화의 가열 처리 후, 도 8c에 도시하는 바와 같이, 수소를 포함한 절연막(139)을 형성한다. 절연막(139)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에서 가열 처리를 행하고, 절연막(139) 중에 포함되는 수소를 단결정 반도체 층(121, 122) 중에 확산시킨다. 절연막(139)은 프로세스 온도가 350℃ 이하의 플라즈마 CVD법에 의하여 질화실리콘막 또는 질화산화실리콘막을 퇴적함으로써 형성할 수 있다. 단결정 반도체 층(121, 122)에 수소를 공급함으로써, 단결정 반도체 층(121, 122) 중 및 절연막(139)과의 계면에서의 포획 중심이 되는 결함을 효과적으로 보상(補償)할 수 있다.
다음, 층간 절연막(140)을 형성한다. 층간 절연막(140)은 산화실리콘막, BPSG(Boron Phosphorus Silicon Glass)막 등의 무기 재료로 이루어지는 절연막, 또는 폴리이미드, 아크릴 등의 유기 수지막으로부터 선택된 단층 구조의 막 또는 적층 구조의 막으로 형성할 수 있다. 다음, 층간 절연막(140)에 콘택트 홀을 형성하고, 도 8c에 도시하는 바와 같이, 배선(141a, 141b, 142a, 142b)을 형성한다. 배선(141a, 141b, 142a, 142b)의 형성에는, 예를 들어, 알루미늄막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막으로 끼운 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은 몰리브덴, 크롬, 티타늄 등의 금속막으로 형성할 수 있다.
상술한 공정에 의하여 n채널형 박막 트랜지스터와 p채널형 박막 트랜지스터를 갖는 반도체 장치를 제작할 수 있다. SOI 기판의 제작 과정에서, 채널 형성 영역을 구성하는 단결정 반도체 층의 금속 원소의 농도를 저감시키기 때문에, 오프 전류가 작고, 임계값 전압의 변동이 억제된 박막 트랜지스터를 제작할 수 있다.
도 7a 내지 도 8c를 참조하여 박막 트랜지스터의 제작 방법을 설명하였지만, 박막 트랜지스터 외에, 용량, 저항 등 박막 트랜지스터와 함께 각종 반도체 소자를 형성함으로써, 고부가가치(高附加價値)의 반도체 장치를 제작할 수 있다.
본 실시형태에 한정되지 않고, 박막 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조라도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조라도 좋다.
이와 같이, 본 발명의 일 형태에 따른 SOI 기판을 사용하여 박막 트랜지스터를 제작할 수 있다. SOI 기판의 단결정 반도체 층은 결정 결함이 거의 없고, 게이트 절연막(123)과의 계면 준위 밀도가 저감된 단결정 반도체 층이며, 그 표면이 평탄화되고, 더욱 그 두께가 50nm 이하로 박막화된다. 따라서, SOI 기판에 낮은 구동 전압, 높은 전계 효과 이동도, 작은 서브 임계값 등, 뛰어난 특성을 구비한 박막 트랜지스터를 형성할 수 있다. 더욱, 동일 기판 위에 특성의 편차가 작은 고성능의 트랜지스터를 복수 기판 위에 형성할 수 있다. 즉, 본 발명의 일 형태에 따른 SOI 기판을 사용함으로써, 임계값 전압이나 이동도 등 트랜지스터 특성으로서 중요한 특성값의 불균일성이 억제되고, 또한 높은 전계 효과 이동도 등의 고성능화가 가능하게 된다.
따라서, 본 발명의 일 형태에 따른 SOI 기판을 사용하여 박막 트랜지스터 등의 각종 반도체 소자를 형성함으로써, 고부가가치의 반도체 장치를 제작할 수 있다.
(실시형태 4)
실시형태 3을 참조하여 박막 트랜지스터의 제작 방법을 설명하였지만, 박막 트랜지스터 외에 용량, 저항 등 박막 트랜지스터와 함께 각종 반도체 소자를 형성함으로써, 고부가가치의 반도체 장치를 제작할 수 있다. 이하, 도면을 참조하면서 반도체 장치의 구체적인 형태를 설명한다.
우선, 반도체 장치의 일례로서 마이크로프로세서에 대해서 설명한다. 도 9는 마이크로프로세서(500)의 구성예를 도시하는 블록도이다.
마이크로프로세서(500)는, 연산 회로(501)(Arithmetic logic unit, ALU라고도 한다), 연산회로 제어부(502)(ALU Controller), 명령 해석부(503)(Instruction Decoder), 인터럽트 제어부(504)(Interrupt Controller), 타이밍 제어부(505)(Timing Controller), 레지스터(506)(Register), 레지스터 제어부(507)(Register Controller), 버스 인터페이스(508)(Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510)를 갖는다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은, 명령 해석부(503)에 입력되고, 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디 코드된 명령에 의거하여 다양한 제어를 행한다.
연산회로 제어부(502)는, 연산 회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로프로세서(500)의 프로그램 실행중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 처리하는 회로이며, 인터럽트 제어부(504)는 인터럽트 요구의 우선도나 마스크 상태를 판단하여 인터럽트 요구를 처리한다. 레지스터 제어부(507)는 레지스터(506)의 어드레스를 생성하고, 마이크로프로세서(500)의 상태에 따라 레지스터(506)의 판독이나 기록을 행한다. 타이밍 제어부(505)는, 연산 회로(501), 연산회로 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 및 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(505)는 기준 클록 신호 CLK1을 기초로 하여, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비한다. 도 9에 나타내는 바와 같이, 내부 클록 신호(CLK2)는 다른 회로에 입력된다.
다음에, 비접촉으로 데이터의 송수신을 행하는 기능, 및 연산 기능을 구비한 반도체 장치의 일례를 설명한다. 도 10은 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 10에 도시하는 반도체 장치는, 무선 통신에 의하여 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, “RFCPU”라고 한다)라고 부를 수 있다.
도 10에 도시하는 바와 같이, RFCPU(511)는 아날로그 회로부(512)와 디지털 회로부(513)를 갖는다. 아날로그 회로부(512)로서, 공진 용량을 갖는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복 조 회로(519), 변조 회로(520)를 갖는다. 디지털 회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처리 유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 갖는다.
RFCPU(511)의 동작의 개요는 이하와 같다. 안테나(528)가 수신한 신호는 공진 회로(514)에 의하여 유도 기전력이 생긴다. 유도 기전력은 정류 회로(515)를 거쳐 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)는 RFCPU(511)를 구성하는 기판에 집적될 필요는 없고, 별도 부품으로서 RFCPU(511)에 내장할 수도 있다.
리셋 회로(517)는, 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연(遲延)되어 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는, 정전압 회로(516)에 의하여 생성되는 제어 신호에 따라 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(519)는, 수신 신호를 복조하는 회로이고, 변조 회로(520)는, 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(519)는 로우 패스 필터(low-pass filter)로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를, 그 진폭의 변동을 기초로 하여, 이치화(二値化)한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조 회로(520)는, 공진 회로(514)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다.
클록 컨트롤러(523)는, 전원 전압 또는 중앙 처리 유닛(525)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(530)가 행한다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙 처리 유닛(525)에 대한 연산 명령 등이 포함된다.
중앙 처리 유닛(525)은 CPU 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는, 중앙 처리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522) 중 어느 것에 대한 액세스 신호를 생성하는 기능을 갖는다.
중앙 처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(Operating System)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로에서 연산 회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산 회로에서 일부의 연산 처리를 하고, 프로그램을 사용하여, 나머지의 연산을 중앙 처리 유닛(525)이 실행하는 방식을 적용할 수 있다.
이러한 RFCPU(511)는 결정 결함이 저감되어, 결정 방위가 일정한 단결정 반 도체 층(112)에 의해서 집적 회로가 형성되기 때문에, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다. 그것에 의하여, 전력을 공급하는 용량부(529)를 소형화하여도 장시간의 동작이 보증된다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 SOI 기판을 사용한 표시 장치에 대해서 도 11a 내지 도 12b를 참조하여 설명한다.
도 11a 및 도 11b는 액정 표시 장치를 설명하기 위한 도면이다. 도 11a는 액정 표시 장치의 화소의 평면도이고, 도 11b는 J-K 절단선에 의한 도 11a의 단면도이다.
도 11a에 도시하는 바와 같이, 화소는 단결정 반도체 층(320), 단결정 반도체 층(320)과 교차하는 주사선(322), 주사선(322)과 교차하는 신호선(323), 화소 전극(324), 화소 전극(324)과 단결정 반도체 층(320)을 전기적으로 접속하는 전극(328)을 갖는다. 단결정 반도체 층(320)은 본 발명의 일 형태에 따른 SOI 기판이 갖는 단결정 반도체 층으로부터 형성된 층이며, 제 1 에칭 처리 및 제 2 에칭 처리 후에 레이저 광의 조사에 의하여 평탄화 및 결정 결함의 저감이 도모된다. 단결정 반도체 층(320)은 화소의 박막 트랜지스터(325)를 구성한다.
SOI 기판에는 상기 실시형태 1 및 실시형태 2에서 나타낸 SOI 기판이 사용된다. 도 11b에 도시하는 바와 같이, 지지 기판(111) 위에 절연막(105) 및 절연막(102)을 통하여 단결정 반도체 층(320)이 적층된다. 지지 기판(111)으로서는, 유리 기판을 사용할 수 있다. 박막 트랜지스터(325)의 단결정 반도체 층(320)은, SOI 기판의 단결정 반도체 층을 에칭에 의하여 소자 분리하여 형성된 막이다. 단결정 반도체 층(320)에는 채널 형성 영역(340), 불순물 원소가 첨가된 n형의 고농도 불순물 영역(341)이 형성된다. 박막 트랜지스터(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 및 드레인 전극의 한쪽은 신호선(323)에 포함된다.
층간 절연막(327) 위에는, 신호선(323), 화소 전극(324), 및 전극(328)이 형성된다. 층간 절연막(327) 위에는 주상(柱狀) 스페이서(329)가 형성된다. 신호선(323), 화소 전극(324), 전극(328) 및 주상 스페이서(329)를 덮어 배향막(330)이 형성된다. 대향 기판(332)에는 대향 전극(333), 대향 전극(333)을 덮는 배향막(334)이 형성된다. 주상 스페이서(329)는, 지지 기판(111)과 대향 기판(332)의 빈틈을 유지하기 위해서 형성된다. 주상 스페이서(329)에 의하여 형성되는 빈틈에 액정층(335)이 형성된다. 신호선(323) 및 전극(328)과 고농도 불순물 영역(341)의 접속부는 콘택트 홀의 형성에 의하여 층간 절연막(327)에 단차(段差)가 생기기 때문에, 이 접속부에서는 액정층(335)의 액정의 배향이 흐트러지기 쉽다. 따라서, 이 단차부에 주상 스페이서(329)를 형성하여 액정의 배향의 흐트러짐을 방지한다.
본 발명의 일 형태에 따른 SOI 기판의 제작 방법에 의하여 제작된 SOI 기판은 결정성이 높기 때문에, 동일 기판 위에 특성의 편차가 적은, 고성능의 트랜지스터를 복수 기판 위에 형성할 수 있다. 따라서, 본 발명의 일 형태에 따른 SOI 기판을 사용하여 액정 표시 장치를 제작함으로써, 트랜지스터마다의 특성의 편차를 적게 할 수 있다.
다음, 일렉트로루미네선스 표시장치(이하, EL 표시장치라고 한다)에 대해서 도 12a 및 도 12b를 참조하여 설명한다. 도 12a는 EL 표시 장치의 화소의 평면도이고, 도 12b는 J-K 절단선에 의한 도 12a의 단면도이다.
도 12a에 도시하는 바와 같이, 화소는 트랜지스터로 이루어지는 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 및 전류 공급선(407), 화소 전극(408)을 포함한다. 일렉트로루미네선스 재료를 포함하여 형성되는 층(EL 층)이 한 쌍의 전극간에 끼운 구조의 발광 소자가 각 화소에 형성된다. 발광 소자의 한쪽의 전극이 화소 전극(408)이다. 또한, 반도체 막(403)은 선택용 트랜지스터(401)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된다. 반도체 막(404)은 표시 제어용 트랜지스터(402)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된다. 반도체 막(403, 404)은 지지 기판 위에 형성된 단결정 반도체 층(302)으로 형성된 층이다.
선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 쪽은 전극(410)으로서 형성된다. 표시 제어용 트랜지스터(402)는 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 한쪽은, 화소 전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른 쪽은 전류 공급선(407)에 포함된다.
표시 제어용 트랜지스터(402)는 p채널형의 박막 트랜지스터이다. 도 12b에 도시하는 바와 같이, 반도체 막(404)에는 채널 형성 영역(451), 및 p형의 고농도 불순물 영역(452)이 형성된다. 또한, SOI 기판은 실시형태 1 및 실시형태 2에서 제작한 SOI 기판이 사용된다.
표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮어, 층간 절연막(427)이 형성된다. 층간 절연막(427) 위에 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형성된다. 또한, 층간 절연막(427) 위에는 전극(413)에 전기적으로 접속되는 화소 전극(408)이 형성된다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)에 의하여 둘러싸인다. 화소 전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에 대향 전극(430)이 형성된다. 보강판(補强板)으로서 대향 기판(431)이 형성되고, 대향 기판(431)은 수지층(432)에 의하여 지지 기판(111)에 고정된다.
EL 표시장치의 계조의 제어는, 발광 소자의 휘도를 전류로 제어하는 전류 구동 방식과, 전압으로 그 휘도를 제어하는 전압 구동 방식이 있지만, 전류 구동 방식은, 화소마다 트랜지스터의 특성치의 차이가 큰 경우, 채용하는 것은 어렵고, 그것을 위해서는 특성의 편차를 보정하는 보정 회로가 필요하게 된다. 그러나, 본 발명의 일 형태에 따른 SOI 기판의 제작 방법에 의하여 제작된 SOI 기판은 결정 결함이 거의 없기 때문에, 동일 기판 위에 특성의 편차가 적은, 고성능의 트랜지스터를 복수 기판 위에 형성할 수 있다. 따라서, 본 발명의 일 형태에 따른 SOI 기판을 사용하여 EL 표시 장치를 제작함으로써, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 편차가 없기 때문에, 전류 구동 방식을 채용할 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 SOI 기판을 사용하여 트랜지스터 등의 반도체 장 치를 제작하고, 이 반도체 장치를 사용하여 다양한 전자 기기를 완성할 수 있다. 본 발명의 일 형태에 따른 SOI 기판에 형성된 단결정 반도체 층은 결정 결함이 저감되기 때문에, 활성층으로서 사용함으로써, 전기적 특성이 향상된 반도체 소자를 제작할 수 있다. 또한, 상기 단결정 반도체 층은 결정 결함이 저감되기 때문에, 게이트 절연층과의 계면에 있어서, 국재 준위 밀도를 저감시킬 수 있다. 또한, 단결정 반도체 층이 높은 평탄성을 갖기 때문에, 단결정 반도체 층 위에 얇고 또 높은 절연 내압을 갖는 게이트 절연층을 형성할 수 있고, 제작되는 반도체 소자의 이동도의 향상, S값의 향상 또는 단 채널 효과 억제를 실현할 수 있다. 즉, 본 발명의 일 형태에 따른 SOI 기판을 사용함으로써, 전류 구동 능력이 높고, 또 신뢰성이 높은 반도체 소자를 제작할 수 있다. 그 결과, 최종 제품으로서의 전자 기기를 스루풋 좋게 양호한 품질로 제작할 수 있다. 이 반도체 소자를 사용하여 다양한 반도체 장치를 제작할 수 있다. 본 실시형태에서는, 도면을 사용하여 구체적인 예를 설명한다. 또한, 본 실시형태에 있어서, 상기 실시형태와 같은 부분에는 동일한 부호를 붙이고, 자세한 설명을 생략한다.
도 13a는 표시 장치이며, 케이스(901), 지지대(902), 표시부(903), 스피커부(904), 비디오 입력 단자(905) 등을 포함한다. 이 표시 장치는, 다른 실시형태에서 나타낸 제작 방법에 의하여 형성한 트랜지스터 구동 IC나 표시부(903) 등에 사용함으로써, 제작된다. 또한, 표시 장치에는 액정 표시 장치, 발광 표시 장치 등이 있고, 용도별(用途別)로는, 컴퓨터용, 텔레비전 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다. 구체적으로는, 디스플레이, 헤드 마운트형 디스플레이, 반사형 프로젝터 등을 들 수 있다.
도 13b는 컴퓨터이며, 케이스(911), 표시부(912), 키보드(913), 외부 접속 포트(914), 포인팅 디바이스(915) 등을 포함한다. 본 발명의 일 형태를 사용하여 제작된 트랜지스터는, 표시부(912)의 화소부뿐만 아니라, 표시용의 구동 IC, 본체 내부의 CPU, 메모리 등의 반도체 장치에도 적용할 수 있다.
또한, 도 13c는 휴대 전화이며, 휴대용의 정보 처리 단말의 1개의 대표예이다. 이 휴대 전화는 케이스(921), 표시부(922), 조작키(923) 등을 포함한다. 본 발명의 일 형태를 사용하여 제작된 트랜지스터는 표시부(922)의 화소부나 센서부(924)뿐만 아니라, 표시용의 구동 IC, 메모리, 음성 처리 회로 등에 사용할 수 있다. 센서부(924)는 광 센서 소자를 갖고, 센서부(924)에서 얻어지는 조도(照度)에 맞추어 표시부(922)의 휘도 컨트롤을 행하는 것이나, 센서부(924)에서 얻어지는 조도에 맞추어 조작키(923)의 조명을 억제함으로써, 휴대 전화의 소비 전력을 억제할 수 있다.
상기 휴대 전화를 비롯하여, PDA(Personal Digital Assistants, 정보 휴대 단말), 디지털 카메라, 소형 게임기, 휴대형 음향 재생 장치 등의 전자 기기에 본 발명의 일 형태를 사용하여 형성한 반도체 장치를 사용할 수도 있다. 예를 들어, CPU, 메모리, 센서 등의 기능 회로를 형성하는 것이나, 이들의 전자 기기의 화소부나 표시용의 구동 IC에도 적용할 수 있다.
또한, 도 13d 및 도 13e는, 디지털 카메라이다. 또한, 도 13e는 도 13d의 뒤쪽을 도시하는 도면이다. 이 디지털 카메라는, 케이스(931), 표시부(932), 렌 즈(933), 조작키(934), 릴리스 버튼(935) 등을 갖는다. 본 발명의 일 형태를 사용하여 제작된 트랜지스터는, 표시부(932)의 화소부, 표시부(932)를 구동하는 구동 IC, 메모리 등에 사용할 수 있다.
도 13f는 디지털 비디오 카메라이다. 이 디지털 비디오 카메라는, 본체(941), 표시부(942), 케이스(943), 외부 접속 포트(944), 리모트 컨트롤러 수신부(945), 수상부(946), 배터리(947), 음성 입력부(948), 조작키(949), 접안부(950) 등을 갖는다. 본 발명의 일 형태를 사용하여 제작된 트랜지스터는, 표시부(942)의 화소부, 표시부(942)를 제어하는 구동 IC, 메모리, 디지털 입력 처리 장치 등에 사용할 수 있다.
이 외에도, 내비게이션 시스템, 음향 재생 장치, 기록 매체를 구비한 화상 재생 장치 등에 사용할 수 있다. 이들의 표시부의 화소부나 표시부를 제어하는 구동 IC, 메모리, 디지털 입력 처리 장치, 센서부 등의 용도에 본 발명의 일 형태를 사용하여 제작된 트랜지스터를 사용할 수 있다.
또한, 도 14a 내지 도 14c는, 본 발명의 일 형태를 적용한 휴대 전화의 다른 일례이며, 도 14a가 정면도, 도 14b가 배면도, 도 14c가 2개의 케이스를 슬라이드시켰을 때의 정면도이다. 휴대 전화(700)는, 휴대 전화와 휴대 정보 단말의 양쪽 모두의 기능을 구비하고, 컴퓨터를 내장하고, 음성 통화 이외에 다양한 데이터 처리를 할 수 있는 소위 스마트 폰이다.
휴대 전화(700)는, 케이스(701) 및 케이스(702)로 구성된다. 케이스(701)에는 표시부(703), 스피커(704), 마이크로폰(705), 조작키(706), 포인팅 디바이 스(707), 카메라용 렌즈(708), 외부 접속 단자(709) 및 이어폰 단자(710) 등을 구비하고, 케이스(702)에는 키보드(711), 외부 메모리 슬롯(712), 뒷면 카메라(713), 라이트(714) 등으로 구성된다. 또한, 안테나는 케이스(701)에 내장된다. 본 발명의 일 형태를 사용하여 제작된 반도체 소자는, 표시부(703)의 화소부, 표시부(703)를 구동하는 구동 IC, 메모리, 음성 처리 회로 등에 사용할 수 있다. 또한, 표시부(703)에 도 11a 및 도 11b에서 설명한 액정 표시 장치 또는 도 12a 및 도 12b에서 설명한 EL 표시장치를 적용함으로써, 표시 불균일이 적고 화질이 뛰어난 표시부로 할 수 있다.
또한, 휴대 전화(700)에는 상기 구성에 더하여 비접촉형 IC칩, 소형 기록 장치 등을 내장하여도 좋다.
중첩한 케이스(701)와 케이스(702)(도 14a에 도시한다)는, 슬라이드시킬 수 있고, 슬라이드시킴으로써 도 14c와 같이 전개한다. 표시부(703)와 카메라용 렌즈(708)를 동일면에 구비하기 때문에, 텔레비전 전화로서의 사용이 가능하다. 또한, 표시부(703)를 뷰파인더로서 사용함으로써, 뒷면 카메라(713) 및 라이트(714)에 의하여 정지 화상 및 동영상의 촬영이 가능하다.
스피커(704) 및 마이크로폰(705)을 사용함으로써, 휴대 전화(700)는 음성 기록장치(녹음 장치) 또는 음성 재생장치로서 사용할 수 있다. 또한, 조작키(706)에 의하여 전화의 착발신 조작, 전자메일 등의 간단한 정보 입력 조작, 표시부에 표시하는 화면의 스크롤 조작, 표시부에 표시하는 정보의 선택 등을 행하는 커서의 이동 조작 등이 가능하다.
또한, 서류의 작성, 휴대 정보 단말로서의 사용 등, 취급하는 정보가 많은 경우에는 키보드(711)를 사용하면 편리하다. 중첩한 케이스(701)와 케이스(702)(도 14a 참조)를 슬라이드시킴으로써, 도 14c와 같이 전개시킬 수 있다. 휴대 정보 단말로서 사용하는 경우에는, 키보드(711) 및 포인팅 디바이스(707)를 사용하여 원활한 조작으로 마우스의 조작이 가능하다. 외부 접속 단자(709)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(712)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동이 가능하게 된다.
케이스(702)의 뒷면(도 14b 참조)에는 뒷면 카메라(713) 및 라이트(714)가 구비되고, 표시부(703)를 파인더로서 정지 화상 및 동영상을 촬영할 수 있다.
또한, 상기 기능 구성에 더하여 적외선 통신 기능, USB 포트, 원 세그먼트 텔레비전 방송 수신 기능, 비접촉 IC 칩 또는 이어폰 잭 등을 구비한 것이라도 좋다.
상술한 바와 같이, 본 발명의 일 형태에 의하여 제작된 반도체 장치의 적용 범위는 극히 넓고, 본 발명의 일 형태에 따른 SOI 기판을 재료로 하여 다양한 분야의 전자 기기에 사용할 수 있다.
[실시예 1]
이하에 있어서, 본 발명의 일 형태에 대해서 실시예에 의거하여 더욱 자세히 설명한다. 본 실시예에서는, 단결정 반도체 층을 형성하고, 플라즈마 처리를 행함으로써 단결정 반도체 층에 주는 플라즈마의 영향에 대해서 조사한 결과에 대해서 설명한다. 플라즈마의 영향에 대해서 조사하기 위해서 단결정 반도체 층에 포함되는 캐리어의 라이프 타임을 측정하였다.
여기서 “라이프 타임”이란, 반도체 중에 생성한 캐리어가 재결합하고, 소멸할 때까지의 평균 수명을 가리킨다. 예를 들어, 반도체 웨이퍼(실리콘)에 빛을 조사하면, 반도체 중에 전자 및 정공(캐리어)이 생성된다. 생성된 전자와 정공은 재결합하고 소멸한다. 이와 같이, 캐리어가 생성되고 재결합하고 소멸할 때까지의 평균 수명이 “라이프 타임”이라고 불린다. 또한, “라이프 타임”은, 재결합 라이프 타임, 및 캐리어 라이프 타임이라고도 불린다.
광 조사 등에 의하여 반도체 웨이퍼에 과잉의 전자와 정공의 캐리어를 주입하였을 때, 반도체 웨이퍼 중에 격자 결함이나 중금속 불순물 등에 의한 트랩(포획) 준위가 있으면, 이들의 캐리어는 트랩을 통하여 재결합하기 때문에, 라이프 타임은 저하한다. 즉, 라이프 타임이 향상하는 것은, 캐리어 이동도의 향상에도 이어지고, 완성되는 트랜지스터의 전기적 특성(고속 동작 등)의 향상을 실현할 수 있다.
본 실시예에서 사용한 시료인 SOI 기판의 구성에 대해서 설명한다. 도 15는, 본 실시예에서 특성을 평가한 SOI 기판의 구성을 나타내는 단면도이다. 도 15에 도시하는 SOI 기판은, 상기 실시형태 1에서 설명한 도 1a 내지 도 1e의 공정을 거쳐 제작한 것이며, 유리 기판 위에 절연막을 통하여 단결정 실리콘 층이 접착된다. 또한, 본 실시예에서는, 지지 기판으로서 유리 기판, 단결정 반도체 기판으로서 단결정 실리콘 기판을 사용하였다. 이하, SOI 기판의 제작 방법을 간단히 설명 한다.
우선, 단결정 실리콘 층(1012)을 형성하기 위한 단결정 실리콘 기판을 준비하였다. 단결정 실리콘 기판의 일 표면 위에 산화 처리를 행하고, 단결정 실리콘 기판의 표면에 산화막을 100nm 형성하였다. 산화 처리는, 산화성 분위기 중에 염소 원소를 포함하는 가스를 첨가하였다.
다음, 이온 도핑 장치를 사용하여 단결정 실리콘 기판에 이온을 조사하고, 상기 단결정 실리콘 기판에 취화 영역을 형성하였다. 취화 영역을 형성할 때, 원료 가스로서는, 100% 수소 가스를 사용하고, 수소 가스를 여기하여 생성된 플라즈마 중의 이온을 질량 분리하지 않고, 전압으로 가속하여 단결정 실리콘 기판에 조사하였다. 또한, 이온의 조사는 산화질화실리콘층(1002a), 및 질화산화실리콘층(1002b)이 형성되는 면으로부터 행하였다. 이 때의 도핑 조건은, 전원 출력 100W, 가속 전압 40kV, 도즈량은 2.2×1016ions/cm2로 하였다.
이온 도핑 장치에서는, 수소 가스를 여기함으로써, H+ 이온, H2 + 이온, H3 + 이온의 3종 이온종이 생성된다. 본 실시예에서는, 수소 가스를 여기하여 생성된 모든 이온종을 전압으로 가속하여 단결정 실리콘 기판에 조사하였다. 이 때, 수소 가스로 생성된 이온종 중, 80% 정도가 H3 + 이온이다. 또한, 분리되는 단결정 실리콘 층(1012)이 100nm 이상 120nm 이하가 되도록 취화 영역이 형성되는 막 두께 방향의 깊이를 제어하였다.
절연층을 형성한 단결정 실리콘 기판(1001)과, 유리 기판(1011)을 순수 중에서 초음파 세정하고, 오존수를 포함하는 순수로 세정한 후, 절연층을 사이에 두고 단결정 실리콘 기판과 유리 기판을 접합하였다. 즉, 유리 기판(1011)의 일 표면과 단결정 실리콘 기판(1001)의 취화 영역이 형성된 측의 산화실리콘층(1005)의 일 표면을 접합면으로서 밀착시켜 접합하였다.
유리 기판과 단결정 실리콘 기판을 접합한 것에, 저항 가열식의 종형로(縱型爐)에 600℃의 가열 처리를 행하여, 단결정 실리콘 기판에 형성된 취화 영역에 있어서, 단결정 실리콘 층(1012)을 분리하였다. 절연층을 사이에 끼워서 단결정 실리콘 층(1012)이 접합된 유리 기판(1011)이 얻어졌다.
다음, 얻어진 단결정 실리콘 층(1012) 표면에, 제 1 드라이 에칭 처리를 행하고, 단결정 실리콘 층의 표면을 5nm 내지 15nm 정도 제거하였다. 제 1 드라이 에칭의 조건은, 에칭 가스인 염소의 유량 100sccm, 코일형의 전극에 투입하는 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 반응 압력 1.0Pa, 하부 전극의 온도를 70℃로 하여 처리하였다.
다음, 드라이 에칭을 행한 후의 단결정 실리콘 층에 레이저 광을 조사하였다. 레이저 광의 조사 조건은 파장 308nm의 빔을 발진하는 XeCl 엑시머 레이저를 사용하여 펄스 폭을 25nsec로 하고, 반복 주파수를 30Hz로 하였다.
다음, 레이저 광이 조사된 단결정 실리콘 층(1012)에 제 2 드라이 에칭 처리를 행하여 단결정 실리콘 층을 40nm 내지 45nm 정도 제거하여 단결정 실리콘 층의 막 두께가 55nm 내지 65nm가 되도록 하였다. 제 2 드라이 에칭의 조건은, 에칭 가 스인 염소의 유량 100sccm, 코일형의 전극에 투입하는 전력은 150W, 하부 전극에 투입하는 전력 40W, 반응 압력 1.0Pa, 하부 전극의 온도를 40℃로 하여 처리하였다. 이상에 의하여 얻어진 단결정 실리콘 층을 시료 A로 하였다.
다음에, 시료 A와 같은 제작 방법에 의하여 형성한 단결정 실리콘 층에 대해서 열 처리를 행한 단결정 실리콘 층을 준비하였다. 열 처리는 600℃에서 4시간의 조건으로 행하였다. 이상에 의하여 얻어진 단결정 실리콘 층을 시료 B로 하였다.
다음, 시료 A와 같은 제작 방법에 의하여 형성한 단결정 실리콘 층에 대해서 수증기를 사용하여 플라즈마 처리를 행한 단결정 실리콘 층을 준비하였다. 플라즈마 처리의 조건은 H2O의 유량 300sccm, 코일형의 전극에 투입하는 전력 1800W, 반응 압력 66.5Pa, 하부 전극의 온도를 250℃로 하여 180초 처리하였다. 이상에 의하여 얻어진 단결정 실리콘 층을 시료 C로 하였다.
시료 A, 시료 B, 시료 C의 단결정 실리콘 층에 포함되는 캐리어의 라이프 타임을 마이크로파 광 도전 감쇠법(Microwave Photo Conductivity Decay: μ-PCD법)에 의하여 평가하였다. μ-PCD법이란, 비접촉으로 라이프 타임을 평가할 수 있는 측정법의 하나이며, 단결정 실리콘 층에 마이크로파 및 펄스 레이저 광을 조사하여 단결정 실리콘 층에 과잉의 캐리어가 생성될 때부터 상기 캐리어가 재결합하고 소멸할 때까지의 라이프 타임을 측정하는 방법이다. 캐리어의 생성에 의하여 단결정 실리콘 층의 도전율이 증가하기 때문에, 단결정 실리콘 층에 조사하는 마이크로파의 반사율이 과잉의 캐리어 밀도에 대해서 변화한다. 상기 마이크로파의 반사율의 감소 시간을 측정함으로써, 캐리어의 라이프 타임을 측정할 수 있다.
본 실시예에서는, 마이크로파를 사용한 결정성 평가 장치(KOBELCO Research Institute, Inc. 제)을 사용하여 시료 A, 시료 B, 시료 C에 13.56MHz의 마이크로파 및 파장이 349nm의 YLG 레이저의 3배파를 조사하여 마이크로파의 위상차(位相差)를 측정하는 전압계에 의하여 캐리어의 발생에 의하여 변화하는 반사 강도의 경시 변화를 측정하였다. 측정은 단결정 실리콘 층의 분리 후, 제 1 드라이 에칭 처리 후, 레이저 조사 후, 제 2 드라이 에칭 처리 후, 열 처리 후 또는 플라즈마 처리후의 공정마다 행하였다. 측정값의 피크가 급준(急峻)하기 때문에, 캐리어의 재결합에 의한 소멸 시간을 측정할 수 없다. 그러나, 반사 강도의 피크값이 클수록 상대적으로 캐리어의 라이프 타임이 길고, 결정성이 좋은 것을 나타낸다. 따라서, 반사 강도의 피크값에 따라 각 시료의 캐리어의 라이프 타임을 비교하였다. 또한, 본 실시예에서 비교한 반사 강도의 피크값은 규격화된다. 반사 강도의 피크값은 단결정 실리콘 층의 막 두께에 비례(比例)하기 때문에, 막 두께로 보정함으로써 결정성의 정보를 추출할 수 있다. 따라서, 규격화된 피크값은 반사 강도 피크값은 단결정 실리콘 층의 막 두께(nm)로 나눔으로써 구할 수 있다.
표 1 및 도 16에 시료 A, 시료 B, 시료 C의 라이프 타임 측정 결과를 나타낸다. 도 16에 있어서, 가로축은 시료 A, 시료 B, 시료 C이며, 세로축은 반사 강도 피크값이다. 반사 강도의 피크값이 클수록 라이프 타임이 긴 것을 나타낸다.
[표 1]
표 1 및 도 16에 의하여 시료 C, 시료 B, 시료 A의 순으로 제 2 에칭 후의 반사 강도 피크값이 큰 것을 알 수 있었다. 즉, 제 2 드라이 에칭을 행한 후에 수증기를 사용하여 플라즈마 처리를 행한 단결정 실리콘 층이 라이프 타임이 가장 긴 것을 알 수 있었다. 따라서, 제 2 드라이 에칭 후, 수증기를 사용하여 플라즈마 처리를 행함으로써, 단결정 실리콘 층의 라이프 타임을 비약적으로 향상시킬 수 있는 것을 알 수 있었다.
이상의 결과에 의하여, 본 발명의 일 형태를 적용함으로써, 내열성이 낮은 지지 기판을 사용한 경우라도, 충분히 결정 결함을 저감시킬 수 있는 것을 확인할 수 있었다. 또한, 결정성이 뛰어난 SOI 기판을 수율 좋게 제작할 수 있는 것을 확인할 수 있었다.
[실시예 2]
본 실시예에서는, 제 2 에칭 처리가 행해진 후, 플라즈마 처리가 행하여진 단결정 반도체 층을 사용하여 박막 트랜지스터의 특성에 대해서 도 18a 및 도 18b 에 나타내는 결과를 사용하여 설명한다. 이하에 본 실시예에서 사용한 박막 트랜지스터에 대해서 설명한다.
도 17에 본 실시예에서 제작한 박막 트랜지스터의 구조를 도시한다. 본 실시예의 박막 트랜지스터의 구조는, 싱글 게이트 구조이다. 유리 기판 위에 산화 처리에 의하여 형성된 산화실리콘막(막 두께 100nm)이 형성된다. 또한, 실리콘 층 위에 게이트 절연층(막 두께 10nm의 산화실리콘층과 막 두께 10nm의 산화질화실리콘층의 적층), 게이트 절연층 위에 게이트 전극층(막 두께 30nm의 질화탄탈층과 막 두께 370nm의 텅스텐의 적층)이 형성된다. 실리콘 층에는 소스 영역 및 드레인 영역(n형을 부여하는 불순물 원소로서 인을 포함하는 불순물 영역)에 접속하는 소스 전극층 및 드레인 전극층(막 두께 60nm의 티타늄층, 막 두께 40nm의 질화티타늄층, 막 두께 300nm의 알루미늄층, 막 두께 100nm의 티타늄층의 순으로 적층)이 형성된다. 또한, 실리콘층의 소스 영역 및 드레인 영역(p형을 부여하는 불순물 원소로서 붕소를 포함하는 불순물 영역)에 접속하는 소스 전극층 및 드레인 전극층(막 두께 60nm의 티타늄층, 막 두께 40nm의 질화티타늄층, 막 두께 300nm의 알루미늄층, 막 두께 100nm의 티타늄층의 순으로 적층)이 형성된다. 또한, 박막 트랜지스터는 층간 절연층(막 두께 50nm의 산화실리콘막, 막 두께 300nm의 질화산화실리콘막, 막 두께 450nm의 산화실리콘막의 순으로 적층)이 형성된다. 본 실시예에 따른 박막 트랜지스터는, 채널 길이 L을 10㎛, 채널 폭 W를 8㎛가 되도록 형성하였다.
도 18a 및 도 18b에 상기 박막 트랜지스터의 드레인 전류-게이트 전압(ID-VG) 특성, 전계 효과 이동도-게이트 전압(μFE-VG) 특성을 측정한 결과를 나타낸 다. 도 18a는 n채널형 박막 트랜지스터의 측정 결과, 도 18b는 p채널형 박막 트랜지스터의 결과이다. 여기서, ID-VG 특성을 나타내는 그래프는, 가로축은 전압(V)을 나타내고, 세로축은 전류(A)을 나타낸다. 또한, VG-μFE 특성을 나타내는 그래프는, 가로축은 전압(V)을 나타내고, 세로축은 전계 효과 이동도(cm2/Vs)를 나타낸다. 측정은 드레인 전압(VD)은 1V와 3V로 하고, 게이트 전압(VG)을 -6V 내지 6V까지 변동시켰다. 또한, 도 18a 및 도 18b는, 16포인트 측정한 실험 결과이다.
이상의 결과에 의하여, 본 발명의 일 형태를 적용함으로써, 내열성이 낮은 지지 기판을 사용한 경우라도 충분히 결정 결함을 저감시킬 수 있는 것을 확인할 수 있었다. 또한, 결정성이 뛰어난 SOI 기판을 수율 좋게 제작할 수 있는 것을 확인할 수 있었다. 또한, 이러한 SOI 기판을 사용하여 뛰어난 특성의 반도체 장치를 제작할 수 있는 것을 확인할 수 있었다.
도 1a 내지 도 1e는 실시형태 1에 따른 SOI 기판의 제작 방법을 설명하는 도면.
도 2a 내지 도 2d는 실시형태 1에 따른 SOI 기판의 제작 방법을 설명하는 도면.
도 3은 플라즈마 처리 장치의 일례를 도시하는 개요 구성도.
도 4a 내지 도 4f는 실시형태 2에 따른 SOI 기판의 구성을 설명하는 도면.
도 5는 실시형태 2에 따른 SOI 기판의 구성을 설명하는 도면.
도 6은 실시형태 2에 따른 SOI 기판의 구성을 설명하는 도면.
도 7a 내지 도 7e는 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 8a 내지 도 8c는 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 9는 SOI 기판에 의하여 얻어지는 마이크로프로세서의 구성을 도시하는 블록도.
도 10은 SOI 기판에 의하여 얻어지는 RFCPU의 구성을 도시하는 블록도.
도 11a는, 액정 표시 장치의 화소의 평면도이고, 도 11b는 J-K 절단선에 의한 도 11a의 단면도.
도 12a는 일렉트로루미네선스 표시 장치의 화소의 평면도이고, 도 12b는 J-K 절단선에 의한 도 12a의 단면도.
도 13a 내지 도 13f는 본 발명의 일 형태가 적용되는 전자 기기를 도시하는 도면.
도 14a 내지 도 14c는 본 발명의 일 형태가 적용되는 휴대 전화를 도시하는 도면.
도 15는 실시예 1에 따른 SOI 기판의 구성을 설명하는 도면.
도 16은 단결정 실리콘 층의 라이프 타임 평가 측정 결과를 도시하는 그래프.
도 17은 실시예 2에 따른 반도체 장치의 구성을 설명하는 도면.
도 18a 및 도 18b는 실시예 2에 따른 반도체 장치의 전류 전압 특성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 단결정 반도체 기판 102: 절연막
103: 취화 영역 104: 단결정 반도체 기판
111: 지지 기판 112: 단결정 반도체층
Claims (30)
- 단결정 반도체 기판의 표면에 절연막을 형성하는 단계와;상기 절연막을 통하여 상기 단결정 반도체 기판에 이온 빔을 조사함으로써, 상기 단결정 반도체 기판에 취화 영역을 형성하는 단계와;상기 단결정 반도체 기판의 상기 취화 영역이 형성된 측의 상기 절연막과, 지지 기판의 한쪽의 면을 접합하는 단계와;열 처리를 행함으로써 상기 취화 영역에 있어서 상기 단결정 반도체 기판을, 단결정 반도체 층이 접합된 상기 지지 기판과 상기 단결정 반도체 기판의 일부로 분리하는 단계와;상기 단결정 반도체 층에 레이저 광을 조사하는 단계와;상기 단결정 반도체 층의 표면을 에칭하는 단계와;상기 단결정 반도체 층의 표면에 플라즈마 처리를 행하는 단계를 포함하고,상기 단결정 반도체 층의 표면은 상기 플라즈마 처리에서 OH 유리기를 포함하는 플라즈마에 노출되는, SOI 기판의 제작 방법.
- 단결정 반도체 기판의 표면에 절연막을 형성하는 단계와;상기 절연막을 통하여 상기 단결정 반도체 기판에 이온 빔을 조사함으로써, 상기 단결정 반도체 기판에 취화 영역을 형성하는 단계와;상기 단결정 반도체 기판의 상기 취화 영역이 형성된 측의 상기 절연막과 지지 기판의 한쪽의 면을 접합하는 단계와;열 처리를 행함으로써 상기 취화 영역에 있어서 상기 단결정 반도체 기판을, 단결정 반도체 층이 접합된 상기 지지 기판과 상기 단결정 반도체 기판의 일부로 분리하는 단계와;상기 단결정 반도체 층에 레이저 광을 조사하는 단계와;상기 단결정 반도체 층의 표면을 에칭하는 단계와;상기 단결정 반도체 층의 표면에 플라즈마 처리를 행하는 단계와;상기 단결정 반도체 층에 열 처리를 행하는 단계를 포함하고,상기 단결정 반도체 층의 표면은, 상기 플라즈마 처리에 있어서 OH 유리기를 포함하는 플라즈마에 노출되는, SOI 기판의 제작 방법.
- 단결정 반도체 기판의 표면에 절연막을 형성하는 단계와;상기 절연막을 통하여 상기 단결정 반도체 기판에 이온 빔을 조사함으로써, 상기 단결정 반도체 기판에 취화 영역을 형성하는 단계와;상기 단결정 반도체 기판의 상기 취화 영역이 형성된 측의 상기 절연막과 지지 기판의 한쪽의 면을 접합하는 단계와;열 처리를 행함으로써 상기 취화 영역에 있어서 상기 단결정 반도체 기판을, 단결정 반도체 층이 접합된 상기 지지 기판과 상기 단결정 반도체 기판의 일부로 분리하는 단계와;상기 단결정 반도체 층에 레이저 광을 조사하는 단계와;상기 단결정 반도체 층의 표면을 에칭하는 단계와;상기 단결정 반도체 층에 열 처리를 행하는 단계와;상기 단결정 반도체 층의 표면에 플라즈마 처리를 행하는 단계를 포함하고,상기 단결정 반도체 층의 표면은, 상기 플라즈마 처리에 있어서 OH 유리기를 포함하는 플라즈마에 노출되는, SOI 기판의 제작 방법.
- 단결정 반도체 기판의 표면에 제 1 절연막을 형성하는 단계와;상기 제 1 절연막을 통하여 상기 단결정 반도체 기판에 이온 빔을 조사함으로써, 상기 단결정 반도체 기판에 취화 영역을 형성하는 단계와;상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와;상기 제 1 절연막과 상기 제 2 절연막을 사이에 두고, 상기 단결정 반도체 기판과 지지 기판이 대향하도록 상기 지지 기판의 한쪽의 면에 상기 단결정 반도체 기판을 접합하는 단계와;열 처리를 행함으로써 상기 취화 영역에 있어서 상기 단결정 반도체 기판을, 단결정 반도체 층이 접합된 상기 지지 기판과 상기 단결정 반도체 기판의 일부로 분리하는 단계와;상기 단결정 반도체 층에 레이저 광을 조사하는 단계와;상기 단결정 반도체 층의 표면을 에칭하는 단계와;상기 단결정 반도체 층의 표면에 플라즈마 처리를 행하는 단계를 포함하고,상기 단결정 반도체 층의 표면은, 상기 플라즈마 처리에 있어서 OH 유리기를 포함하는 플라즈마에 노출되는, SOI 기판의 제작 방법.
- 단결정 반도체 기판 위에 제 1 절연막을 형성하는 단계와;상기 제 1 절연막을 통하여 상기 단결정 반도체 기판에 이온 빔을 조사함으로써, 상기 단결정 반도체 기판에 취화 영역을 형성하는 단계와;지지 기판에 바이어스 전압을 인가하여 제 1 플라즈마 처리를 행함으로써 상기 지지 기판을 평탄화하는 단계와;상기 평탄화된 지지 기판 위에 스퍼터링법을 사용하여 알루미늄을 포함하는 제 2 절연막을 형성하는 단계와;상기 제 1 절연막과 상기 제 2 절연막을 사이에 두고, 상기 단결정 반도체 기판과 상기 지지 기판이 대향하도록 상기 지지 기판의 한쪽의 면에 상기 단결정 반도체 기판을 접합하는 단계와;열 처리를 행함으로써 상기 취화 영역에 있어서 상기 단결정 반도체 기판을, 단결정 반도체 층이 접합된 상기 지지 기판과 상기 단결정 반도체 기판의 일부로 분리하는 단계와;상기 단결정 반도체 층에 레이저 광을 조사하는 단계와;상기 단결정 반도체 층의 표면을 에칭하는 단계와;상기 단결정 반도체 층의 표면에 플라즈마 처리를 행하는 단계를 포함하고,상기 단결정 반도체 층의 표면은, 상기 플라즈마 처리에 있어서 OH 유리기를 포함하는 플라즈마에 노출되는, SOI 기판의 제작 방법.
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- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 플라즈마 처리는 상기 단결정 반도체 층이 접합된 상기 지지 기판을 가열하면서 행하는, SOI 기판의 제작 방법.
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- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 플라즈마 처리는 플라즈마 발생실과 반응실이 서로 분리되는 플라즈마 처리 장치에서 행하는, SOI 기판의 제작 방법.
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