KR100774818B1 - Ｓｏｉ기판 - Google Patents

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Abstract

본 발명은 SOI 기판에 관한 것으로, 더욱 상세하게는 셀프 히팅 현상을 감소시킬 수 있는 SOI 기판에 관한 것이다.
본 발명의 SOI 기판의 구조는 벌크 실리콘 기판과 상기 벌크 실리콘 기판의 상면에 형성된 열전도율이 높은 절연층과 상기 절연층의 상면에 형성된 소자 실리콘층을 포함하여 이루어진 것을 특징으로 한다. 또한, 본 발명의 SOI 기판의 제조방법은 벌크 실리콘 기판에 열전도율이 높은 절연층을 증착하는 제1 단계와 상기 절연층의 상면에 소자 실리콘층을 형성하는 제2 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 SOI 기판에 의하면 종래의 BOX 대신 열전도율이 우수한 절연막을 구비함으로써 SOI 소자의 기본적인 특성을 유지하면서 셀프 히팅에 의한 소자의 성능 및 신뢰성 감소를 방지할 수 있는 효과가 있다.
SOI(Silicon on insulator), 셀프 히팅, 열전도율, 매몰 산화막

Description

ＳＯＩ기판{Silicon on insulator wafer}
도 1은 종래의 기술에 따른 SOI 구조를 갖는 반도체 기판에 형성된 MOS 트랜지스터의 단면도,
도 2는 본 발명의 일실시예에 따른 SOI 구조를 갖는 반도체 기판에 형성된 MOS 트랜지스터의 단면도,
도 3은 본 발명의 다른 일실시예에 따른 SOI 구조를 갖는 반도체 기판에 형성된 MOS 트랜지스터의 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 실리콘 기판 20, 200 : 절연층
30 : 실리콘층 100 : 벌크 실리콘 기판
300 : 소자 실리콘층 400 : 실리콘질화막
본 발명은 SOI 기판에 관한 것으로, 더욱 상세하게는 셀프 히팅 현상을 감소시킬 수 있는 SOI 기판에 관한 것이다.
통상적인 실리콘 집적회로에서 사용되는 접합 분리(junction isolation)는 소정의 도핑 수준과 디멘젼하에서 ±30V 정도의 공급전압이 가해지면 접합 파괴(junction breakdown)가 발생되기 때문에 고전압의 응용에는 적용하기 어렵다.
따라서 소자의 주위를 완전히 둘러싸는 분리 기술인 SOI 기술이 개발되었으며, 이러한 SOI 기판에서 제작되는 집적회로는 제작과정 및 결과 구조가 단순하여 칩사이즈를 줄일 수 있을 뿐만 아니라 기생 커패시턴스가 감소되기 때문에 회로의 동작속도가 빠르다는 장점이 있다. 최근 반도체 소자의 저소비 전력화 또는 동작 속도의 고속화를 도모하기 위하여 SOI(Silicon on insulator) 기술은 그 적용범위가 확대되고 있다.
상기 SOI 기판의 구조(이하 'SOI 구조'라 한다)란 실리콘웨이퍼 상에 절연막이 있고, 상기 절연막의 상부에 다시 단결정 실리콘(single crystalline silicon)이 존재하는 구조를 말한다.
도 1은 종래의 기술에 따른 SOI 구조를 갖는 반도체 기판에 형성된 MOS 트랜지스터의 단면도이다.
첨부된 도 1에 도시한 바와 같이 상기 SOI 구조는 단위 소자가 형성되는 실리콘층(30)이 절연층(20)을 사이에 두고 하부 실리콘 기판(10)과 전기적으로 완전히 분리되는 구조를 말한다.
이러한 SOI 기술은 미세한 디자인 룰(design rule)을 가지는 고집적화된 반 도체 소자를 구현시 정션 커패시턴스(junction capacitance)를 감소시킬 수 있고, 샐로우 소스/드레인을 구현할 수 있으며, 쇼트 채널 효과(short channel effect)의 억제가 용이하여 소자의 스케일링(scaling)에 유리한 장점이 있다.
그러나, SOI 기판 상에 형성된 MOS 트랜지스터는 채널이 형성되는 바디(body) 영역의 전위가 플로팅(floating) 상태로 존재함에 따라 발생되는 기판 플로팅 효과가 발생하며, 또한 첨부된 도 1에 도시한 바와 같이 실리콘층(30) 아래에 절연층(20)으로서 매몰 산화막(buried oxide, 이하 'BOX'라 한다)이 존재함으로써 상기 바디 영역의 실리콘층(30)에 형성된 소자에서 셀프 히팅(self heating)에 따른 문제점이 발생한다.
플로팅 효과란 소자 작동시 발생된 전하가 과도하게 바디 영역에 축적되고(excess carrier), 이로 인해 기생 바이폴라-유도 브레이크 다운(parasitic bipolar-induced breakdown) 및 래치업(latch up) 등과 같은 현상이 발생되는 것을 말하며, 셀프 히팅이란 반도체 동작시 발생된 열이 축적되어 반도체 내부의 온도가 상승되는 현상을 말한다.
상기 셀프 히팅에 의한 소자의 성능 감소 및 신뢰성 감소는 SOI 기술을 사용하여 반도체를 제작하는데 있어서 반드시 해결해야하는 과제이다. 이러한 셀프 히팅이 발생하는 근본 원인은 실리콘(Si)에 비하여 BOX로 사용되는 실리콘산화막(SiO2)의 열전도율이 낮아서 소자의 구동시에 발생하는 열을 효과적으로 방출하지 못하는 것에 기인한다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, SOI 소자의 기본적인 특성을 유지하면서 셀프 히팅에 의한 소자의 성능 감소 및 신뢰성 감소를 방지할 수 있는 SOI 기판을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 SOI 기판은 벌크 실리콘 기판과 상기 벌크 실리콘 기판의 상면에 형성된 Al2O3막으로 이루어진 절연층과 상기 절연층의 상면에 형성된 실리콘질화막, 상기 실리콘질화막의 상면에 형성된 소자 실리콘층을 포함하여 이루어진 것을 특징으로 한다.
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이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 따른 SOI 구조를 갖는 반도체 기판에 형성된 MOS 트랜지스터의 단면도이다.
본 발명의 일실시예에 따른 SOI 기판의 구조는 벌크 실리콘 기판(100), 절연층(200), 소자 실리콘층(300)을 포함하여 이루어져 있다.
상기 벌크 실리콘 기판(100)은 통상적인 반도체 제조 공정에 사용되는 웨이퍼를 말한다. 따라서 P형 기판 또는 N형 기판을 사용할 수 있으며, 상기 소자 실리콘층을 물리적으로 지지하는 역할을 한다.
상기 절연층(200)은 실리콘산화막(SiO2) 보다 열전도율(thermal conductivity)가 높은 절연물질로 이루어진 막이다.
상기 소자 실리콘층(300)은 반도체 제조 공정에 의하여 제조되는 MOS 트랜지스터의 채널이 형성되는 층이다.
첨부된 도 2에 도시한 바와 같이 본 발명의 일실시예에 따른 SOI 기판의 구조는 벌크 실리콘 기판(100), 절연층(200), 소자 실리콘층(300)이 순차로 적층되어 형성되는 구조로서, 종래의 BOX 대신 열전도율이 우수한 절연막에 의하여 셀프 히팅에 의한 소자의 성능 및 신뢰성 감소를 방지할 수 있는 것이다.
본 발명의 다른 일실시예에 따른 SOI 기판의 구조의 상기 절연층(200)은 Al2O3막으로 이루어진 것이 바람직하다. 따라서 종래의 실리콘산화막(SiO2)으로 이루어진 BOX 대신 열전도율이 우수한 Al2O3막에 의하여 셀프 히팅 현상을 억제할 수 있는 것이다.
도 3은 본 발명의 다른 일실시예에 따른 SOI 구조를 갖는 반도체 기판에 형성된 MOS 트랜지스터의 단면도이다.
첨부된 도 3에 도시한 바와 같이 본 발명의 또 다른 일실시예에 따른 SOI 기판의 구조에서 상기 절연층(200)과 상기 소자 실리콘층(300) 사이에 실리콘질화막(400)이 형성되는 것이 바람직하다. 이는 후술되는 본딩(bonding) 단계에서 열처리에 의하여 상기 절연층(200) 또는 상기 소자 실리콘층(300)의 특성이 변하는 것을 방지하기 위한 목적으로 사용된다.
본 발명의 일실시예에 따른 SOI 기판의 제조방법은 벌크 실리콘 기판(100)에 열전도율이 높은 절연층(200)을 증착하는 제1 단계와 상기 절연층(200)의 상면에 소자 실리콘층(300)을 형성하는 제2 단계를 포함하여 이루어진 것이다.
상기 제1 단계에서 절연층(200)을 증착하는 방식으로는 일반적인 화학기상증착(chemical vapor deposion) 방식을 사용하여 증착하는 것이다. 또한 상기 제2 단계에서 형성되는 소자 실리콘층은 에피택셜(epitaxial) 방식 또는 본딩(bonding) 방식에 의하여 형성된다.
본 발명의 다른 일실시예에 따른 SOI 기판의 제조방법의 제1 단계는 원자층 증착법(atomic layer deposition)에 의하여 증착하는 것이 바람직하다. 따라서 나노 CMOS 소자 또는 단전자 소자 등을 제조시 요구되는 절연층의 박막화에 유리한 장점이 있다.
본 발명의 또 다른 일실시예에 따른 SOI 기판의 제조방법의 제2 단계는 본딩 방식에 의하여 접합시키는 것이 바람직하다. 즉 이러한 본딩 방식의 예로서 '스마트-컷'(smart cut) 공정 기술로 접합시키는 것을 설명하면, 단결정 실리콘으로 이루어진 소자 실리콘 기판을 열산화 공정을 수행하여 표면에 산화막을 형성시킨다.
이후 고전압의 수소 이온을 주입한다. 이때 사용되는 주입 에너지는 대략 125 KeV 이고, 도즈는 대략 6×1016cm-2이다. 전술한 바와 같이 이 단계에서 후속되는 열처리에 의하여 유전막 또는 상기 소자 실리콘층의 특성이 변하는 것을 방지하기 위해 실리콘질화막을 증착하는 것도 가능하다.
이어서, 유전막이 증착된 벌크 실리콘 기판과 상기 수소 이온이 주입된 소자 실리콘 기판을 압착하면서 고온의 질소 분위기하에서 열처리를 수행하여 상기 수소이온 주입 부분을 벽개(劈開, cleavage)한다. 이후 벽개면을 화학적기계적 연마 공정을 수행하여 본 발명의 SOI 기판을 완성한다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 SOI 기판에 의하면 종래의 BOX 대신 열전도율이 우수한 절연막을 구비함으로써 SOI 소자의 기본적인 특성을 유지하면서 셀프 히팅에 의한 소자의 성능 및 신뢰성 감소를 방지할 수 있는 효과가 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 벌크 실리콘 기판과 상기 벌크 실리콘 기판의 상면에 형성된 Al2O3막으로 이루어진 절연층과 상기 절연층의 상면에 형성된 실리콘질화막, 상기 실리콘질화막의 상면에 형성된 소자 실리콘층을 포함하여 이루어진 것을 특징으로 하는 SOI 기판.
  4. 삭제
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  6. 삭제
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