JP2007528592A - スタガー式ローカル接続構造を持つメモリセルアレイ - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 210000004027 cell Anatomy 0.000 claims description 123
- 238000007667 floating Methods 0.000 claims description 49
- 210000000352 storage cell Anatomy 0.000 claims description 38
- 239000012212 insulator Substances 0.000 claims description 15
- 238000002513 implantation Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims 2
- 230000008878 coupling Effects 0.000 abstract description 6
- 238000010168 coupling process Methods 0.000 abstract description 6
- 238000005859 coupling reaction Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 87
- 238000004519 manufacturing process Methods 0.000 description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- 125000006850 spacer group Chemical group 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 14
- 239000000377 silicon dioxide Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 239000004020 conductor Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 239000007943 implant Substances 0.000 description 7
- 229910017464 nitrogen compound Inorganic materials 0.000 description 7
- 150000002830 nitrogen compounds Chemical class 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910008065 Si-SiO Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910006405 Si—SiO Inorganic materials 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008570 general process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- -1 HfSi x O y Inorganic materials 0.000 description 2
- 229910006249 ZrSi Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
Description
この各導電性インターコネクトは、1つおきの導電性インターコネクトが、第1列の右側に隣接する列の第2ソース/ドレイン領域に接続するように、また、1つおきの導電性インターコネクトが、第1列の左側に隣接する列の第2ソース/ドレイン領域に接続するように配置される。第1列内の、1つおきの第2ソース/ドレイン領域は、全ての導電性インターコネクトから絶縁しており、また、フロートする。
図3は、スタガー式ローカル接続電荷蓄積メモリセルアレイ50の一般的な実施形態の上面図を示す。図4a及び4bはそれぞれ、図3の各断面配線HA−HA及びHB−HBにおいて、電荷蓄積メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の水平方向の行の断面図を表す。図4c及び図4dはそれぞれ、図3の各断面配線VC−VC及びVD−VDにおいて、電荷捕獲メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の垂直方向の列の断面図を表す。
i)ソース/ドレイン領域64、
ii)導電性インターコネクト72、及び、
iii)導電性インターコネクト72及びワード線68上の金属層(図示せず)間を接続し得るいずれのビア、
のうちのいずれかへの、どのような電流フローを妨げることができる膜厚、である。
図5a及び図5bはそれぞれ、図3の各断面配線HA−HA、HB−HBにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の水平方向の行の断面図を表す。図5c及び図5dはそれぞれ、図3の各断面配線VC−VC、VD−VDにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ50の列の断面図を表す。
i)ソース/ドレイン領域64、
ii)導電性インターコネクト72、及び、
iii)導電性インターコネクト72及びワード線68上の金属層(図示せず)間を結合し得るいずれのビア51、
のうちのいずれかへの、いずれの電流フローも妨げる膜厚、である。
図6は、メモリセルアレイ50の電荷捕獲絶縁メモリセルを製造する一般的なプロセスステップのフローチャートを表す。
図7から図12までは、選択したプロセスステップ中の、メモリセルアレイ50の一部の断面図を表す。
図14は、メモリセルアレイ50のフローティングゲートメモリセルの実施形態を製造する、一般的なプロセスステップのフローチャートを表す。図15から図22は、選択したプロセスステップの間の、メモリセルアレイ50の一部の断面図を表す。
図23は、集積回路メモリシステム160の他の実施形態の図を表す。システム160は、スタガー式ローカル接続電荷蓄積メモリセルアレイ162を含む。このメモリセルアレイ162は、基板54のコア領域65に製造された、複数の電荷蓄積メモリセル52、及び、基板54の周辺領域66に製造された制御回路を含む。
Claims (10)
- 半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、
前記列方向(69)に延在する半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在し、
前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャンル領域(58)の両側に存在する2つの絶縁トレンチ(62)間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャンル領域(58)に隣接して、且つ、前記チャンル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、
各前記チャネル領域(58)上に配置された電荷蓄積セル(53)を含み、
複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、
複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、各前記ソース/ドレイン領域(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列方向(69)において、各前記チャンル領域(58)の両側の2つの前記ソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)によって、別の、且つ隣接するソースドレインコントロールラインに結合するようにスタガー式パターンで並べられた、
メモリセルアレイ。 - 前記ソース/ドレインコントロールライン(70)の各々は、導電性インターコネクト(72)から離間されており、
前記アレイは、複数の導電性ビア(51)を更に含み、各前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から複数のインターコネクト(72)のうちのただ1つへと延在する、請求項1に記載のメモリセルアレイ(50)。 - 前記ソース/ドレインコントロールライン(70)は、前記ワード線(68)上に配置されるとともに、前記ワード線(68)から分離されており、且つ、
各前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から、離れて隣接するワード線(68)間の複数の導電性インターコネクト(72)の1つのへと下方に延在する、請求項2に記載のメモリセルアレイ(50)。 - 各前記電荷蓄積セル(63)はフローティングゲート電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(55)、
前記ワード線(68)に隣接する上部絶縁層(57)、及び、
前記トンネル絶縁層(55)及び上部絶縁層(57)間に配置された導電ゲート(56)、を含む、請求項3に記載のメモリセルアレイ(50)。 - 各前記電荷蓄積セル(63)は電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(60a)、
前記ワード線(68)に隣接する上部絶縁層(60c)、及び、
前記トンネル絶縁層(60a)及び上部絶縁層(60c)間に配置された電荷捕獲絶縁体(60b)、を含む、請求項3に記載のメモリセルアレイ(50)。 - 半導体基板(54)に製造された2次元アレイのメモリセル(52)を含み、前記メモリセル(52)は、水平な行方向(67)を定義する複数のメモリセルの行(52)及び前記水平な行方向(67)に垂直な列方向(69)を定義する複数のメモリセルの列(52)に配列されており、
前記列方向(69)において延在する半導体基板(54)内の複数の絶縁トレンチ(62)を含み、各前記絶縁トレンチ(62)はメモリセル(52)の2つの隣接する列と列との間に延在しており、
前記半導体基板(54)内に、複数の略長方形のチャネル領域(58)を含み、各前記チャネル領域(58)は、前記チャンル領域(58)の両側に存在する2つの絶縁トレンチ(62)間に、水平な行方向(67)に延在しているとともに、2つの半導体接合によって、列方向(69)に延在しており、前記各半導体接合は、前記チャンル領域(58)に隣接して、且つ、前記チャンル領域(58)の両側に存在する、前記基板(54)のソース/ドレイン注入領域(64)との接合であり、
各前記チャネル領域(58)上に配置された電荷蓄積セル(63)を含み、
複数のワード線(68)を含み、各前記ワード線(68)は、複数のメモリセル(52)の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル(52)の行内の各電荷蓄積セル(63)上にゲート電極を形成し、且つ、
複数のメモリセル(52)の列間に列方向(69)に延在し、且つ、複数の導電性インターコネクト(72)へ接続する、複数のソース/ドレインコントロールライン(70)を含み、前記複数の導電性インターコネクト(72)はそれぞれ、ただ1つのソース/ドレインコントロールライン(70)に結合され、また、列内の1つおきのソース/ドレインコントロールライン(64)が、ただ1つの導電性インターコネクト(72)に結合するように、また、列内の前記2つの隣接するチャネル領域(58)の両側の前記2つのソース/ドレイン領域(64)がそれぞれ、ただ1つの導電性インターコネクト(72)に結合するように、また、1つのソースドレインコントロールライン(70)に結合するように、且つ、
前記2つのチャネル領域(58)間のソース/ドレイン領域(64)が、全ての導電性インターコネクトから分離されるように、スタガー式パターンで並べられる、
メモリセルアレイ。 - 前記ソース/ドレインコントロールライン(70)の各々は、前記導電性インターコネクトの各々から離間されており、且つ、
前記アレイ(50)は、複数の導電性ビア(51)を更に含み、前記導電性ビア(51)は、あるソース/ドレインコントロールライン(70)から、複数の導電性インターコネクト(72)のうちのただ1つへと延在する、請求項6に記載のメモリセルアレイ(50)。 - 前記ソース/ドレインコントロールライン(70)は、前記ワード線(68)上に配置され、且つ、前記ワード線(68)から分離されており、且つ、
前記導電性ビア(51)は、前記ソース/ドレインコントロールライン(70)から、離れて隣接するワード線(68)間の複数の導電性インターコネクト(72)のうちのただ1つの方向に、下方に延在する、請求項7に記載のメモリセルアレイ。 - 各電荷蓄積セル(63)は、フローティングゲート電荷蓄積セルであり、
前記チャネル領域(58)に隣接するトンネル絶縁層(55)、
前記ワード線(68)に隣接する上部絶縁層(57)、及び、
前記トンネル絶縁層(55)及び上部絶縁層(57)間に配置された導電性ゲート(56)を含む、請求項8に記載のメモリセルアレイ(50)。 - 各前記電荷蓄積セル(63)は、電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域(58)に隣接するトンネル絶縁層(60a)、
前記ワード線(70)に隣接する上部絶縁層(60c)、及び
前記トンネル絶縁層(60a)及び前記上部絶縁層(60c)間に配置された電荷捕獲絶縁層(60b)、を含む、請求項8に記載のメモリセルアレイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/685,044 US6911704B2 (en) | 2003-10-14 | 2003-10-14 | Memory cell array with staggered local inter-connect structure |
PCT/US2004/030415 WO2005038810A1 (en) | 2003-10-14 | 2004-09-16 | Memory cell array with staggered local inter-connect structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007528592A true JP2007528592A (ja) | 2007-10-11 |
JP2007528592A5 JP2007528592A5 (ja) | 2007-11-22 |
Family
ID=34423082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006535499A Pending JP2007528592A (ja) | 2003-10-14 | 2004-09-16 | スタガー式ローカル接続構造を持つメモリセルアレイ |
Country Status (8)
Country | Link |
---|---|
US (1) | US6911704B2 (ja) |
EP (1) | EP1673781B1 (ja) |
JP (1) | JP2007528592A (ja) |
KR (1) | KR101012128B1 (ja) |
CN (1) | CN1886798B (ja) |
DE (1) | DE602004007815T2 (ja) |
TW (1) | TWI345241B (ja) |
WO (1) | WO2005038810A1 (ja) |
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---|---|---|---|---|
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- 2003-10-14 US US10/685,044 patent/US6911704B2/en not_active Expired - Fee Related
-
2004
- 2004-09-16 WO PCT/US2004/030415 patent/WO2005038810A1/en active IP Right Grant
- 2004-09-16 KR KR1020067007269A patent/KR101012128B1/ko not_active IP Right Cessation
- 2004-09-16 CN CN2004800301978A patent/CN1886798B/zh not_active Expired - Fee Related
- 2004-09-16 JP JP2006535499A patent/JP2007528592A/ja active Pending
- 2004-09-16 EP EP04784309A patent/EP1673781B1/en not_active Expired - Lifetime
- 2004-09-16 DE DE602004007815T patent/DE602004007815T2/de not_active Expired - Lifetime
- 2004-10-12 TW TW093130836A patent/TWI345241B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
KR101012128B1 (ko) | 2011-02-07 |
EP1673781B1 (en) | 2007-07-25 |
DE602004007815D1 (de) | 2007-09-06 |
US20050077567A1 (en) | 2005-04-14 |
WO2005038810A1 (en) | 2005-04-28 |
DE602004007815T2 (de) | 2008-04-17 |
KR20070018802A (ko) | 2007-02-14 |
CN1886798A (zh) | 2006-12-27 |
TWI345241B (en) | 2011-07-11 |
TW200527447A (en) | 2005-08-16 |
CN1886798B (zh) | 2010-04-28 |
US6911704B2 (en) | 2005-06-28 |
EP1673781A1 (en) | 2006-06-28 |
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A711 | Notification of change in applicant |
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RD03 | Notification of appointment of power of attorney |
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