KR100691701B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100691701B1 KR1020050007889A KR20050007889A KR100691701B1 KR 100691701 B1 KR100691701 B1 KR 100691701B1 KR 1020050007889 A KR1020050007889 A KR 1020050007889A KR 20050007889 A KR20050007889 A KR 20050007889A KR 100691701 B1 KR100691701 B1 KR 100691701B1
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 사용 중의 전하의 불필요한 이동에 따른 임계치 전압의 변동을 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
Si 기판(1)의 표면에 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성한 후 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 덮는 층간 절연막(19)을 형성한다. 다음에 층간 절연막(19) 중에 각각 불휘발성 메모리 셀의 컨트롤 게이트(11), nMOS 트랜지스터의 소스 또는 드레인(17), pMOS 트랜지스터의 소스 또는 드레인(18)에 접속되는 복수개의 콘택트 플러그(20)를 형성한다. 그리고, 복수개의 콘택트 플러그(20)를 통하여 컨트롤 게이트(11)와 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스 또는 드레인(17, 18)을 접속하는 단층 배선(21)을 형성한다.
불휘발성 메모리 셀, nMOS 트랜지스터, pMOS 트랜지스터, 층간 절연막, 콘택트 플러그, 배선

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 정공의 이동을 나타내는 모식도.
도 2는 전자 이동을 나타내는 모식도.
도 3은 정공 증가를 나타내는 모식도.
도 4는 전자 증가를 나타내는 모식도.
도 5는 정공 트랩에 따른 임계치 전압의 변동을 나타내는 도면.
도 6은 전자 트랩에 따른 임계치 전압의 변동을 나타내는 도면.
도 7은 자외선 조사에 의한 전하의 소거를 나타내는 도면.
도 8은 자외선 조사에 의해서도 전하가 소거되지 않는 기구를 나타내는 도면.
도 9는 발열에 의한 정공의 이동에 따른 임계치 전압의 변동을 나타내는 도면.
도 10은 발열에 의한 전자 이동에 따른 임계치 전압의 변동을 나타내는 도면.
도 11은 본 발명의 실시예의 방법에 의해서 제조하는 반도체 장치의 전체상(像)을 나타내는 레이아웃 도면.
도 12는 도 11 중의 일부를 확대하여 나타내는 레이아웃 도면.
도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 도 13에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 15는 도 14에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 16은 도 15에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 17은 도 16에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 18은 도 17에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 19는 도 18에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 20은 도 19에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 도 20에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 도 21에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 23은 도 22에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 24는 도 23에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 25는 도 24에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 26은 도 25에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 27은 도 26에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 28은 도 27에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 29는 도 28에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 30은 도 29에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 31은 도 30에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 32는 도 31에 이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 33은 초기 임계치 전압 Vth의 편차를 나타내는 그래프.
도 34는 보호 다이오드의 일례를 나타내는 레이아웃 도면.
도 35는 보호 다이오드의 다른 일례를 나타내는 레이아웃 도면.
도 36은 셀 어레이와 보호 다이오드의 관계를 나타내는 모식도.
도 37은 실현 불가능한 레이아웃의 일례를 나타내는 레이아웃 도면.
도 38은 실현 불가능한 레이아웃의 다른 일례를 나타내는 레이아웃 도면.
도 39는 종래의 보호 다이오드의 일례를 나타내는 단면도.
도 40은 종래의 보호 다이오드의 다른 일례를 나타내는 단면도.
도 41은 종래의 보호 다이오드의 다른 일례를 나타내는 단면도.
도 42는 종래의 보호 다이오드의 다른 일례를 나타내는 단면도.
도 43은 종래의 보호 다이오드의 다른 일례를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : Si 기판
2 ： 소자 분리 절연막
3 ： n웰
4 ： p웰
5 ： n웰
6 ： 터널 산화막
7 ： α－si 막
8 ： ONO 막
9 ： 게이트 산화막
11 : 폴리 si 막
12 ： n+ 확산층
13 ： 스페이서
14 ： n- 확산층
15 ： p- 확산층
16 ： 스페이서
17 ： n+ 확산층
18 ： p+ 확산층
19 ： 층간 절연막
20 ： 콘택트 플러그
21 ： 배선
101p ： pMOS 트랜지스터
101n ： nMOS 트랜지스터
102 ： 소자 분리 절연막
103 ： p웰
104d ： 드레인
104s ： 소스
105 ： n웰
106d ： 드레인
106s ： 소스
201 ： 다이
202 ： 플래시 메모리 영역
203 ： 논리 회로 영역
본 발명은, 예를 들면 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 방법에 관한 것이다.
플래시 메모리 등의 불휘발성 메모리를 제조할 때, 그 웨이퍼 프로세스 종료 후에 임계치 전압(Vth)에 편차가 발생하기 쉽다고 하는 문제가 있다. 이것은 웨이퍼 프로세스에서 플로팅 게이트(floating gate)에 불필요한 전하가 주입되는 것이 주요인으로서 발생하는 것이라고 추정된다.
종래에는 이 문제에 대처하기 위하여 플래시 메모리를 제조하는데 있어서, 특허 문헌 1, 2와 같이 컨트롤 게이트를 복수의 배선을 통하여, 이른바 보호 다이오드에 접속하는 기술이 제안되고 있다.
[특허문헌 1] 특개 2002－43446호 공보
[특허문헌 2] 특개평 7－183502호 공보
그러나, 이들 종래의 제조 방법에 의해서도 제조시에 발생하는 플로팅 게이트로의 전하 주입에 의한 임계치 전압의 변동을 충분히 억제할 수 없다.
본 발명은 상기 과제를 감안하여 이루어진 것으로서, 플로팅 게이트로의 전하 주입에 의한 임계치 전압의 변동을 한층 더 억제할 수 있게 하고, 신뢰성 높은 고성능의 반도체 장치를 실현하는 제조 방법을 제공하는 것을 목적으로 한다.
본원 발명자는 상기 과제를 해결하기 위해 주의깊게 거듭 검토한 결과, 이하에 나타내는 발명의 양태에 도달했다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 표면에 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성한 후, 상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 덮는 층간 절연막을 형성한다. 다음에, 상기 층간 절연막 중에, 각각 상기 불휘발성 메모리 셀의 컨트롤 게이트, 상기 nMOS 트랜지스터의 소스 또는 드레인, 상기 pMOS 트랜지스터의 소스 또는 드레인에 접속되는 복수개의 콘택트 플러그를 형성한다. 그리고, 상기 복수개의 콘택트 플러그를 통하여 상기 컨트롤 게이트와 상기 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스 또는 드레인을 접속하는 배선을 형성한다.
[발명을 실시하기 위한 최선의 형태]
(본 발명의 골자）
우선, 본 발명의 골자에 대해서 설명한다.
종래 플래시 메모리 등의 불휘발성 메모리의 제조 방법의 문제점은, 구체적으로는 이하와 같이 된다고 생각된다. 이 제조 방법에서는, 다층 배선을 형성할 때에 수행되는 플라즈마 처리에 의해 컨트롤 게이트에 접속된 배선에 전자 또는 정공(正孔)이 축적되고, 이들 전하가 컨트롤 게이트까지 이동하고, 플로팅 게이트에 불필요한 전하가 주입되는 경우가 있다. 예를 들면, 도 1에 나타내는 바와 같이 배선(301)에 정공이 축적되면, 이 정공은 콘택트 플러그(302)를 통하여 컨트롤 게이트(303)까지 이동해 버린다. 이와 같이, 도 2에 나타내는 바와 같이 배선(301)으로 전자가 축적된 경우에도, 이 전자는 콘택트 플러그(302)를 통하여 컨트롤 게이트(303)까지 이동해 버린다. 한편, Si 기판(도시 생략)의 전위(電位)는 대체로 접지 전위가 된다. 이 때문에, 컨트롤 게이트(303)와 Si 기판 사이에 전위차가 발생하고, 이들 사이에 존재하는 플로팅 게이트(305)와 Si 기판 사이에도 전위차가 발생한다. 이 결과, 플로팅 게이트(305)와 Si 기판 사이에 존재하는 터널 절연막(306)에 전압이 인가되고, 이 값이 일정값을 초과하면 터널 전류가 흐른다. 그리고, 도 1에 나타내는 바와 같이 컨트롤 게이트(303)가 플러스로 대전하고 있을 경우에는, 플로팅 게이트(305)에 Si 기판으로부터 전자가 주입되고, 도 2에 나타내는 바와 같이 컨트롤 게이트(303)가 마이너스로 대전하고 있을 경우에는, 플로팅 게이트(305)로부터 Si 기판으로 전자가 빠져 나간다. 또한, 배선(301)으로부터 컨트롤 게이트(303)까지 이동해 오는 전하의 양은, 도 3 및 도 4에 나타내는 바와 같이 배선(301)의 수가 증가할 수록 많아진다.
그리고, 그 다음에 열처리가 수행되면, 열 여기(熱勵起)에 의해서 터널 절연 막(306)의 전하가 플로팅 게이트(305) 및 ONO 막(304)으로 이동하고, 여기서 트랩되어 버린다고 추찰(推察)된다.
도 5(a)에 나타내는 바와 같이 정공이 ONO 막(304), 플로팅 게이트(305) 및 터널 산화막(306)에 트랩되면, 도 5(b)에 나타내는 바와 같이 임계치 전압은 전하가 트랩되지 않을 때와 비교하여 낮아진다. 한편, 도 6(a)에 나타내는 바와 같이 전자가 ONO 막(304), 플로팅 게이트(305) 및 터널 산화막(306)에 트랩되면, 도 6(b)에 나타내는 바와 같이 임계치 전압은 전하가 트랩되지 않을 때와 비교하여 높아진다. 이와 같이 임계치 전압이 변동해 버린다.
여기서 ONO 막(304), 플로팅 게이트(305) 및 터널 산화막(306)에 트랩된 전하를 소거하기 위하여 도 7(a）및（b)에 나타내는 바와 같이 복수의 층간 절연막(307)을 통하여, 이들에 자외선을 조사하는 것을 생각할 수 있다.
본 발명에서는, 배선 저항의 저감화를 꾀하기 위하여 불휘발성 메모리 셀(예를 들면 플래시 메모리)과, 그 컨트롤 게이트에 접속된 복수의 상층 배선인 Cu 배선을 구비한 반도체 장치 및 배선 용량의 저감화를 꾀하기 위하여 불휘발성 메모리 셀과, 그 컨트롤 게이트에 접속되는 복수의 상층 배선과, 이들 상층 배선을 덮는 층간 절연막인 저유전율막을 구비한 반도체 장치를 제시한다.
본원 발명자는, 상술한 종래의 제조 방법에서는 플로팅 게이트로의 전하 주입에 의한 임계치 전압의 변동을 충분히 억제할 수 없는 원인에 대해서 조사를 수행한 결과, 자외선 조사를 수행하여도 플로팅 게이트 등에 트랩되어 있는 전하가 제거되지 않은 것을 발견했다. 도 7(a）및（b)에 나타내는 바와 같이 복수의 층간 절연막(307)을 통하여 이들에 자외선을 조사하여도 최근에 도 8(a）및（b)에 나타내는 바와 같이 미세화 등을 목적으로 한 프로세스(process)를 위하여 Cu 확산 방지용의 Si 질화막(308)이 사용되게 되면, Si 질화막(308)에 의해 자외선의 투과가 차단되어 버리는 것을 알았다. 또한, 이러한 프로세스에서는 층간 절연막(309)으로서 저유전율막을 사용할 경우 저유전율막에 자외선을 조사하면 분해 또는 변질이 발생하는 경우가 있으므로, 자외선을 조사하는 것 자체가 바람직하지 않다는 사정도 있다.
본원 발명자는, 상술한 바와 같은 임계치 전압의 변동에 대해서 조사를 수행한 결과, 추가로, 종래 방법에 의해 제조된 반도체 장치에서는, 그 사용 중에 임계치 전압이 변동해 오는 것도 발견했다.
예를 들면, 전자가 ONO 막(304) 및 터널 절연막(306)에 트랩된 상태에서 제조 후 불휘발성 메모리가 사용되면, 열의 영향 등으로 전자가 플로팅 게이트(305)로 복귀하거나 컨트롤 게이트(303)로 빠져 나가거나 한다. ONO 막(304) 중의 전자가 플로팅 게이트(305)로 복귀하면, 예를 들면 도 9(a)에 나타내는 바와 같이 프로그래밍에 의해서 플로팅 게이트(305)에 정공이 주입되어 있을 경우에는, 도 9(b)에 나타내는 바와 같이 임계치 전압이 상승해 버린다. 즉, 사용 시간이 길어짐에 따라 임계치 전압이 서서히 상승한다는 것을 알았다. 또한, 터널 절연막(306) 중의 전자가 플로팅 게이트(305)로 이동한 경우에는, 사용 시간이 길어짐에 따라 임계치 전압이 서서히 상승해 버린다는 것도 판명됐다.
이와 같이, 정공이 ONO 막(304) 및 터널 절연막(306)에 트랩된 상태에서, 제 조 후 불휘발성 메모리가 사용되면, 열의 영향 등으로 정공이 플로팅 게이트(305)로 복귀하거나 컨트롤 게이트(303)로 빠져 나가거나 한다. ONO 막(304) 중의 전자가 플로팅 게이트(305)로 복귀하면, 예를 들면 도 10(a)에 나타내는 바와 같이, 프로그래밍에 의해 플로팅 게이트(305)에 전자가 주입되어 있을 경우에는, 도 10(b)에 나타내는 바와 같이 임계치 전압이 저하해 버린다. 즉 사용 시간이 길어짐에 따라 임계치 전압이 서서히 저하된다는 것을 알았다.
제조 후에 ONO 막(304) 등에 전하가 축적되어 임계치 전압이 변동하고 있는 경우에는, 프로그래밍 시에 플로팅 게이트(305)의 전하를 조절함으로써 임계치 전압을 원하는 값으로 할 수 있다. 그러나, 위에서 설명한 바와 같은 사용 중에 임계치 전압이 변동하면, 이것을 조정할 수는 없고 기억 정보가 변화할 우려가 있다.
여기서 본원 발명자가 이들의 문제점을 해결해야 할 예의 검토를 거듭한 결과, 보호 다이오드로서 예를 들면, nMOS 트랜지스터 및 pMOS 트랜지스터를 사용함으로써 자외선의 조사를 수행하지 않아도 제조 후 임계치 전압의 변동을 억제하고, 또한 사용 중의 열 영향에 의한 임계치 전압의 변동도 억제할 수 있다는 것에 도달했다.
본 발명에서는, 반도체 기판의 표면에 형성되어 이루어지는 불휘발성 메모리 셀(예를 들면 플래시 메모리）및 보호 다이오드와, 불휘발성 메모리 셀의 컨트롤 게이트와 보호 다이오드의 확산층을 접속하는 단층 금속 배선을 갖는 반도체 장치를 제시한다.
즉, 범용적인 플래시 메모리에서는, 단위 면적 당 기억 용량을 향상시키기 위하여 좁은 셀 피치가 적용되어 있다. 즉, 메모리 셀 어레이에는 복수의 메모리 셀의 컨트롤 게이트로서 복수개의 워드선이 형성되어 있고, 이 워드선 사이의 간격이 좁게 설계되어 있다. 이 때문에, 이러한 플래시 메모리에 대하여 하나의 워드선에 nMOS 트랜지스터 및 pMOS 트랜지스터를 접속하려고 하면, 셀 피치가 좁을 수록 복수층의 배선을 사용하여 배선을 수행할 필연성이 높아진다. 또한, 좁은 셀 피치의 플래시 메모리를 제조할 때에는 셀프 어라인 프로세스가 적용되지만, 공정수가 많아져서 비용이 올라간다.
이것에 대해서, 예를 들면 플래시 메모리와 논리 회로가 혼재된 임베디드형 구조의 반도체 장치에서는, 단위 면적 당 기억 용량은 플래시 메모리 단체로 구성된 반도체 장치 만큼 중요시되지 않으므로, 넓직한 셀 피치를 적용할 수 있다.
즉, 임베디드형 구조의 반도체 장치에서는 일반적으로 논리 회로가 존재하는 영역의 면적이 플래시 메모리가 존재하는 영역의 면적보다도 크기 때문에 플래시 메모리가 존재하는 영역의 면적이 다소 증가했다해도 전체 면적의 영향은 작다. 따라서 워드선 사이의 간격을 비교적 넓직하게 설계하는 것도 허용되고, 하나의 워드선에 nMOS 트랜지스터 및 pMOS 트랜지스터를 접속하는데 있어서 단층 배선, 예를 들면 한 층의 금속 배선을 사용하여 배선을 수행할 수 있게 된다. 임베디드형 구조에서는, 적은 공정수로 또한 저비용으로 제조하는 것이 중요시되므로 단층으로 배선을 수행하는 것이 가능하다는 것은 매우 바람직하다고 말할 수 있다.
이 경우, 자외선의 조사를 수행하지 않아도 제조 후의 임계치 전압의 변동 및 사용 중의 임계치 전압의 변동을 억제할 수 있으므로, Cu 배선 및 그 확산 방지 막으로서의 Si 질화막을 필요로 하는 제조 방법이나 층간 절연막으로서 저유전율막을 형성하는 제조 방법에 본 발명을 적용하는 것이 바람직하다.
(본 발명의 실시예）
이하, 본 발명의 실시예에 대해서 첨부의 도면을 참조하여 구체적으로 설명한다. 도 11은 본 발명의 실시예의 방법에 의해 제조하는 반도체 장치의 전체상을 나타내는 레이아웃 도면이다. 또한, 도 12는 도 11 중의 일부를 확대하여 나타내는 레이아웃 도면이다.
이 반도체 장치에서는, 도 11에 나타내는 바와 같이, 다이(반도체 칩)(201)의 내부에 논리 회로 영역(203) 및 플래시 메모리 영역(202)을 설치한다. 또한, 이 반도체 장치는 임베디드형으로 하고, 플래시 메모리 영역(202)의 크기를 논리 회로 영역(203)의 크기보다도 작은 것으로 하고, 플래시 메모리 영역(202)의 점유 면적은, 예를 들면 2％ 내지 5％ 정도로 한다.
또한, 도 12에 나타내는 바와 같이, 플래시 메모리 영역(202) 내에서는, n형의 불순물 확산층을 소스 및 드레인으로 하는 복수개의 플래시 메모리 셀을 p웰(103) 상에 어레이 형상으로 형성한다. 또한, p웰(103) 주변에는 n웰(105)을 형성한다.
한편, 논리 회로 영역(203) 내에는 플래시 메모리 영역(202)의 근방에 디코더의 일부를 구성하고, 또한 플래시 메모리 셀의 보호 다이오드로서 기능하는 복수개의 pMOS 트랜지스터(101p) 및 nMOS 트랜지스터(101n)를 형성한다. pMOS 트랜지스터(101p)에 대해서는, 소자 분리 절연막(102)에 의해 구획된 소자 활성 영역 내에 p웰(103)을 형성하고, 그 내부에 소스(104s) 및 드레인(104d)을 형성한다. nMOS 트랜지스터(101n)에 대해서는, 소자 분리 절연막(102)에 의해 구획된 소자 활성 영역 내에 n웰(105)을 형성하고, 그 내부에 소스(106s) 및 드레인(106d)를 형성한다. 또한, 소자 분리 절연막(102), 소스(104s 및 106s) 및 드레인(104d 및 106d) 상에는 층간 절연막(도시 생략)을 형성하고, 그 위에 최하층의 금속 배선(M1)을 형성한다. 이 금속 배선(M1)은 플래시 메모리 영역(202) 내의 컨트롤 게이트(CG)와 컨택트 홀을 통하여 접속한다.
또한, 각 트랜지스터와 배선의 위치 관계에 관하여, 컨트롤 게이트(CG)가 연장되는 방향과 평행으로 2 세트의 pMOS 트랜지스터(101p) 및 nMOS 트랜지스터(101n)(4 개의 트랜지스터)를 배치한다. 그리고, 금속 배선(M1)의 배치에 관하여, 이들 4 개 트랜지스터의 게이트를 기준으로 서로 같은 쪽에 위치하는 소스와 드레인에 금속 배선(M1)이 접속되도록 한다. 또한, 컨트롤 게이트(CG)가 연장되는 방향에 대하여 직교하는 방향으로 인접하는 2 개의 트랜지스터에 대해서는, 서로 선대칭되도록 한다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 대해서 상세히 설명한다. 도 13 내지 도 32는, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 각 도면 중의（a)는 nMOS 트랜지스터(101n)를 형성하는 영역( nMOS 영역)을 나타내고, (b)는 pMOS 트랜지스터(101p)를 형성하는 영역(pMOS 영역)을 나타내며, (c)는 플래시 메모리 셀을 형성하는 영역(셀 영역)을 나타내고 있다. 또한, 도 21 내지 도 32 중의 (d)는 (c) 중의 I－I 선을 따른 단면을 나타내고 있다.
본 실시예에서는, 우선, 도 13(a) 내지 (c)에 나타내는 바와 같이, p형의 Si 기판(1)의 표면에 깊이가 250 nm 내지 400 nm 정도의 소자 분리 절연막(2)을 STI(shallow trench isolation)에 의해 형성한다. 소자 분리 절연막(2)의 형성에 있어서는, 예를 들면 Si 기판(1)의 표면에 도랑을 형성하고, 이 도랑 내에 Si 산화막으로서 TEOS(tetraethylorthosilicate) 막 또는 HDP(high density plasma) 막을 매몰하고, 화학 기계적 연마(CMP：chemical mechanical polishing)에 의한 평탄화를 수행한다.
다음에, 도 14(a) 내지 (c)에 나타내는 바와 같이, nMOS 영역 및 셀 영역 내에 깊은 n웰(3) 및 p웰(4)을 차례차례 형성한다. n웰(3)의 형성에 있어서는, 예를 들면 인(燐) 이온을 1.5 MeV 내지 2.5 MeV의 에너지에서, 도스(dose)양을 1×1013 cm-2 내지 3×1013 cm-2으로서 이온 주입한다. p웰(4)의 형성에 있어서는, 예를 들면 보론 이온을 400 keV 내지 500 keV의 에너지에서, 도스양을 1×1013 cm-2 내지 3×1013 cm-2으로서 이온 주입한다. 또한, 본 실시예에서는, 이와 같이 트리플 웰 구조를 적용하고 있지만, 이것은 플래시 메모리 셀에서의 데이터 소거에 기판으로의 FN(Fowler-Nordheim) 터널링을 사용하기 때문이다. 따라서 소거를 다른 방법으로 수행하는 경우에는 트리플 웰 구조를 적용할 필요는 없다.
다음에, 도 15(a) 내지 (c)에 나타내는 바와 같이, pMOS 영역 및 셀 영역 내 에 n웰(5)을 형성한다. n웰(5)의 형성에 있어서는, 예를 들면 인 이온을 500 keV 내지 700 keV의 에너지에서, 도스양을 1×1013 cm-2 내지 3×1013 cm-2 으로서 이온 주입한다.
그 다음에, 도 16(a) 내지 (c)에 나타내는 바와 같이, nMOS 영역, pMOS 영역 및 셀 영역 내에 1000℃ 내지 1100℃의 드라이 산화에 의해, 두께가 9.5 nm 내지 11 nm 정도의 터널 산화막(6)을 형성한다. 계속해서, 인을 도핑한 아모르퍼스 실리콘(α－Si)막(7)을 CVD(chemical vapor deposition)법에 의해 전체면에 80 nm 내지 100 nm 정도의 두께로 형성한다. α－si 막(7) 중의 인의 도핑량은, 예를 들면 4×1019 cm-2 내지 6×1019 cm-2 정도로 한다. 또한 터널 산화막(6)은, 예를 들면 750℃ 내지 900℃ 정도의 습식 산화에 의해서 형성할 수도 있다.
다음에 도 17(a) 내지 (c)에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술에 의해, α－si 막(7)을 패터닝하고, α－si 막(7)을 셀 영역 내에만 잔존시킨다. 즉, 논리 회로 영역(203) 내의 α－si 막(7)을 제거한다.
다음에, 도 18(a) 내지 (c)에 나타내는 바와 같이, ONO 막(8)을 전체면에 형성한다. ONO 막(8)의 형성에 있어서는, 예를 들면 두께가 4 nm 내지 7 nm 정도의 Si 산화막을 CVD 법에 의해 형성하고, 두께가 7 nm 내지 9 nm 정도의 Si 질화막을 CVD 법에 의해 형성한 후, 두께가 4 nm 내지 6 nm 정도의 Si 산화막을 900℃ 내지 1100℃ 정도의 열산화에 의해 형성한다.
그 다음에, 도 19(a) 내지 (c)에 나타내는 바와 같이 포토리소그래피 기술 및 에칭 기술에 의해 ONO 막(8)을 패터닝하고, ONO 막(8)을 셀 영역 내에만 잔존시킨다. 즉, 논리 회로 영역(203) 내의 ONO 막(8)을 제거한다.
계속해서, 도 20(a) 내지 (c)에 나타내는 바와 같이, nMOS 영역 및 pMOS 영역 내에 750℃ 내지 900℃의 습식 산화에 의해, 두께가 14 nm 내지 16 nm 정도의 게이트 산화막(9)을 형성한다. 본 실시예에서는, nMOS 트랜지스터(101n) 및 pMOS 트랜지스터(101p)로서, 어느 것이나 고전압으로 동작하는 것을 형성한다. 저전압으로 동작하는 트랜지스터 및 중전압으로 동작하는 트랜지스터를 혼재하는 경우에는, 예를 들면 두꺼운 게이트 산화막의 제거 및 열산화를 적당한 회수 만큼 수행하면 된다.
다음에, 도 21(a) 내지 (d)에 나타내는 바와 같이, 불순물을 도핑하지 않은 폴리 si 막(11)을 CVD 법에 의해 전체면에 150 nm 내지 200 nm 정도의 두께로 형성한다.
다음에, 도 22(a) 내지 (d)에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술에 의해, 셀 영역 내의 폴리 si 막(11), ONO 막(8) 및α－si 막(7)을 게이트의 평면 형상으로 패터닝한다.
그 다음에, 도 23(a) 내지 (d)에 나타내는 바와 같이, 셀 영역 내에 소스 및 드레인으로서, n+ 확산층(12)을 형성한다. n+ 확산층(12)의 형성에 있어서는, 예를 들면 비소 이온을 30 keV 내지 60 keV의 에너지에서, 도스양을 6×1014 cm-2 내지 1.5×1015 cm-2로 하고, 폴리 si 막(11)을 마스크로서 이온 주입한다.
계속해서, 도 24(a) 내지 (d)에 나타내는 바와 같이, 셀 영역 내에 형성한 게이트의 측방에 스페이서(13)를 형성한다. 스페이서(13)의 형성에 있어서는, 예를 들면 두께가 100 nm 내지 120 nm 정도의 Si 질화막을 형성한 후, 이것을 이방성 에칭하면 된다.
다음에, 도 25(a) 내지 (d)에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술에 의해, nMOS 영역 및 pMOS 영역 내의 폴리 si 막(11)을 게이트의 평면 형상으로 패터닝한다.
다음에, 도 26(a) 내지 (d)에 나타내는 바와 같이, nMOS 영역 내에 n- 확산층(14)을 형성한다. n- 확산층(14)의 형성에 있어서는, 예를 들면 비소 이온을 100 keV 내지 120 keV의 에너지에서, 도스양을 2×1013 cm-2 내지 3×1013 cm -2로 하고, 폴리 si 막(11)을 마스크로서 이온 주입한다. 또한, 저전압으로 동작하는 트랜지스터 및 중전압으로 동작하는 트랜지스터를 형성하는 경우에는 이온의 종류, 에너지 및 도스양을 적당히 조정하면 된다.
그 다음에, 도 27(a) 내지 (d)에 나타내는 바와 같이, pMOS 영역 내에 p- 확산층(15)을 형성한다. p- 확산층(15)의 형성에 있어서는, 예를 들면 BF2 이온을 100 keV 내지 120 keV의 에너지에서, 도스양을 2×1013 cm-2 내지 3×1013 cm -2로 하고, 폴리 si 막(11)을 마스크로서 이온 주입한다. 또한, 저전압으로 동작하는 트랜지스터 및 중전압으로 동작하는 트랜지스터를 형성하는 경우에는 이온의 종류, 에너지 및 도스양을 적당히 조정하면 된다.
계속해서, 도 28(a) 내지 (d)에 나타내는 바와 같이, nMOS 영역 및 pMOS 영역 내에 형성된 게이트의 측방에 스페이서(16)를 형성한다. 스페이서(16)의 형성 에 있어서는, 예를 들면 두께가 100 nm 내지 120 nm 정도의 Si 산화막을 형성한 후, 이것을 이방성 에칭하면 된다. 또한, 스페이서(16)의 형성과 함께 스페이서(13)의 측방에도 Si 산화막이 형성되고, 실질적으로 스페이서(13)가 두꺼워진다.
다음에, 도 29(a) 내지 (d)에 나타내는 바와 같이, nMOS 영역 내에 n+ 확산층(17)을 형성한다. n+ 확산층(17)의 형성에 있어서는, 예를 들면 인 이온을 10 keV 내지 20 keV의 에너지에서, 도스양을 5×1015 cm-2 내지 8×1015 cm-2 로 하고, 폴리 si 막(11) 및 스페이서(16)를 마스크로서 이온 주입한다. n- 확산층(14) 및 n+ 확산층(17)으로부터 LDD 구조의 소스(104s) 및 드레인(104d)이 구성된다.
다음에, 도 30(a) 내지 (d)에 나타내는 바와 같이, pMOS 영역 내에 p+ 확산층(18)을 형성한다. p+ 확산층(18)의 형성에 있어서는, 예를 들면 보론 이온을 3 keV 내지 5 keV의 에너지에서, 도스양을 3×1015 cm-2 내지 5×1015 cm -2로 하고, 폴리 si 막(11) 및 스페이서(16)를 마스크로서 이온 주입한다. p- 확산층(15) 및 p+ 확산층(18)으로부터 LDD 구조의 소스(106s) 및 드레인(106d)이 구성된다. 그 다음에, 소스, 드레인 및 게이트의 표면에 실리사이드막(도시 생략)을 형성한다. 실리사이드막의 형성에 있어서는, 예를 들면 Co 막을 형성한 후, 질화 어닐링을 행한다.
계속해서, 도 31(a) 내지 (d)에 나타내는 바와 같이, 전체면에 층간 절연막(19)을 형성하고, 그 평탄화를 CMP에 의해 수행한다. 층간 절연막(19)으로서는, 예를 들면 HDP 막 등을 형성한다.
다음에, 도 32(a) 내지 (d)에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭 기술에 의해, 각각 셀 영역 내의 폴리 si 막(7)(도 12 중의 컨트롤 게이트(CG)）및 n+ 확산층(12), nMOS 영역 내의 드레인 또는 소스용의 n+ 확산층(17) 및 pMOS 영역 내의 드레인 또는 소스용의 p+ 확산층(18)까지 도달하는 복수의 콘택트 홀을 형성하고, 이 내부에 W 등을 매몰함으로써 콘택트 플러그(20)를 형성한다. 다음에, 제 1 층 배선(21)(도 12 중의 금속 배선(M1))을 형성한다. 이 때, 본 실시예에서는, 배선(21)에 의해 셀 영역 내의 폴리 si 막(7)(컨트롤 게이트(CG))과 드레인 또는 소스용의 n+ 확산층(17) 및 p+ 확산층(18)을 서로 전기적으로 접속한다.
그 다음에, 상층의 층간 절연막 및 배선 등의 형성을 수행함으로써 논리 회로 및 플래시 메모리가 혼재된 반도체 장치를 완성시킨다. 예를 들면, 상층 배선으로서는, 복수의 Cu 배선을 형성하고, 다층 배선을 형성하는데 있어서는 층간 절연막으로서 저유전율막을 형성함과 동시에, 플라즈마 처리를 수행하는 것이 바람직하다. 더욱이, Cu의 확산 방지막으로서 Si 질화막을 형성하는 것도 바람직하다.
이러한 방법에 의하면, 플래시 메모리 영역(202) 내 배선의 피치를 조금 크 게 설정하여도, 플래시 메모리 영역(202)의 점유 면적을 미리 비교적 작게 하였으므로, 다이(201) 전체 면적의 증가는 매우 작다. 이 때문에, 다이(201) 전체 면적의 증가를 억제하면서, 배선 피치를 조금 크게 설정함으로써 각 메모리의 컨트롤 게이트(CG)(폴리 si 막(7))와 n+ 확산층(17) 및 p+ 확산층(18)을 전기적으로 접속하기 위한 배선층으로서는, 1층의 배선(21)만을 사용하면 된다. 또한, 이들 확산층을 구비한 각 MOS 트랜지스터는, 보호 다이오드로서 뿐만 아니라 디코더의 일부로서 사용된다. 따라서, 그 설계 및 제조 프로세스가 간소해진다.
더욱이, 각각 nMOS 트랜지스터 및 pMOS 트랜지스터의 드레인을 구성하는 n+ 확산층(17) 및 p+ 확산층(18)에 컨트롤 게이트(CG)를 접속하고 있으므로, 임계치 전압의 변동도 작다. 실제로, 본원 발명자가 여러 가지의 보호 다이오드에 대해서, 제조 후의 초기 임계치 전압 Vth의 측정을 수행한 결과, 도 33에 나타내는 바와 같은 결과를 얻었다. 도 33 중의「 n+ ／ pw & p+ ／ nw（게이트 형성）」가 본 발명의 실시예에 의해 제조된 반도체 장치에 대한 결과를 나타내고 있다.
또한, 「p+ ／ nw（게이트 형성）」는 도 40에 나타내는 종래의 보호 다이오드(pMOS 트랜지스터의 n웰(322) 상의 p+ 확산층(321)에, 배선(320)을 통하여 컨트롤 게이트를 접속하는 것)에 대한 결과를 나타내고, 「n+ ／ pw（게이트 형성）」는 도 39에 나타내는 종래의 보호 다이오드( nMOS 트랜지스터 p웰(312) 상의 n+ 확산층 (311)에, 배선(310)을 통하여 컨트롤 게이트를 접속하는 것)에 대한 결과를 나타내고, 「p+ ／ nw」는 도 42에 나타내는 보호 다이오드(다이오드의 n웰(342) 상의 p+ 확산층(341)에, 배선(340)을 통하여 컨트롤 게이트를 접속하는 것)에 대한 결과를 나타내고, 「n+ ／ pw」는 도 41에 나타내는 종래의 보호 다이오드(다이오드 p웰(332) 상의 n+ 확산층(331)에, 배선(330)을 통하여 컨트롤 게이트를 접속하는 것)에 대한 결과를 나타내고, 「p+ ／ nw & n+ ／ pw」는 도 43에 나타내는 종래의 보호 다이오드(2 개의 다이오드의 n+ 확산층 및 p+ 확산층에 컨트롤 게이트를 접속하는 것)에 대한 결과를 나타내며, 「보호 다이오드 없음」은 컨트롤 게이트에 보호 다이오드를 접속하지 않은 경우의 결과를 나타내고 있다.
도 33에 나타내는 바와 같이, 본 발명의 실시예에 의해 제조된 반도체 장치에서, 초기 Vth의 변동이 가장 작아졌다. 이것으로부터, 본 실시예에 의하면 플래시 메모리 제조 중에 컨트롤 게이트에 전하가 발생했다 해도, 보호 다이오드로부터 매우 효과적으로 이 전하를 배제할 수 있다고 말할 수 있다. 이 때문에 자외선 조사를 수행하지 않아도, 사용 중의 발열에 의해서도, 불필요한 전하의 이동이 발생하기 어렵고, 임계치 전압이 변동하기 어렵다.
또한, 보호 다이오드로서 사용되는 nMOS 트랜지스터 및 pMOS 트랜지스터의 레이아웃은 특별히 한정되지 않고, 예를 들면 도 34 또는 도 35에 나타내는 것을 적용할 수도 있다.
컨트롤 게이트(CG)가 연장되는 방향에 대하여 직교하는 방향으로 인접하는 2 개의 트랜지스터에 대해서, 도 12에 나타내는 예에서는 서로 선대칭되도록 하고 있지만, 도 34에 나타내는 예에서는 서로 반복되도록 한다. 또한, 도 35에 나타내는 예에서는, 금속 배선(M1)의 배치에 관하여 이들 4 개의 트랜지스터 게이트를 기준으로서, 컨트롤 게이트(CG)가 연장되는 방향으로 인접하는 2 세트 사이에서 서로 다른 쪽에 위치하는 소스와 드레인에 금속 배선(M1)이 접속되도록 한다. 또한, 컨트롤 게이트(CG)가 연장되는 방향에 대하여 직교하는 방향으로 인접하는 2 개의 트랜지스터에 대해서는 서로 반복되도록 한다.
도 34 또는 도 35에 나타내는 레이아웃과 도 12에 나타내는 레이아웃을 비교하면, nMOS 트랜지스터(101n) 또는 pMOS 트랜지스터(101p)를 형성하는 소자 활성 영역 사이의 간격이 도 34 또는 도 35에 나타내는 레이아웃에서 넓어진다. 이 때문에, 보다 높은 수율로 제조할 수 있다. 더욱이, 도 35에 나타내는 레이아웃을 적용한 경우에는 도 36(a)에 나타내는 바와 같이, 서로 분리되어 배치된 2 개의 셀 어레이(211)에 한 쌍의 nMOS 트랜지스터 및 pMOS 트랜지스터로부터 이루어지는 보호 다이오드(212)를 최하층의 단층인 배선(213)을 통하여 접속할 수 있게 된다. 또한, 도 36(b)에 나타내는 바와 같이, 한개의 셀 어레이(211)에 복수의 보호 다이오드(212)를 접속할 수 있게 된다.
종래, 칩 전체에 메모리 셀이 배치된 플래시 메모리 등의 불휘발성 메모리에 보호 다이오드를 접속하는 것도 검토되고 있지만, 이러한 불휘발성 메모리에서는, 제조를 위한 공정수보다도 집적도가 중시되고 있으므로, 배선간의 피치가 매우 좁 다. 이 때문에, 도 37 및 도 38에 나타내는 바와 같이, 위에서 설명한 실시예와 같이, 컨트롤 게이트(CG)를 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스 또는 드레인에 단층 금속 배선(M1)을 통하여 접속하는 것은 불가능하다.
이하, 본 발명의 양태를 부기로서 정리하여 기재한다.
(부기 1）
반도체 기판의 표면에 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 공정과, 상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 덮는 층간 절연막을 형성하는 공정과, 상기 층간 절연막 중에 각각 상기 불휘발성 메모리 셀의 컨트롤 게이트, 상기 nMOS 트랜지스터의 소스 또는 드레인, 상기 pMOS 트랜지스터의 소스 또는 드레인에 접속되는 복수개의 콘택트 플러그를 형성하는 공정과, 상기 복수개의 콘택트 플러그를 통하여 상기 컨트롤 게이트와 상기 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스 또는 드레인을 접속하는 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 배선으로서, 단층 배선을 형성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 불휘발성 메모리 셀을 복수개 형성하여 불휘발성 메모리 셀 어레이를 형성하고, 상기 nMOS 트랜지스터 및 pMOS 트랜지스터를 상기 불휘발성 메모리 셀 어레이의 동작을 제어하는 제어 회로 내의 디코더를 구성하는 소자로서 형성하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
임베디드형 구조로 하는 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 배선을 형성하는 공정 후에, 상기 컨트롤 게이트에 접속되는 복수의 상층 배선을 형성하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 복수의 상층 배선을 형성하는 공정 사이에, 저유전율막을 층간 절연막으로서 형성하는 공정을 갖는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 상층 배선으로서, Cu 배선을 형성하고, 상기 복수의 상층 배선을 형성하는 공정 사이에 Si 질화막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 5 또는 6에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 복수의 상층 배선을 형성하는 공정 사이에, 플라즈마 처리를 수행하는 공정을 갖는 것을 특징으로 하는 부기 5 내지 7 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 공정은, 상기 불휘발성 메모리 셀용의 웰과 상기 nMOS 트랜지스터용의 웰을 동시에 형성하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 8 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 공정은, 상기 컨트롤 게이트와 상기 nMOS 트랜지스터의 게이트와 상기 pMOS 트랜지스터의 게이트를 동일한 재료로 형성하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 9 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 컨트롤 게이트, 상기 nMOS 트랜지스터의 게이트 및 상기 pMOS 트랜지스터의 게이트를 불순물이 도핑되지 않은 다결정 si 막으로 형성하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 불휘발성 메모리 셀의 플로팅 게이트를 인(燐)이 도핑된 아모르퍼스 si 막으로 형성하는 것을 특징으로 하는 부기 1 내지 11 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 컨트롤 게이트의 평면 형상을 직선 형상으로 연장되는 형상으로 하는 것을 특징으로 하는 부기 1 내지 12 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 14)
면적에 관하여, 상기 불휘발성 메모리 셀 어레이의 점유율을 2％ 내지 5％로 하는 것을 특징으로 하는 부기 3 내지 13 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 15)
반도체 기판의 표면에 형성되어 이루어지는 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터와, 상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 덮는 층간 절연막과, 상기 층간 절연막 중에 각각 상기 불휘발성 메모리 셀의 컨트롤 게이트, 상기 nMOS 트랜지스터의 소스 또는 드레인, 상기 pMOS 트랜지스터의 소스 또는 드레인에 접속되어 이루어지는 복수개의 콘택트 플러그와, 상기 복수개의 콘택트 플러그를 통하여 상기 컨트롤 게이트와 상기 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스 또는 드레인을 접속하는 배선을 갖는 것을 특징으로 하는 반도체 장치.
(부기 16)
상기 배선은 단층 배선인 것을 특징으로 하는 부기 15에 기재된 반도체 장치.
(부기 17)
복수개의 상기 불휘발성 메모리 셀로부터 불휘발성 메모리 셀 어레이가 구성 되어 있고, 상기 nMOS 트랜지스터 및 pMOS 트랜지스터는 상기 불휘발성 메모리 셀 어레이의 동작을 제어하는 제어 회로 내의 디코더를 구성하는 소자인 것을 특징으로 하는 부기 15 또는 16에 기재된 반도체 장치.
(부기 18)
임베디드형 구조인 것을 특징으로 하는 부기 15 내지 17 중 어느 한 항에 기재된 반도체 장치.
(부기 19)
상기 컨트롤 게이트에 접속되는 복수의 상층 배선을 갖는 것을 특징으로 하는 부기 15 내지 18 중 어느 한 항에 기재된 반도체 장치.
(부기 20)
상기 복수의 상층 배선의 층간 절연막으로서, 저유전율막이 형성되어 있는 것을 특징으로 하는 부기 19에 기재된 반도체 장치.
(부기 21)
상기 상층 배선으로서, Cu 배선을 가지고, 상기 복수의 상층 배선의 층간 절연막으로서, Si 질화막이 형성되어 있는 것을 특징으로 하는 부기 19 또는 20에 기재된 반도체 장치.
(부기 22)
상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터는 상기 컨트롤 게이트와 상기 nMOS 트랜지스터의 게이트와 상기 pMOS 트랜지스터의 게이트를 동일한 재료로 형성되어 이루어지는 것을 특징으로 하는 부기 15 내지 21 중 어느 한 항에 기재된 반도체 장치.
(부기 23)
상기 컨트롤 게이트, 상기 nMOS 트랜지스터의 게이트 및 상기 pMOS 트랜지스터의 게이트를 불순물이 도핑되지 않은 다결정 si 막으로 형성하는 것을 특징으로 하는 부기 22에 기재된 반도체 장치.
(부기 24)
상기 불휘발성 메모리 셀의 플로팅 게이트는 인이 도핑된 아모르퍼스 si 막인 것을 특징으로 하는 부기 15 내지 23 중 어느 한 항에 기재된 반도체 장치.
(부기 25)
상기 컨트롤 게이트는 그 평면 형상이 직선 형상으로 연장되는 형상인 것을 특징으로 하는 부기 15 내지 24 중 어느 한 항에 기재된 반도체 장치.
(부기 26)
면적에 관하여, 상기 불휘발성 메모리 셀 어레이의 점유율이 2％ 내지 5％인 것을 특징으로 하는 부기 17 내지 25 중 어느 한 항에 기재된 반도체 장치.
(부기 27)
반도체 기판의 표면에 불휘발성 메모리 셀을 형성하는 공정과, 상기 불휘발성 메모리 셀의 컨트롤 게이트에 접속되는 복수의 상층 배선으로서 Cu 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 28)
상기 Cu 배선의 확산 방지막으로서 Si 질화막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 27에 기재된 반도체 장치의 제조 방법.
(부기 29)
반도체 기판의 표면에 불휘발성 메모리 셀을 형성하는 공정과, 저유전율막을 층간 절연막으로서 형성함과 동시에, 상기 불휘발성 메모리 셀의 컨트롤 게이트에 접속되는 복수의 상층 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 30)
반도체 기판의 표면에, 상기 불휘발성 메모리 셀과 함께 보호 다이오드를 형성하는 것을 특징으로 하는 부기 27 내지 29 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 31)
상기 보호 다이오드는 nMOS 트랜지스터 및 pMOS 트랜지스터인 것을 특징으로 하는 부기 30에 기재된 반도체 장치의 제조 방법.
(부기 32)
상기 보호 다이오드는 상기 nMOS 트랜지스터의 n+ 확산층을 갖는 소스 또는 드레인이 p웰 내에 형성되어 있고, 상기 pMOS 트랜지스터의 p+ 확산층을 갖는 소스 또는 드레인이 n웰 내에 형성되어 이루어지는 것을 특징으로 하는 부기 31에 기재된 반도체 장치의 제조 방법.
(부기 33)
반도체 기판의 표면에 불휘발성 메모리 셀 및 보호 다이오드를 형성하는 공정과, 상기 불휘발성 메모리 셀의 컨트롤 게이트와 상기 보호 다이오드의 확산층을 접속하는 단층 금속 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 34)
상기 보호 다이오드는 nMOS 트랜지스터 및 pMOS 트랜지스터인 것을 특징으로 하는 부기 33에 기재된 반도체 장치의 제조 방법.
(부기 35)
상기 보호 다이오드는 상기 nMOS 트랜지스터의 n+ 확산층을 갖는 소스 또는 드레인이 p웰 내에 형성되어 있고, 상기 pMOS 트랜지스터의 p+ 확산층을 갖는 소스 또는 드레인이 n웰 내에 형성되어 이루어지는 것을 특징으로 하는 부기 34에 기재된 반도체 장치의 제조 방법.
(부기 36)
반도체 기판의 표면에 형성된 불휘발성 메모리 셀과, 상기 불휘발성 메모리 셀의 컨트롤 게이트에 접속된 복수의 상층 배선인 Cu 배선을 갖는 것을 특징으로 하는 반도체 장치.
(부기 37)
상기 Cu 배선의 확산 방지막으로서 Si 질화막을 갖는 것을 특징으로 하는 부기 36에 기재된 반도체 장치.
(부기 38)
반도체 기판의 표면에 형성된 불휘발성 메모리 셀과, 상기 불휘발성 메모리 셀의 컨트롤 게이트에 접속되는 복수의 상층 배선과, 상기 상층 배선을 덮는 층간 절연막인 저유전율막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 39)
반도체 기판의 표면에, 상기 불휘발성 메모리 셀과 함께 보호 다이오드를 갖는 것을 특징으로 하는 부기 36 내지 38 중 어느 한 항에 기재된 반도체 장치.
(부기 40)
상기 보호 다이오드는 nMOS 트랜지스터 및 pMOS 트랜지스터인 것을 특징으로 하는 부기 39에 기재된 반도체 장치.
(부기 41)
상기 보호 다이오드는 상기 nMOS 트랜지스터의 n+ 확산층을 갖는 소스 또는 드레인이 p웰 내에 형성되어 있고, 상기 pMOS 트랜지스터의 p+ 확산층을 갖는 소스또는 드레인이 n웰 내에 형성되어 이루어지는 것을 특징으로 하는 부기 40에 기재된 반도체 장치.
(부기 42)
반도체 기판의 표면에 형성되어 이루어지는 불휘발성 메모리 셀 및 보호 다이오드와, 상기 불휘발성 메모리 셀의 컨트롤 게이트와 상기 보호 다이오드의 확산층을 접속하는 단층 금속 배선을 갖는 것을 특징으로 하는 반도체 장치.
(부기 43)
상기 보호 다이오드는 nMOS 트랜지스터 및 pMOS 트랜지스터인 것을 특징으로 하는 부기 42에 기재된 반도체 장치.
(부기 44)
상기 보호 다이오드는 상기 nMOS 트랜지스터의 n+ 확산층을 갖는 소스 또는 드레인이 p웰 내에 형성되어 있고, 상기 pMOS 트랜지스터의 p+ 확산층을 갖는 소스또는 드레인이 n웰 내에 형성되어 이루어지는 것을 특징으로 하는 부기 43에 기재된 반도체 장치.
본 발명에 의하면 nMOS 트랜지스터 및 pMOS 트랜지스터를 보호 다이오드로서 사용하므로, 불휘발성 메모리의 배선에 축적되어 컨트롤 게이트까지 이동할 가능성이 있는 전하를 고효율로 배제할 수 있다. 또한 이러한 전하의 배제에 의해 제조시 임계치 전압의 변동을 억제할 수 있으면서 동시에, 사용 중의 임계치 전압의 변동을 억제할 수도 있다. 이것에 의해 신뢰성 높은 고성능 반도체 장치가 실현된다.

Claims (10)

  1. 반도체 기판의 표면에 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 공정과,
    상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 덮는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 중에, 각각 상기 불휘발성 메모리 셀의 컨트롤 게이트, 상기 nMOS 트랜지스터의 소스 또는 드레인, 상기 pMOS 트랜지스터의 소스 또는 드레인에 접속되는 복수개의 콘택트 플러그를 형성하는 공정과,
    상기 복수개의 콘택트 플러그를 통하여, 상기 컨트롤 게이트와 상기 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스 또는 드레인을 접속하는 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 배선으로서 단층 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 불휘발성 메모리 셀을 복수개 형성하여 불휘발성 메모리 셀 어레이를 형성하고,
    상기 nMOS 트랜지스터 및 pMOS 트랜지스터를 상기 불휘발성 메모리 셀 어레이의 동작을 제어하는 제어 회로 내의 디코더를 구성하는 소자로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    임베디드(embedded)형 구조로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 배선을 형성하는 공정 후에 상기 컨트롤 게이트에 접속되는 복수의 상층 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 공정은 상기 불휘발성 메모리 셀용의 웰(well)과 상기 nMOS 트랜지스터용의 웰을 동시에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 불휘발성 메모리 셀, nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 공정은 상기 컨트롤 게이트와 상기 nMOS 트랜지스터의 게이트와 상기 pMOS 트랜지스터의 게이트를 동일한 재료로 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 컨트롤 게이트, 상기 nMOS 트랜지스터의 게이트 및 상기 pMOS 트랜지스터의 게이트를 불순물이 도핑되지 않은 다결정 Si 막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 불휘발성 메모리 셀의 플로팅 게이트(floating gate)를, 인(燐)이 도핑된 아모르퍼스 Si 막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 3 항에 있어서,
    면적에 관하여, 상기 불휘발성 메모리 셀 어레이의 점유율을 2％ 내지 5％로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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