JP2002246562A

JP2002246562A - 半導体記憶装置

Info

Publication number: JP2002246562A
Application number: JP2001038356A
Authority: JP
Inventors: Akira Umezawa; 明梅沢; Toru Tanzawa; 徹丹沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-02-15
Filing date: 2001-02-15
Publication date: 2002-08-30

Abstract

(57)【要約】（修正有）【課題】通常メモリセルアレイのデータ線のカップリ
ングを抑制し、通常メモリセルアレイのデータ線を冗長
メモリセルアレイ上に形成する。【解決手段】冗長メモリセルアレイのサブビット線Ｓ
Ｂ上に静電遮蔽線ＳＬを形成し、通常メモリセルアレイ
に接続されるデータ線ＤＬを静電遮蔽線ＳＬ上に形成す
る。静電遮蔽線ＳＬはメモリアレイの配線に用いる金属
層で形成する。又、メモリセルアレイは２重ビット線及
び２重ワード線構造を有し、冗長メモリセルアレイは１
重ビット線及び１重ワード線構造を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、冗長メモリセルアレイを有するフラッシュメ
モリに適用して好適なものである。

【０００２】

【従来の技術】従来のフラッシュメモリ（電気的書き換
え可能な一括消去型不揮発性メモリ）では、通常メモリ
セルアレイ内に偶発的に生じた不良ビットを救済し、製
造歩留まりを改善するために、通常メモリセルアレイと
構造および形状が全く同一の冗長メモリセルアレイを設
けたものがある。

【０００３】ここで、冗長メモリセルアレイは、不良と
すべきかどうかを判定する判定回路が介在するため、通
常メモリセルアレイに比べて読み出し時の遅延が大き
い。このため、冗長メモリセルアレイをセンスアンプの
近くに配置することにより、この遅延を補うことが行わ
れている。

【０００４】さらに、従来のフラッシュメモリでは、読
み出し時の高速化を図ったり、データ書き換え時のディ
スターブを防止したりするために、２重ビット線および
２重ワード線構造を採用したものがある。

【０００５】図１６は、従来の２重ビット線および２重
ワード線構造を有する半導体記憶装置における冗長メモ
リセルアレイおよび通常メモリセルアレイの概略構成を
示す断面図である。図１６において、Ｐ型基板ＳＢ上に
は、トンネル酸化膜を介してフローティングゲートＦＧ
が形成され、フローティングゲートＦＧ上にはサブワー
ド線ＳＷが形成されている。さらに、サブワード線ＳＷ
上には、サブワード線ＳＷと直交するサブビット線ＳＢ
が形成され、サブビット線ＳＢ上にはメインワード線Ｍ
Ｗが形成されている。さらに、メインワード線ＭＷ上に
はメインワード線ＭＷと直交するメインビット線ＭＢが
形成されている。

【０００６】ここで、フローティングゲートＦＧ、サブ
ワード線ＳＷ、サブビット線ＳＢ、メインビット線ＭＢ
およびメインワード線ＭＷは、絶縁層ＩＭ１、ＩＭ２で
互いに絶縁されている。

【０００７】また、サブワード線ＳＷは多結晶シリコン
層で形成され、サブビット線ＳＢは第１金属配線層で形
成され、メインビット線ＭＢは第２金属配線層で形成さ
れ、メインワード線ＭＷは第３金属配線層で形成されて
いる。

【０００８】ここで、冗長メモリセルアレイはセンスア
ンプの近くに配置されているため、通常メモリセルアレ
イからのデータ線が冗長メモリセルアレイの近くを通る
場合が発生する。

【０００９】この場合、通常メモリセルアレイからのデ
ータ線を冗長メモリセルアレイ上に第３金属配線層を用
いて形成すると、通常メモリセルアレイからのデータ線
の配線領域を削減することができ、チップ面積を減らす
ことができる。

【００１０】

【発明が解決しようとする課題】しかしながら、通常メ
モリセルアレイからのデータ線を冗長メモリセルアレイ
上に第３金属配線層を用いて形成すると、通常メモリセ
ルアレイのデータ線が冗長メモリセルアレイのメインワ
ード線ＭＷやサブビット線ＳＢとカップリングし、通常
メモリセルアレイからの読み出しが困難になる場合があ
った。

【００１１】すなわち、読み出し時の電圧は、基準電圧
とデータ線との電圧差で決まり、この電圧差は通常１０
ｍＶ程度と微小なため、データ線が他の配線からカップ
リングノイズを拾うと、読み出しができなくなるという
問題があった。

【００１２】そこで、本発明の目的は、通常メモリセル
アレイのデータ線のカップリングを抑制しつつ、通常メ
モリセルアレイのデータ線を冗長メモリセルアレイ上に
形成できる半導体記憶装置を提供することである。

【００１３】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体記憶装置は、通常メモリセルア
レイと、前記通常メモリセルアレイ内の不良ビットを救
済するために配置された冗長メモリセルアレイと、前記
冗長メモリセルアレイ上の配線と前記通常メモリセルア
レイに接続されるデータ線とを静電遮蔽する静電遮蔽金
属層とを備えることを特徴とする。

【００１４】また、前記静電遮蔽金属層は、前記通常メ
モリセルアレイの配線に用いられる金属層から形成され
ることを特徴とする。

【００１５】また、前記通常メモリセルアレイは２重ビ
ット線および２重ワード線構造を有し、前記冗長メモリ
セルアレイは１重ビット線および１重ワード線構造を有
していることを特徴とする。

【００１６】また、前記通常メモリセルアレイのサブワ
ード線は多結晶シリコン層で形成され、前記通常メモリ
セルアレイのサブビット線は第１金属層で形成され、前
記通常メモリセルアレイのメインワード線は第２金属層
で形成され、前記通常メモリセルアレイのメインビット
線は第３金属層で形成され、前記冗長メモリセルアレイ
のワード線は前記多結晶シリコン層で形成され、前記冗
長メモリセルアレイのビット線は前記第１金属層で形成
され、前記冗長メモリセルアレイ上の静電遮蔽金属層は
前記第２金属層で形成され、前記冗長メモリセルアレイ
上を通過するデータ線は前記第３金属層で形成されてい
ることを特徴とする。

【００１７】また、通常メモリセルアレイと、前記通常
メモリセルアレイ内の不良ビットを救済するために配置
された冗長メモリセルアレイと、前記冗長メモリセルア
レイの配線と２層以上隔てて前記冗長メモリセルアレイ
上を通過する前記通常メモリセルアレイからのデータ線
とを備えることを特徴とする。

【００１８】また、前記通常メモリセルアレイのサブワ
ード線は多結晶シリコン層で形成され、前記通常メモリ
セルアレイのサブビット線は第１金属層で形成され、前
記通常メモリセルアレイのメインワード線は第２金属層
で形成され、前記通常メモリセルアレイのメインビット
線は第３金属層で形成され、前記冗長メモリセルアレイ
のワード線は前記多結晶シリコン層で形成され、前記冗
長メモリセルアレイのビット線は前記第１金属層で形成
され、前記冗長メモリセルアレイ上を通過するデータ線
は前記第３金属層で形成されていることを特徴とする。

【００１９】また、前記冗長メモリセルアレイのビット
線およびワード線は、前記通常メモリセルアレイのビッ
ト線およびワード線と独立していることを特徴とする。

【００２０】

【発明の実施の形態】以下、本発明の実施形態に係わる
半導体記憶装置について図面を参照しながら説明する。

【００２１】図１は、本発明の第１実施形態に係わる半
導体記憶装置の冗長メモリセルアレイの概略構成を示す
断面図である。図１において、Ｐ型基板ＳＢ上には、ト
ンネル酸化膜を介してフローティングゲートＦＧが形成
され、フローティングゲートＦＧ上にはサブワード線Ｓ
Ｗが形成されている。さらに、サブワード線ＳＷ上に
は、サブワード線ＳＷと直交するサブビット線ＳＢが形
成され、サブビット線ＳＢ上には静電遮蔽線ＳＬが形成
されている。さらに、静電遮蔽線ＳＬ上にはデータ線Ｄ
Ｌが形成され、この静電遮蔽線ＳＬは接地されている。

【００２２】ここで、フローティングゲートＦＧ、サブ
ワード線ＳＷ、サブビット線ＳＢ、静電遮蔽線ＳＬおよ
びデータ線ＤＬは、絶縁層ＩＭ１、ＩＭ２で互いに絶縁
されている。

【００２３】また、サブワード線ＳＷは多結晶シリコン
層で形成され、サブビット線ＳＢは第１金属配線層で形
成され、静電遮蔽線ＳＬは第２金属配線層で形成され、
データ線ＤＬは第３金属配線層で形成されている。

【００２４】また、通常メモリセルアレイは図１６と同
様の構成を有し、冗長メモリセルアレイ上に形成された
データ線ＤＬは、通常メモリセルアレイのメインビット
線ＭＢと電気的に接続される。

【００２５】なお、静電遮蔽線ＳＬは、その上に形成さ
れたデータ線ＤＬに対応して設けてもよく、さらに、そ
の下に形成されたサブビット線ＳＢやサブワード線ＳＷ
に対応して設けてもよい。また、冗長メモリセルアレイ
上全体に設けるようにしてもよい。

【００２６】このように、２重ビット線および２重ワー
ド線構造を採用した半導体記憶装置において、通常メモ
リセルアレイを２重ビット線および２重ワード線構造と
しつつ、冗長メモリセルアレイを１重ビット線および１
重ワード線構造とし、通常メモリセルアレイのメインワ
ード線に用いられる第２金属配線層で静電遮蔽線ＳＬを
形成することにより、第２金属配線層のパターニングの
変更を行うだけで、冗長メモリセルアレイの静電遮蔽を
行うことが可能となる。

【００２７】このため、データ線ＤＬが冗長メモリセル
アレイ上に形成された場合においても、データ線ＤＬが
カップリングノイズを拾うことを防止でき、通常メモリ
セルアレイの読み出しを正常に行うことができる。

【００２８】以下、本発明の実施形態に係わる半導体記
憶装置につき、２バンク構成のＮＯＲ型フラッシュメモ
リを例にとってより詳細に説明する。

【００２９】図２（ａ）は、本発明の第１実施形態に係
わる半導体記憶装置の概略構成を示す平面図である。図
２（ａ）において、バンクＢＡ１には、消去単位６４Ｋ
バイトの通常メモリセルアレイＮＣが８×２個配置さ
れ、８Ｍビットの容量を構成するとともに、バンクＢＡ
２には、消去単位６４Ｋバイトの通常メモリセルアレイ
ＮＣが８×８個配置され、２４Ｍビットの容量を構成し
ている。

【００３０】また、バンクＢＡ１、ＢＡ２には、メイン
ビット線ＭＢを選択するメインビット線セレクタＭＳが
設けられるとともに、メインワード線ＭＷを選択するメ
イン行デコーダＭＤが設けられている。ここで、メイン
ワード線ＭＷおよびメインビット線ＭＢは各バンクＢＡ
１、ＢＡ２ごとに電気的に独立しており、一方のバンク
ＢＡ１、ＢＡ２の書き込み中に、他方のバンクＢＡ１、
ＢＡ２からの読み出しができる。

【００３１】さらに、センスアンプＳＡの近傍には、６
４Ｋバイトの冗長メモリセルアレイＲＤが配置されると
ともに、通常メモリセルアレイＮＣのメインビット線Ｍ
Ｂはデータ線ＤＬを介しセンスアンプＳＡに接続され
る。

【００３２】図２（ｂ）は、本発明の第１実施形態に係
わるメモリセルアレイの概略構成を示す平面図である。
図２（ｂ）において、通常メモリセルアレイＮＣおよび
冗長メモリセルアレイＲＤには、１０２４行×５１２列
６４Ｋバイトコアを有するメモリセルアレイＣＡが設け
られ、各メモリセルアレイＣＡには、サブワード線ＳＷ
を選択するサブ行デコーダＳＤおよびサブビット線ＳＢ
を選択するローカルビット線セレクタＬＳが設けられて
いる。

【００３３】ここで、センスアンプＳＡに接続されるデ
ータ線ＤＬは、冗長メモリセルアレイＲＤ上に形成され
ている。これにより、冗長メモリセルアレイＲＤ以外の
領域に配線領域を設けた場合に比べて、データ線ＤＬの
配線領域を削減することができ、チップ面積を削減する
ことができる。

【００３４】また、冗長メモリセルアレイＲＤのサブビ
ット線ＳＢと、通常メモリセルアレイＮＣに接続される
データ線ＤＬとの間には、静電遮蔽線ＳＬが形成されて
いる。これにより、通常メモリセルアレイＮＣに接続さ
れるデータ線ＤＬを冗長メモリセルアレイＲＤ上に形成
した場合においても、データ線ＤＬが冗長メモリセルア
レイＲＤのサブワード線ＳＷやサブビット線ＳＢからの
カップリングノイズを拾うことを抑制することが可能と
なり、通常メモリセルアレイＮＣからの読み出し動作を
正常に行うことができる。

【００３５】図３は、本発明の第１実施形態に係わる半
導体記憶装置の冗長メモリセルアレイを用いた動作を示
す平面図である。図３において、バンクＢＡ２の通常メ
モリセルアレイＮＣのうち、通常メモリセルアレイＮＧ
が不良であるものとする。ここで、チップ内部に設けら
れた判定回路は、外部から指定されたアドレスが、この
不良の通常メモリセルアレイＮＧを選択する場合、この
不良の通常メモリセルアレイＮＧの代わりに、冗長メモ
リセルアレイＲＤを選択する。

【００３６】ここで、冗長メモリセルアレイＲＤ上には
静電遮蔽線ＳＬが設けられ、通常メモリセルアレイＮＣ
からのデータ線ＤＬが冗長メモリセルアレイＲＤを通過
する場合においても、冗長メモリセルアレイＲＤからの
読み出し動作を正常に行うことが可能となる。このた
め、データ線ＤＬの配線領域の増加を抑制しつつ、不良
の通常メモリセルアレイＮＧを救済することが可能とな
る。

【００３７】図４は、本発明の第１実施形態に係わる半
導体記憶装置の冗長メモリセルアレイを用いた書き込み
中読み出し動作（ＲｅａｄＷｈｉｌｅＷｒｉｔｅ機
能）を示す平面図である。

【００３８】図４において、冗長メモリセルアレイＲＤ
のサブワード線ＳＷおよびサブビット線ＳＢは、バンク
ＢＡ１、ＢＡ２のメインワード線ＭＷおよびメインビッ
ト線ＭＢと電気的に独立しており、冗長メモリセルアレ
イＲＤの読み出しまたは書き込み中に、通常メモリセル
アレイＮＣの書き込みまたは読み出しを行うことができ
る。

【００３９】ここで、バンクＢＡ１の通常メモリセルア
レイＵＲの書き込み動作中に、バンクＢＡ２の通常メモ
リセルアレイＮＧからの読み出しを行い、バンクＢＡ２
の通常メモリセルアレイＮＧが不良のため、この通常メ
モリセルアレイＮＧの代わりに冗長メモリセルアレイＲ
Ｄが用いられるものとする。

【００４０】この場合、冗長メモリセルアレイＲＤから
のサブビット線ＳＢには、５Ｖ程度の書き込み電圧が印
加されて、冗長メモリセルアレイＲＤに書き込みが行わ
れると同時に、データ線ＤＬには１Ｖ程度の読み出し電
圧が印加され、１０ｍＶ程度の微小電圧差をセンスアン
プＳＡで検出することにより、通常メモリセルアレイＵ
Ｒからの読み出しが行われる。

【００４１】ここで、冗長メモリセルアレイＲＤからの
サブビット線ＳＢと、通常メモリセルアレイＵＲに接続
されるデータ線ＤＬとの間には、静電遮蔽線ＳＬが設け
られ、データ線ＤＬが冗長メモリセルアレイＲＤのサブ
ビット線ＳＢからのカップリングノイズを拾うことを抑
制することが可能となる。

【００４２】このため、検出電圧（１０ｍＶ程度）に比
べて大きな電位差（４Ｖ程度）が、これらのデータ線Ｄ
Ｌとサブビット線ＳＢとの間に同時に発生する場合にお
いても、通常メモリセルアレイＵＲからの読み出しを正
常に行うことが可能となり、ＲｅａｄＷｈｉｌｅＷ
ｒｉｔｅ機能を有する場合においても、冗長メモリセル
アレイＲＤ上にデータ線ＤＬを形成することが可能とな
る。

【００４３】以下、本発明の実施形態に係わる半導体記
憶装置の動作について、より具体的に説明する。

【００４４】図５は、図２（ａ）のメイン行デコーダＭ
Ｄの概略構成を示すブロック図である。図５において、
メイン行デコーダＭＤには、アンド回路ＡＮ、ハイレベ
ルシフタＨＳ、ローレベルシフタＬＳ、バッファＢＦお
よびインバータＩＶが設けられている。

【００４５】アンド回路ＡＮには、アドレスデコード信
号ＧＡｉ（ｉ＝０−１５）、ＧＢｉ（ｉ＝０−７）が入
力されるとともに、ＧＩＤＩＳＢ信号が入力される。ま
た、ハイレベルシフタＨＳ、ローレベルシフタＬＳ、バ
ッファＢＦおよびインバータＩＶは、アンド回路ＡＮか
ら出力される電圧値Ｖｃｃ／０をＶＳＷ／ＶＢＢに変換
し、メインワード線ＭＷに出力する。ここで、メインワ
ード線ＭＷは、ＣＭＯＳトランスファーゲートを用いた
選択動作に対応するために、Ｍｉ線（ｉ＝０−１２７）
およびＭＷｉ線（ｉ＝０−１２７）から構成されてい
る。

【００４６】図６は、図２（ａ）のメイン行デコーダＭ
Ｄの動作電圧値を示す図である。図６において、読み出
し時では、ＧＡｉ＝ＧＢｉ＝ＧＩＤＩＳＢ＝Ｖｃｃとな
り、ＶＳＷ＝４．７５Ｖ、ＶＢＢ＝０Ｖに変換された
後、Ｍｉ線に４．７５Ｖが出力され、ＭＷｉ線に０Ｖが
出力される。

【００４７】書き込み時では、ＧＡｉ＝ＧＢｉ＝ＧＩＤ
ＩＳＢ＝Ｖｃｃとなり、ＶＳＷ＝９Ｖ、ＶＢＢ＝０Ｖに
変換された後、Ｍｉ線に９Ｖが出力され、ＭＷｉ線に０
Ｖが出力される。

【００４８】消去時には、ＧＩＤＩＳＢ＝０Ｖとなり、
ＶＳＷ＝２．５Ｖ、ＶＢＢ＝−７．５Ｖに変換された
後、Ｍｉ線に−７．５Ｖが出力され、ＭＷｉ線に２．５
Ｖが出力される。

【００４９】図７は、図２（ｂ）のサブ行デコーダＳＤ
の概略構成を示す回路図である。図７において、メイン
行デコーダＭＤからの各メインワード線ＭＷは、通常メ
モリセルアレイＮＣ上を行方向に走り、このメインワー
ド線ＭＷは、行方向に配置された通常メモリセルアレイ
ＮＣの各サブ行デコーダＳＤに接続されている。また、
各サブ行デコーダＳＤには、サブワード線ＳＷを選択す
るＢＬＦＫ信号が入力れる。

【００５０】サブ行デコーダＳＤには、読み出し電圧と
書き込み電圧をメモリセルＭＣ０−７に供給するＣＭＯ
Ｓトランスファーゲートおよび消去電圧をメモリセルＭ
Ｃ０−７に供給するトランスファーゲートＴＧが設けら
れている。

【００５１】ここで、このＣＭＯＳトランスファーゲー
トはＮＭＯＳトランジスタＮＭおよびＰＭＯＳトランジ
スタＰＭを備え、ＮＭＯＳトランジスタＮＭのゲートに
は、メインワード線ＭＷのＭｉ線が接続されるととも
に、ＰＭＯＳトランジスタＰＭのゲートには、メインワ
ード線ＭＷのＭＷｉ線が接続されている。また、ＮＭＯ
ＳトランジスタＮＭおよびＰＭＯＳトランジスタＰＭの
ドレインには、ＢＬＦＫ線が接続され、ＮＭＯＳトラン
ジスタＮＭおよびＰＭＯＳトランジスタＰＭのソースに
は、サーブワード線ＳＷが接続されている。

【００５２】トランスファーゲートＴＧはＮＭＯＳトラ
ンジスタを備え、トランスファーゲートＴＧのゲートに
は、メインワード線ＭＷのＭＷｉ線が接続され、トラン
スファーゲートＴＧのドレインには、ＶＢＢＢｉ線が接
続され、トランスファーゲートＴＧのソースには、サブ
ワード線ＳＷが接続されている。

【００５３】ここで、メインワード線ＭＷのＭｉ、ＭＷ
ｉ信号によって、通常メモリセルアレイＮＣの１０２４
本のサーブワード線ＳＷのうち、例えば、８本をデコー
ドすることができ、さらに、ＢＬＦＫ信号によって、こ
の８本のサーブワード線ＳＷのうち１本を選択すること
ができる。

【００５４】図８は、図２（ｂ）のサブ行デコーダＳＤ
の動作電圧値を示す図である。図８において、メモリセ
ルＭＣ０からの読み出し時には、図５のメイン行デコー
ダＭＤで生成されたＭｉ＝４．７５Ｖがメインワード線
ＭＷのＭ〈０〉線に供給されるとともに、ＭＷｉ＝０Ｖ
がメインワード線ＭＷのＭＷ〈０〉線に供給され、さら
に、ＢＬＫＦ〈０〉線には４．７５Ｖが供給され、ＶＢ
ＢＢｉ線には０Ｖが供給される。

【００５５】このため、ＣＭＯＳトランスファーゲート
がオンし、ＢＬＫＦ〈０〉＝４．７５ＶがメモリセルＭ
Ｃ０のサブワード線ＳＷに供給される。この結果、メモ
リセルＭＣ０のゲート電圧＝４．７５Ｖとなり、メモリ
セルＭＣ０の選択が行われる。

【００５６】一方、ＢＬＫＦ〈０〉＝４．７５Ｖが供給
されるメモリセルうち、Ｍ〈０〉線およびＭＷ〈０〉線
に接続されていないメモリセルは、ＣＭＯＳトランスフ
ァーゲートがオフとなるため、ＢＬＫＦ〈０〉＝４．７
５Ｖが、それらのメモリセルのサブワード線ＳＷにかか
らない。この結果、これらのメモリセルのゲート電圧＝
０Ｖとなり、非選択（１）となる。

【００５７】また、Ｍ〈０〉線およびＭＷ〈０〉線に共
通に接続されているメモリセルのうち、ＢＬＫＦ＝０Ｖ
のメモリセルは、ＣＭＯＳトランスファーゲートがオン
となっても、ＢＬＫＦ＝０Ｖが、それらのメモリセルの
サブワード線ＳＷにかかる。この結果、これらのメモリ
セルのゲート電圧＝０Ｖとなり、非選択（２）となる。

【００５８】メモリセルＭＣ０への書き込み時は、図５
のメイン行デコーダＭＤで生成されたＭｉ＝９Ｖがメイ
ンワード線ＭＷのＭ〈０〉線に供給される以外は、読み
出し時と同様である。

【００５９】メモリセルＭＣ０の消去時は、消去はブロ
ック単位で行われるため、ＣＭＯＳトランスファーゲー
トは全てオフとされ、トランスファーゲートＴＧを用い
てブロックの選択が行われる。すなわち、図５のメイン
行デコーダＭＤで生成されたＭｉ＝−７．５Ｖがメイン
ワード線ＭＷのＭ〈０〉線に供給されるとともに、ＭＷ
ｉ＝２．５Ｖがメインワード線ＭＷのＭＷ〈０〉線に供
給され、さらに、ＢＬＫＦ〈０〉線には０Ｖが供給さ
れ、消去ブロックのＶＢＢＢｉ線には−７．５Ｖが供給
され、非消去ブロックのＶＢＢＢｉ線には０Ｖが供給さ
れる。

【００６０】このため、ＣＭＯＳトランスファーゲート
がオフするとともに、トランスファーゲートＴＧがオン
し、ＶＢＢＢｉ＝−７．５Ｖが消去ブロックのサブワー
ド線ＳＷに供給されるとともに、ＶＢＢＢｉ＝０Ｖが非
消去ブロックのサブワード線ＳＷに供給される。この結
果、消去ブロックのゲート電圧＝−７．５Ｖとなり、消
去ブロックの選択が行われる。

【００６１】図９は、図２（ｂ）のサブ行デコーダＳＤ
およびメモリセルＭＣの概略構成を示す断面図である。
図９において、メモリセルＭＣ領域では、ＮウェルＮＷ
１がＰ型基板ＳＢ内に形成され、ＮウェルＮＷ１内には
ＰウェルＰＷ１が形成され、ＰウェルＰＷ１内には、Ｎ
＋拡散層Ｎ１、Ｎ２が形成されている。ここで、Ｎウェ
ルＮＷ１は、消去単位（６４Ｋバイト）ごとに電気的に
分離されている。

【００６２】また、Ｐ型基板ＳＢ上には、フローティン
グゲートＦＧとなるＮ型多結晶シリコン層ＰＳ１が、ト
ンネル酸化膜ＴＮを介してＮ＋拡散層Ｎ１、Ｎ２の間に
形成され、このＮ型多結晶シリコン層ＰＳ１上には、サ
ブワード線ＳＷとなるＮ型多結晶シリコン層ＰＳ２およ
びタングステンシリサイド層ＷＳがＯＮＯ膜ＯＮＯを介
して形成されている。

【００６３】一方、サブ行デコーダＳＤ領域には、ＣＭ
ＯＳトランスファーゲートが形成されている。すなわ
ち、ＮウェルＮＷ２がＰ型基板ＳＢ内に形成され、Ｎウ
ェルＮＷ２内にはＰウェルＰＷ２およびＰ＋拡散層Ｐ
１、Ｐ２が形成され、ＰウェルＰＷ２内には、Ｎ＋拡散
層Ｎ３、Ｎ４が形成されている。

【００６４】また、Ｐ型基板ＳＢ上には、Ｎ型多結晶シ
リコン層ＰＳ３が、酸化膜ＯＸ１を介してＰ＋拡散層Ｐ
１、Ｐ２の間に形成されるとともに、Ｎ型多結晶シリコ
ン層ＰＳ４が、酸化膜ＯＸ２を介してＮ＋拡散層Ｎ３、
Ｎ４の間に形成されている。

【００６５】ここで、タングステンシリサイド層ＷＳ
は、サブワード線ＳＷを介してＰ＋拡散層Ｐ１およびＮ
＋拡散層Ｎ３に接続され、Ｎ型多結晶シリコン層ＰＳ３
はメインワード線ＭＷのＭＷｉ線に接続され、Ｎ型多結
晶シリコン層ＰＳ４はメインワード線ＭＷのＭｉ線に接
続され、Ｐ＋拡散層Ｐ２およびＮ＋拡散層Ｎ４はＢＬＦ
Ｋ線に接続されている。なお、メインワード線ＭＷは第
２金属配線層で形成されている。

【００６６】図１０は、図２（ｂ）のサブ行デコーダＳ
ＤおよびメモリセルＭＣの動作電圧値を示す図である。
図１０において、読み出し時には、図５のメイン行デコ
ーダＭＤで生成されたＭｉ＝４．７５ＶがＭｉ線を介し
てＮ型多結晶シリコン層ＰＳ４に印加され、ＭＷｉ＝０
ＶがＭＷｉ線を介してＮ型多結晶シリコン層ＰＳ３に印
加され、さらに、ＢＬＫＦ＝４．７５ＶがＰ＋拡散層Ｐ
２およびＮ＋拡散層Ｎ４に印加される。

【００６７】このため、サブ行デコーダＳＤのＣＭＯＳ
トランスファーゲートがオンし、Ｐ＋拡散層Ｐ２および
Ｎ＋拡散層Ｎ４に印加されたＢＬＫＦ＝４．７５Ｖが、
サブワード線ＳＷを介してタングステンシリサイド層Ｗ
Ｓに印加される。

【００６８】さらに、ＶＤ＝０．８Ｖが、Ｎ＋拡散層Ｎ
２に印加され、ＶＳ＝ＶＰＷ＝ＶＮＷ＝０Ｖが、Ｎ＋拡
散層Ｎ１、ＰウェルＰＷ１およびＮウェルＮＷ２１に印
加される。このため、Ｎ型多結晶シリコン層ＰＳ１に蓄
えられた電荷量に応じて、Ｎ＋拡散層Ｎ１、Ｎ２間にチ
ャネルが開き、読み出しが行われる。

【００６９】一方、書き込み時には、図５のメイン行デ
コーダＭＤで生成されたＭｉ＝９．０ＶがＭｉ線を介し
てＮ型多結晶シリコン層ＰＳ４に印加され、ＭＷｉ＝０
ＶがＭＷｉ線を介してＮ型多結晶シリコン層ＰＳ３に印
加され、さらに、ＢＬＫＦ＝９．０ＶがＰ＋拡散層Ｐ２
およびＮ＋拡散層Ｎ４に印加される。

【００７０】このため、サブ行デコーダＳＤのＣＭＯＳ
トランスファーゲートがオンし、Ｐ＋拡散層Ｐ２および
Ｎ＋拡散層Ｎ４に印加されたＢＬＫＦ＝９．０Ｖが、サ
ブワード線ＳＷを介してタングステンシリサイド層ＷＳ
に印加される。

【００７１】さらに、ＶＤ＝５．０Ｖが、Ｎ＋拡散層Ｎ
２に印加され、ＶＳ＝ＶＰＷ＝ＶＮＷ＝０Ｖが、Ｎ＋拡
散層Ｎ１、ＰウェルＰＷ１およびＮウェルＮＷ２１に印
加される。このため、チャネルホットエレクトロンがＮ
型多結晶シリコン層ＰＳ１下のＰ型基板ＳＢ内に発生
し、電子がトンネル酸化膜ＴＮを介してＮ型多結晶シリ
コン層ＰＳ１に注入されて、書き込みが行われる。

【００７２】また、消去時には、メイン行デコーダＭＤ
で生成されたＭｉ＝−７．５ＶがＭｉ線を介してＮ型多
結晶シリコン層ＰＳ４に印加され、ＭＷｉ＝２．５Ｖが
ＭＷｉ線を介してＮ型多結晶シリコン層ＰＳ３に印加さ
れ、さらに、ＢＬＫＦ＝０ＶがＰ＋拡散層Ｐ２およびＮ
＋拡散層Ｎ４に印加され、ＣＭＯＳトランスファーゲー
トはオフとされる。

【００７３】一方、ＶＢＢＢｉ＝−７．５Ｖが、サブワ
ード線ＳＷを介してタングステンシリサイド層ＷＳに印
加され、ＶＳ＝ＶＰＷ＝ＶＮＷ＝１０Ｖが、Ｎ＋拡散層
Ｎ１、ＰウェルＰＷ１およびＮウェルＮＷ２１に印加さ
れる。このため、Ｆｏｗｌｅｒ−ＮｏｒｄｈｅｉｍＴ
ｕｎｎｅｌ効果により、Ｎ型多結晶シリコン層ＰＳ１に
蓄積されている電子が、トンネル酸化膜ＴＮを介してＰ
型基板ＳＢ側に引き抜かれ、消去が行われる。

【００７４】図１１は、図２のメインビット線セレクタ
ＭＳおよびローカルビット線セレクタＬＳの概略構成を
示す回路図である。図１１において、メインビット線セ
レクタＭＳからの各メインビット線ＭＢは、通常メモリ
セルアレイＮＣ上を列方向に走り、このメインビット線
ＭＢは、列方向に配置された通常メモリセルアレイＮＣ
の各ローカルビット線セレクタＬＳに接続されている。

【００７５】メインビット線セレクタＭＳには、メイン
ビット線ＭＢを選択するメインビット線選択トランジス
タＭＴが設けられ、メインビット線選択トランジスタＭ
Ｔのソースはメインビット線ＭＢに接続され、メインビ
ット線選択トランジスタＭＴのドレインはデータ線ＤＬ
に接続され、データ線ＤＬは基準電流源ＩＲが接続され
た切り換え回路ＳＷを介してセンスアンプＳＡに接続さ
れている。

【００７６】ローカルビット線セレクタＬＳには、サブ
ビット線ＳＢを選択するサブビット線選択トランジスタ
ＳＴが設けられ、サブビット線選択トランジスタＳＴの
ドレインはメインビット線ＭＢに接続され、サブビット
線選択トランジスタＳＴのソースはメモリセルアレイＣ
ＡのメモリセルＭＣに接続されている。

【００７７】図１２（ａ）は、本発明の第１実施形態に
係わる半導体記憶装置の通常読み出し時の動作を示すブ
ロック図である。図１２（ａ）において、アドレスパッ
トＡＰに入力されたアドレスは、アドレスバッファＡＤ
を介してワード線デコーダＷＤおよびカラムゲートＣＧ
に入力され、このアドレスで指定されるメモリセルが選
択される。選択されたメモリセルからの読み出しデータ
はセンスアンプＳＡで検出され、Ｉ／ＯバッファＩＯを
介してＩ／ＯパットＩＰに出力される（Ｒ１）。

【００７８】ここで、センスアンプＳＡには１ワード分
のデータ線が入力され、１ワードが１６ビット幅の場
合、これらのデータを１度に読み出すため、１６個のセ
ンスアンプＳＡが設けられている。

【００７９】図１２（ｂ）は、本発明の第１実施形態に
係わる半導体記憶装置の通常読み出し時の動作を示すタ
イミングチャートである。図１２（ｂ）において、通常
読み出しでは、アドレスＡ０が確定し、Ｉ／ＯパットＩ
Ｐに読み出しデータＤ０が出力されるまでに、ランダム
読み出し時間Ｔａだけかかる。

【００８０】このため、ｎワード分読み出すには、Ｔａ
×ｎだけ時間がかかり、例えば、Ｔａ＝７０ｎｓとする
と、４ワード分読み出すには、４×７０ｎｓ＝２８０ｎ
ｓだけかかる。

【００８１】ここで、本実施形態では、冗長メモリセル
アレイ上に静電遮蔽膜ＳＬが設けられているため、読み
出し動作に影響を与えることなく、これらのデータ線を
冗長メモリセルアレイ上に形成できる。このため、携帯
電話などのブラウザ機能などの対応してデータバス幅が
拡大され、センスアンプＳＡに入力されるデータ線の本
数が増大した場合においても、チップ面積の増大を抑制
することができ、携帯電話などの小型化・多機能化など
に容易に対応することができる。

【００８２】図１３（ａ）は、本発明の第１実施形態に
係わる半導体記憶装置のページ読み出し時の動作を示す
ブロック図である。図１３（ａ）において、アドレスパ
ットＡＰに入力されたアドレスは、アドレスバッファＡ
Ｄを介してワード線デコーダＷＤおよびカラムゲートＣ
Ｇに入力され、このアドレスで指定されるｎワード分の
メモリセルが選択される。選択されたｎワード分の読み
出しデータはセンスアンプＳＡで同時に検出され、マル
チプレクサＭＰにラッチされる（Ｒ１）。

【００８３】ここで、センスアンプＳＡにはｎワード分
のデータ線が入力され、ｎワード分のデータを１度に読
み出すため、ｎワード分のセンスアンプＳＡが設けられ
ている。

【００８４】マルチプレクサＭＰにラッチされたｎワー
ド分のデータは、アドレスバッファＡＤからマルチプレ
クサＭＰに入力されるアドレスに従って、１ワード分ず
つＩ／ＯバッファＩＯに出力される（Ｒ２）。なお、マ
ルチプレクサＭＰへのアドレスの供給は、ユーザが下位
２ビットを００→１０→０１→１１へとユーザがインク
リメントすることにより実現することができる。

【００８５】図１３（ｂ）は、本発明の第１実施形態に
係わる半導体記憶装置のページ読み出し時の動作を示す
タイミングチャートである。図１３（ｂ）において、ペ
ージ読み出しでは、最初の１ワード分のデータＤ０が出
力されるまでには、ｎワード分のデータをセンスアンプ
ＳＡで同時に読み出す必要があるため、ランダム読み出
し時間Ｔａだけかかる。一方、２番目以降のワードのデ
ータＤ１、Ｄ２、Ｄ３は、マルチプレクサＭＰに既にラ
ッチされており、センスアンプＳＡを通すことなく、マ
ルチプレクサＭＰから直接読み出すことがきるため、ラ
ンダム読み出し時間Ｔａより短いページ読み出し時間Ｔ
ｐで読み出すことができる。

【００８６】例えば、ランダム読み出し時間Ｔａが７０
ｎｓ程度であるのに対し、ページ読み出し時間Ｔｐは２
０ｎｓ程度である。このため、例えば、４ワード分のデ
ータＤ０〜Ｄ３を７０＋３×２０ｎｓ＝１３０ｎｓで読
み出すことができる。

【００８７】図１４（ａ）は、本発明の第１実施形態に
係わる半導体記憶装置のバースト読み出し時の動作を示
すブロック図である。図１４（ａ）において、アドレス
パットＡＰに入力されたアドレスは、アドレスバッファ
ＡＤを介してワード線デコーダＷＤおよびカラムゲート
ＣＧに入力され、このアドレスで指定されるｎワード分
のメモリセルが選択される。選択されたｎワード分の読
み出しデータはセンスアンプＳＡで同時に検出され、マ
ルチプレクサＭＰにラッチされる（Ｒ１）。

【００８８】マルチプレクサＭＰにラッチされたｎワー
ド分のデータは、携帯電話などのＣＰＵクロックＣＫに
同期して、１ワード分ずつＩ／ＯバッファＩＯに出力さ
れる（Ｒ３）。なお、マルチプレクサＭＰへのアドレス
の供給は、アドレスの下位２ビットを００→１０→０１
→１１へとチップ内部で自動的にインクリメントするこ
とにより実現することができる。

【００８９】図１４（ｂ）は、本発明の第１実施形態に
係わる半導体記憶装置のバースト読み出し時の動作を示
すタイミングチャートである。図１４（ｂ）において、
バースト読み出しでも、最初の１ワード分のデータＤ０
が出力されるまでには、ｎワード分のデータをセンスア
ンプＳＡで同時に読み出す必要があるため、ランダム読
み出し時間Ｔａだけかかる。一方、２番目以降のワード
のデータＤ１、Ｄ２、Ｄ３は、マルチプレクサＭＰに既
にラッチされており、センスアンプＳＡを通すことな
く、マルチプレクサＭＰから直接読み出すことがきるた
め、ランダム読み出し時間Ｔａより短いバースト読み出
し時間Ｔｂで読み出すことができる。ここで、バースト
読み出し時間Ｔｂは、ＣＰＵクロックＣＫの周期と一致
する。

【００９０】例えば、ランダム読み出し時間Ｔａが７０
ｎｓ、ＣＰＵクロックＣＫの周期が１６．６ｎｓとする
と、７０＋３×１６．６ｎｓ＝１１９．８ｎｓで４ワー
ド分のデータＤ０〜Ｄ３を読み出すことができる。

【００９１】ここで、本実施形態では、冗長メモリセル
アレイ上に静電遮蔽膜ＳＬが設けられているため、読み
出し動作に影響を与えることなく、ｎワード分のデータ
線を冗長メモリセルアレイ上に形成できる。このため、
ページ／バースト読み出し機能が搭載され、ｎワード分
のデータ線がセンスアンプＳＡに入力される場合におい
ても、チップ面積の増大を抑制することができ、携帯電
話などの小型化・多機能化・高速化などに容易に対応す
ることができる。

【００９２】例えば、１ワード１６ビット幅のデータを
バーストモードで８ワード分読み出すとすると、１２８
本のデータ線がセンスアンプＳＡに入力される。ここ
で、データ線のピッチが２μｍとすると、これらのデー
タ線をセンスアンプＳＡに入力するためには、２×１２
８μｍ＝２５６μｍ幅の配線領域が必要となる。

【００９３】一方、冗長メモリセルアレイの大きさは８
００×３００μｍ程度であり、これらのデータ線を冗長
メモリセルアレイ上に形成することにより、２５６μｍ
幅の配線領域を別途確保する必要がなくなり、ページ／
バースト読み出し機能搭載時のチップ面積の増大を抑制
することが可能となる。

【００９４】図１５は、本発明の第２実施形態に係わる
半導体記憶装置の冗長メモリセルアレイの概略構成を示
す断面図である。なお、上述した第１実施形態が第２金
属配線層を用いて冗長メモリセルアレイ上に静電遮蔽線
ＳＬを形成したのに対し、この第２実施形態では、冗長
メモリセルアレイ上の第２金属配線層を除去することに
より、サブビット線ＳＢとデータ線ＤＬとの距離を稼
ぎ、カップリングノイズを低減するようにしたものであ
る。

【００９５】図１５において、Ｐ型基板ＳＢ上には、ト
ンネル酸化膜を介してフローティングゲートＦＧが形成
され、フローティングゲートＦＧ上にはサブワード線Ｓ
Ｗが形成されている。さらに、サブワード線ＳＷ上に
は、サブワード線ＳＷと直交するサブビット線ＳＢが形
成され、サブビット線ＳＢ上には、サブビット線ＳＢと
２層以上隔ててデータ線ＤＬが形成されている。

【００９６】ここで、フローティングゲートＦＧ、サブ
ワード線ＳＷ、サブビット線ＳＢおよびデータ線ＤＬ
は、絶縁層ＩＭ１、ＩＭ２で互いに絶縁されている。

【００９７】また、サブワード線ＳＷは多結晶シリコン
層で形成され、サブビット線ＳＢは第１金属配線層で形
成され、データ線ＤＬは第３金属配線層で形成されてい
る。

【００９８】また、通常メモリセルアレイは図１６と同
様の構成を有し、冗長メモリセルアレイ上に形成された
データ線ＤＬは、通常メモリセルアレイのメインビット
線ＭＢと電気的に接続される。

【００９９】このように、２重ビット線および２重ワー
ド線構造を採用した半導体記憶装置において、通常メモ
リセルアレイを２重ビット線および２重ワード線構造と
しつつ、冗長メモリセルアレイを１重ビット線および１
重ワード線構造とすることにより、通常メモリセルアレ
イのメインワード線ＭＷに用いられる第２金属配線層を
冗長メモリセルアレイ上から除去するだけで、冗長メモ
リセルアレイの静電遮蔽を行うことが可能となる。この
ため、データ線ＤＬがカップリングノイズを拾うことを
防止ししつつ、冗長メモリセルアレイ上にデータ線ＤＬ
を形成することが可能となる。

【０１００】なお、上述した実施形態では、フラッシュ
メモリを例にとって説明したが、ＤＲＡＭ、ＳＲＡＭ、
ＥＥＰＲＯＭ、ＦＲＡＭなどに適用してもよく、これら
を混載したものに適用してもよい。

【０１０１】

【発明の効果】以上説明したように、本発明によれば、
通常メモリセルアレイのデータ線と冗長メモリセルアレ
イのビット線とのカップリングを抑制しつつ、チップ面
積を削減することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係わる半導体記憶装置
の冗長メモリセルアレイの概略構成を示す断面図であ
る。

【図２】図２（ａ）は、本発明の第１実施形態に係わる
半導体記憶装置の概略構成を示す平面図、図２（ｂ）
は、本発明の第１実施形態に係わるメモリセルアレイの
概略構成を示す平面図である。

【図３】本発明の第１実施形態に係わる半導体記憶装置
の冗長メモリセルアレイを用いた動作を示す平面図であ
る。

【図４】本発明の第１実施形態に係わる半導体記憶装置
の冗長メモリセルアレイを用いた書き込み中読み出し動
作を示す平面図である。

【図５】本発明の第１実施形態に係わる半導体記憶装置
のメイン行デコーダの概略構成を示すブロック図であ
る。

【図６】本発明の第１実施形態に係わる半導体記憶装置
のメイン行デコーダの動作電圧値を示す図である。

【図７】本発明の第１実施形態に係わる半導体記憶装置
のサブ行デコーダの概略構成を示す回路図である。

【図８】本発明の第１実施形態に係わる半導体記憶装置
のサブ行デコーダの動作電圧値を示す図である。

【図９】本発明の第１実施形態に係わる半導体記憶装置
のサブ行デコーダおよびメモリセルの概略構成を示す断
面図である。

【図１０】本発明の第１実施形態に係わる半導体記憶装
置のサブ行デコーダおよびメモリセルの動作電圧値を示
す図である。

【図１１】本発明の第１実施形態に係わる半導体記憶装
置の２重ビット線セレクタの概略構成を示す回路図であ
る。

【図１２】図１２（ａ）は、本発明の第１実施形態に係
わる半導体記憶装置の通常読み出し時の動作を示すブロ
ック図、図１２（ｂ）は、本発明の第１実施形態に係わ
る半導体記憶装置の通常読み出し時の動作を示すタイミ
ングチャートである。

【図１３】図１３（ａ）は、本発明の第１実施形態に係
わる半導体記憶装置のページ読み出し時の動作を示すブ
ロック図、図１３（ｂ）は、本発明の第１実施形態に係
わる半導体記憶装置のページ読み出し時の動作を示すタ
イミングチャートである。

【図１４】図１４（ａ）は、本発明の第１実施形態に係
わる半導体記憶装置のバースト読み出し時の動作を示す
ブロック図、図１４（ｂ）は、本発明の第１実施形態に
係わる半導体記憶装置のバースト読み出し時の動作を示
すタイミングチャートである。

【図１５】本発明の第２実施形態に係わる半導体記憶装
置の冗長メモリセルアレイの概略構成を示す断面図であ
る。

【図１６】従来の半導体記憶装置の冗長メモリセルアレ
イおよび通常メモリセルアレイの概略構成を示す断面図
である。

【符号の説明】

ＳＢＰ型基板ＦＧフローティングゲートＳＷサブワード線ＩＭ１、ＩＭ２絶縁層ＳＢサブビット線ＳＬ静電遮蔽線ＤＬデータ線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｈ５Ｍ０２４ 21/822 27/10 ４３４ 21/8247 27/115 Ｆターム(参考） 5B015 HH01 HH03 JJ14 JJ31 KA38 NN09 PP03 5B025 AA02 AC01 AD00 AE00 5F038 BH10 BH19 CA01 CD10 DF05 EZ20 5F083 AD00 BS00 EP02 EP23 EP42 EP55 EP56 ER22 GA13 JA04 JA32 JA35 JA39 KA17 ZA10 5L106 AA01 AA02 AA10 CC00 GG06 5M024 AA23 AA51 BB13 BB35 BB36 CC53 CC70 LL05 LL11 MM11 PP03 PP05 PP07

Claims

【特許請求の範囲】

【請求項１】通常メモリセルアレイと、前記通常メモリセルアレイ内の不良ビットを救済するた
めに配置された冗長メモリセルアレイと、前記冗長メモリセルアレイ上の配線と前記通常メモリセ
ルアレイと接続されるデータ線とを静電遮蔽する静電遮
蔽金属層とを備えることを特徴とする半導体記憶装置。
【請求項２】前記静電遮蔽金属層は、前記通常メモリ
セルアレイの配線に用いられる金属層から形成されるこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記通常メモリセルアレイは２重ビット
線および２重ワード線構造を有し、前記冗長メモリセルアレイは１重ビット線および１重ワ
ード線構造を有していることを特徴とする請求項１記載
の半導体記憶装置。
【請求項４】前記通常メモリセルアレイのサブワード
線は多結晶シリコン層で形成され、前記通常メモリセルアレイのサブビット線は第１金属層
で形成され、前記通常メモリセルアレイのメインワード線は第２金属
層で形成され、前記通常メモリセルアレイのメインビット線は第３金属
層で形成され、前記冗長メモリセルアレイのワード線は前記多結晶シリ
コン層で形成され、前記冗長メモリセルアレイのビット線は前記第１金属層
で形成され、前記冗長メモリセルアレイ上の静電遮蔽金属層は前記第
２金属層で形成され、前記冗長メモリセルアレイ上を通過するデータ線は前記
第３金属層で形成されていることを特徴とする請求項３
記載の半導体記憶装置。
【請求項５】通常メモリセルアレイと、前記通常メモリセルアレイ内の不良ビットを救済するた
めに配置された冗長メモリセルアレイと、前記冗長メモリセルアレイの配線と２層以上隔てて前記
冗長メモリセルアレイ上を通過する前記通常メモリセル
アレイからのデータ線とを備えることを特徴とする半導
体記憶装置。
【請求項６】前記通常メモリセルアレイのサブワード
線は多結晶シリコン層で形成され、前記通常メモリセルアレイのサブビット線は第１金属層
で形成され、前記通常メモリセルアレイのメインワード線は第２金属
層で形成され、前記通常メモリセルアレイのメインビット線は第３金属
層で形成され、前記冗長メモリセルアレイのワード線は前記多結晶シリ
コン層で形成され、前記冗長メモリセルアレイのビット線は前記第１金属層
で形成され、前記冗長メモリセルアレイ上を通過するデータ線は前記
第３金属層で形成されていることを特徴とする請求項５
記載の半導体記憶装置。
【請求項７】前記冗長メモリセルアレイのビット線お
よびワード線は、前記通常メモリセルアレイのビット線
およびワード線と独立していることを特徴とする請求項
１〜６のいずれか１項記載の半導体記憶装置。