TWI282113B - Method for manufacturing semiconductor device - Google Patents

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1282113 九、發明說明： t發明戶斤屬之技術領域】 本申晴案係以2004年7月6曰所提申之日本專利申請案 No· 2004-198888為基礎並請求其之優先權，其之整體内容 5 係併於本案以為參考資料。 發明領域 本發明係有關一種製造具有如一場效應電晶體之半導 體元件的方法。 【先前技術2 10 相關技藝之說明 當製造一非揮發性記憶體(諸如快閃記憶體等）時，其存 在一問題，即，於晶圓處理步驟完成後易於發生閱電壓(vth) 的變化。判斷此現象的主要成因係為於晶圓製程中，該不 必要之電荷被注入一浮閘中。 15 傳統上，為了處理此問題，已提出—技術，其中在製 以ί*夬閃Sk、體日守，-控制閘極係經多數佈線而連接至一 所明之保遵性一極體，即如，專利文件i與專利文件2所揭 示者。 [專利文件1]曰本專利申請案早期公開案Νο· 20 2002-43446 [專利文件2]日本專利申請案早期公開案Ν〇·制 7-183502 然而，即使提出此等傳統製造方法，仍不可能有效地 抑制該於製造中因電荷注人浮閘中所造叙閥電壓的變 1282113 化。 【發明内容】 發明概要 本發明係基於上述問題而進行，且其之目的係在達到 5 進一步抑制該因電荷注入浮閘中所造成之閥電壓變化，並 提供一種獲得一可靠且高效能半導體元件之製造方法。 由於勤奮的研究，本申請案之發明人係己提出下列本 發明之各種態樣，以解決前述問題。 於本發明之製造半導體元件的方法中，於一半導體基 10 板的一表面上，形成一非揮發性記憶體晶胞、一nMOS電晶 體與一pMOS電晶體，而後形成一介層絕緣膜（其覆蓋該非 揮發性記憶體晶胞、該nMOS電晶體與該pMOS電晶體）。接 下來，於介層絕緣膜中，形成多數個接觸栓，其等分別連 接至該非揮發性記憶體晶胞之一控制閘極、nMOS電晶體之 15 一源極或汲極、與pMOS電晶體之一源極或汲極。而後，形 成一佈線，其係經該多數個接觸栓而將該控制閘極連接至 nMOS電晶體與pMOS電晶體之源極或汲極。 圖式簡單說明 弟1圖係為顯不' ^電洞移動的概要圖， 20 第2圖係為顯示一電子移動的概要圖； 第3圖係為顯示電洞增加之概要圖； 第4圖係為顯示電子增加之概要圖； 第5A與5B圖係為顯示依據電洞之補捉受限之閥電壓 變化的圖式； 1282113 第38圖係為顯示另一無法達成之佈局之實施例的佈局 圖式； 第39圖係為顯示一傳統保護性二極體之實施例的截面 圖； 5 第40圖係為顯示另一傳統保護性二極體之實施例的截 面圖； 第41圖係為顯示又一傳統保護性二極體之實施例的截 面圖； 第42圖係為顯示再一傳統保護性二極體之實施例的截 10 面圖；以及 第43圖係為顯示又一傳統保護性二極體之實施例的截 面圖。

L實施方式]I 較佳實施例之詳細說明 15 -本發明之基本要點- 首先，將描述本發明之基本要點。 傳統上用於製造一非揮發性記憶體(諸如，一快閃記憶 體)之方法的問題係指明如下。於製造方法中，在形成多層 佈線時進行之電漿製程係造成一電子或一電洞可被儲存於 20 一佈線（其連接至一控制閘極）中。該電荷可移動至控制閘 極，且不必要之電荷係可被注入至一浮閘中。舉例言之， 如第1圖所示，當電洞儲存於一佈線301中時，電洞係經一 接觸栓302而移動至一控制閘極303。同樣地，如第2圖所 示，當電子儲存於佈線301中時，電洞係經接觸栓302而移 1282113 動至控制閘極303。同日寺，一Si基板(未顯示）之電位係實質 上等於基礎電位。因此，於控制問極3〇3與&基板間產生電 位差’且同時於浮問3Q5(存在於其間）触基板間亦產生電 位差。因此，電壓係被供應至一隧道氧化膜3〇6(存在於= 5閘3〇5與Si基板間），且當其值超過一特定值時，一隨道電流 係流動。如第1圖所示，當控制閘極3〇3被充電至正性，電 子係自板注入至浮閑305。如第2圖所示，當控制閑極 303被充電至負性，電子係自浮卩㈣5移動至Si基板。該自 佈線301移動至控制間極3〇3的電荷量係隨佈線迎之數目 10的增加而增加，如第3與4圖所示。 此推斷纟一&後之熱處理中，一熱刺激係造成該被 注入^浮閘中之電荷（如前述）移動至隧道氧化膜306或一 ΟΝΟ膜304，而後電荷被限制於該處。 如第5Α圖所示，假若電洞被限制於〇Ν〇膜3〇4、浮閘 Μ 3〇5與随道氧化膜3〇6中，則當與電荷不被受限制之情況相 較:其之閥電壓係變低，即如第沾圖所示。如第Μ圖所示， 若毛子被限制於ΟΝΟ膜304、浮閘3〇5與随道氧化膜3〇6 中，則當與電荷不被受限制之情況相較，其之間電壓係變 得較高，即如第6Β圖所示。於此方式下，閱電壓係有所變 20 化。 “為了清除該被限制於0Ν0膜3〇4、浮閉3〇5與隨道氧化 膜〇6中之电何’可考慮將紫外光經多數介層絕緣膜3〇7而 照射至其等上’如第7Α#7Β圖所示，但其很難消除該被限 制於隧道氧化膜或ΟΝΟ膜中之電荷。 1282113 5 10 15 為了降低互連料之佈線電阻，本 半導體元件，其包括—非揮發性•體晶細如，:^ 胞之—控制閘極）。為了降低邏輯互連 線寄生電容，本發明亦提供—種半導體元件，其 雜記憶心胞、連接至„揮發岐賴㈣ :的:，線、以及-下介電固定雌為-介層::月果，其復盍該等上佈線）。 發明之發明人已研究出下列原因，_，於前述之傳 、先衣Xe方法巾’為何無法充分抑制該因電荷注人至浮閑所 造成之閥電壓的變化。結果，已發現，即使藉紫外光照射， =被限制於浮閘等巾之電荷仍無法被移除。已發現，即使 紫外光係”數介層絕緣膜3〇7而照射於其等上(如第7八與 7B圖所示）且藉Si氮化膜308以防止Cu擴散（其近來係使用

於U型化等之製程中），紫外光之傳送係受阻，即如第8八與 8B圖所不。再者，於此製程中，假若下介電固定膜係使用 以作為介層絕緣膜3〇9，紫外光照射本身係為不理想的，此 乃因為該到達下介電固定膜之紫外光照射可造成分解或改 變。

本發明之發明人已研究前述之閥電壓變化，且更發現 當使用傳統方法製造半導體元件時，該閥電壓係有所變 化。 舉例言之，於製造後，當祚揮發性記憶體使用於電子 被限制於ΟΝΟ膜3〇4與隧道氧化膜306之狀態下，藉加熱影 10 1282113 響等’電子係回到浮閉305或移動至控制閘極3〇3。假若〇n〇 膜304中之電子回到浮閘305，則閥電壓係升高，如第卯圖 所示。詳言之，已發現，間電屡係隨長期之操作時間而逐 漸升高。假若隧道氧化膜306内之電子移動至浮閘3〇5，則 5閥電壓係隨長期之操作時間而逐漸升高。 同樣地，於製造後，當非揮發性記憶體使用於電洞被 限制於ΟΝΟ膜304與隧道氧化膜3〇6之狀態下，藉加熱影響 等，電洞係回到浮閘305或移動至控制閘極3〇3。假若〇Ν〇 膜304中之電洞回到浮閘3〇5，則閥電壓係降低，如第1〇Β 圖所示。洋5之，已發現，閥電壓係隨長期之操作時間而 逐漸降低。 即使假若於製造後，閥電壓隨即藉該〇N〇膜3〇4中之儲 存電荷而分散，可藉於編製程序時調整浮閘3〇5之電荷，而 將閥電壓設定至一理想值。然而，如前述，假若於操作期 15間閥電壓有所變化，則儲存之資訊係受破壞且無法復原。 由於潛心研究以解決前述問題，本發明之發明人已構 想出使用一nMOS電晶體與一pM〇s電晶體(例如，作為保護 性一極體），可於製造後抑制閥電壓之變化，且亦可於產品 才呆作期間抑制閥電壓變化，即使無紫外光照射。 2〇 本發明提供一種半導體元件之製造方法，該半導體元 件具有形成於一半導體基板表面上之一非揮發性記憶體晶 胞(例如，快閃記憶體)與_保護性二極體，以及最下層金屬 佈線（其連接非揮發性記憶體晶胞之一控制閘極與保護性 二極體之一擴散層）。 1282113 於一常用之快閃記憶體元件中，窄小的晶胞間距係適 用於微型化晶胞尺寸，其係藉使用例如自我-校準源極線形 成製程而達成。即使製程步驟之數目係因自我-校隼製程而 增加，降低之晶胞尺寸係明顯地降低晶片尺寸，且降低常 5 用元件中之總晶片的成本。此乃因為常用元件中之記憶體 晶胞係佔據超過一半之晶片面積。然而’小的字元線間距 係難以藉最下層之互連佈線而將每一字元線連接至相對之 保護性二極體。 另一方面，於具有一嵌入結構之半導體（其上安裝有例 10 如快閃記憶體與邏輯電路）中，快閃晶胞係佔據低於10%之 晶片，且因此，對於降低晶片成本而言，製程步驟之數目 係比記憶體晶胞尺寸更重要。因此，在不進行自我-校準源 極線製程下之較寬的晶胞間距係為較佳。因此，已允許將 字元線間之間距設計成較寬。因此，當連接一字元線至該 15 nMOS電晶體與該pMOS電晶體時，其可能使用一單層佈線 (例如，最下層之金屬佈線）以用於引導。 於此例子中，在無紫外光照射下，製造後之閥電壓變 化與元件操作期間之閥電壓變化係可被抑制。因此，較佳 係將本發明使用至一需要Cu佈線與Si氮化膜作為擴散防止 20 膜之製造方法中，且將本發明使用至一形成下介電固定膜 以作為介層絕緣膜之製造方法中。 -本發明之具體實施例- 於後，將參照隨附之圖式以詳細說明本發明之一具體 實施例。第11圖係為顯示依據本發明具體實施例之方法所 12 1282113 兀整半導體元件的佈局圖式。第12圖係為顯示係為 顯不第11圖之接通部份的佈局圖式。 士第>11圖所不’於此半導體元件中，其内部係提供有 曰曰粒（半$體晶片）2〇1、一邏輯電路區域2〇3與一快閃記憶 5體區域202。此外，此半導體元件係為内嵌型式，即，快 閃aife體區域2〇2係小於邏輯電路區域2()3。舉例言之，快 閃記憶體區域202之佔領面積係約2%至5%。 此外，如第12圖所示，於快閃記憶體區域2〇2中，多數 快閃記憶體晶胞（具有n_型雜質擴散層，且作為源極與沒極) 10係以陣列型式形成於P·井1〇3上。於P井1〇3之周邊形成一n— 井 105。 同時，於邏輯電路區域2〇3中之鄰近快閃記憶體區域 202處中，形成多數個pM〇s電晶體電晶體 l〇ln(其等構成-部份之解碼μ作為快閃記憶體晶胞之 15保護性二極體）。有關於PMOS電晶體l〇ip，於一藉構件隔 離絕緣膜102而區隔之構件作動區域中，形成？_井1〇3，於 P-井103内部形成有源極104s與；：及極l〇4d。有關nM〇S電晶 體101η，於由構件隔離絕緣膜1〇2所區隔之構件作動區域 中，形成η-井105，η-井1〇5内部形成有源極1〇6s與汲極 2〇 。此外’於構件隔離絕緣膜1〇2、源極i〇4s與l〇6s、與 汲極104d與l〇6d上’形成一介層絕緣膜（未顯示）。於上形成 最下層之金屬佈線Μ1。金屬佈線M丨係經接觸洞而連接至快 閃記憶體區域202中之控制閘極CG。 有關於各別電晶體與佈線間之位置關係，二對pM〇s 13 1282113 電晶體101p與nMOS電晶體ι〇ιη(四個電晶體）係在控制閘 極CG延伸之方向上平行配置。有關於金屬佈線訄丨之配置， 金屬佈線Ml係連接至該位於此四個電晶體之閘極同側上 的源極與汲極。在垂直方向（相對於控制閘極CG延伸之方向） 5上相鄰之二個電晶體係彼此線性對稱。因此，每一控制閘 極CG係藉金屬佈線Ml連接至11與？源極或沒極。 接下來，將详細說明依據本發明之具體實施例之製造 半導體元件的方法。第13至32圖係為顯示用於製造本發明 具體實施例之半導體元件之方法之依序步驟的截面圖。各 H)圖之圖式數字尾部具有“A”之圖式係顯示一 形成nM〇s 電晶體101n(nMOS區域)之區域。各圖之圖式數字尾部具有 B之圖式係顯不一用於形成？]^〇3電晶體1〇ip(pM〇s區域） 之區域。各圖之圖式數字尾部具有“c”之圖式係顯示一用於 形成快閃記憶體（晶胞區域)之區域。於第21至32圖中，各圖 15之圖式數字尾部具有“D”之圖式係顯示沿各於圖式數字尾 部具有“C”之圖式中之線η的橫截面圖。 首先，於本具體實施例中，如第13Α至13C圖所示，一 約250 11111至400 nm深之構件隔離絕緣膜2係藉§τι (淺溝渠 隔離）法而形成於一p-型Si基板丨之表面上。舉例言之，於形 2〇成構件隔離絕緣膜2時，溝渠係形成於以基板i之表面上， 且於此等溝渠中，後埋入TE0S (原石夕酸四乙醋）膜或HDp (高密度電漿)膜，以作為Sl氧化膜。而後，以CMp(化學機 械抛光）進行平坦化。 接下來，如第14A至14C圖所示，於遍⑺區域與晶胞 14 1282113 第93140274號專利申請案說明書修正頁95年2月17曰 區域中，依序形成深η-井3與p-井4。舉例言之，於形成深n_ 井3時，在1.5 MeV至2.5 MeV之能量與ixi〇】3cm-2至3 X 1〇i3 cm·2之劑量條件下，離子植入磷離子。舉例言之，於形成 p-井4 時，於400 keV 至 500 keV 之能量與 ixi〇]3cm-2至 3 x 5 1〇13 cm_2之劑量條件下，離子植入硼離子。附帶一提的是，

於本具體貫施例中係適用前述之三-井結構，且其之目的係 在自浮閘使用FN(富勒一諾得漢）穿隧至基板，以清除快閃 記憶體晶胞中之資料。因此，假若清除動作係以其他方式 (諸如自浮閘至源極區域）進行，則無需採用三_井結構。

10 接下來，如第15A至15C圖所示，η-井5係形成於pMOS

區域中以及晶胞與nMOS區域之周邊（未顯示於第15A圖 中）。於形成η-井5時，在500 keV至700 keV之能量與ΐχΐ〇13 cm_2至3 X l〇n cm·2之劑量條件下，離子植入例如磷離子。 於後，如第16A至16C圖所示，於nMOS區域、pMOS 15區域與晶胞區域中，藉l〇〇(TC至1100°C之乾式氧化法，形 成一約9.5 nm至11 nm厚之隧道氧化膜6。隨後，藉CVD (化 學瘵汽沈積）法，於一完整表面上，形成一摻雜有磷之非晶 系石夕（a -Si)膜7至約80 nm至100 nm厚。α ji膜7中之石粦的 摻雜量係例如約4 X 1〇19 cm·2至6 X 1019 cm~2。附帶一提的 20是，隧道氧化膜6可藉濕式氧化法，於例如約75(rCs9⑻。c 之溫度下，而形成。 接下來，如第17A至17C圖所示，藉微影技術與蝕刻技 術，圖案化《-81膜7,以使得α-Si膜僅存在於晶胞區域中。 詳言之’移除邏輯電路區域203中之a-Si膜7。 15 1282113 用於汲極與源極之n+擴散層17與pm〇S區域中之用於沒極 與源極之P+擴散層18。而後，藉包埋…(鎢）及類似物於其 中，形成接觸栓20。接下來，形成第一層之佈線(第Η圖 中之金屬佈線Ml)。同時，於本具體實施例中，佈線21係將 5晶胞區域中之聚-义膜7(控制閘極CG)電氣連接至用於汲極 與源極之n+擴散層17與p+擴散層18。 而後，藉進一步形成一介層絕緣膜與上層佈線等，完 成一安裝有邏輯電路與快閃記憶體之半導體元件。舉例言 之，形成多數Cu佈線，以作為上佈線。於形成多層佈線時， 10較佳係形成作為一介層絕緣膜之下介電固定膜並進行電漿 製程。較佳亦形成一Si氮化膜，以作為(：：11 (銅）之擴散防止 膜。 依據前述方法，即使快閃記憶體區域2〇2中之佈線間距 被設定為較寬（即，快閃記憶體區域202之佔據面積相對地 15小），但晶粒201之全部面積的增加係相當地小。因此，藉 設定較寬之佈線間距並抑制晶粒2〇1之全部面積的增加，僅 需一層之佈線21作為一佈線層，以用於將各別之記憶體之 控制閘極CG (聚-Si膜7)電氣連接至n+擴散層口與〆擴散層 18。此外，具有此等擴散層之各別的]^〇8電晶體不僅使用 20以作為保護性二極體且亦作為解碼器之一部份。因此，其 之設計與製造製程係變得簡單。 再者，由於控制閘極CG係連接至n+擴散層17與〆擴散 層18(其等分別構成nMC>s電晶體與pMC)S電晶體之沒極）， 故閥電壓變化係變小。實際上，本發明之發明人進行製造 19 1282113 後之各種保護性二極體之初始閥電壓(Vth)的量測，且獲得 第33圖所示之結果。於第巾，n+/pw&p+/nw (_ ^，， 係指出依據本發明具體實施例所製造之半導體元件的結 果0 - V/nw (閘極的）’’純第4〇圖所示之傳統保護性 一極體的結果（一控制閘極係經〜佈線32〇而連接至 電晶體之η-井322上的〆擴散層321)。一 “n+/pw (閘極的），， 係指第3 9圖所示之傳統保護性二極體的結果（一控制閘極 係經一佈線310而連接至nMOS電晶體之卜井^】上的^擴 W散層311)。- “p+/nw”係指第42圖所示之保護性二極體的 結果（一控制閘極係經一佈線340連接至二極體之&井料二上 之p+擴散層341)。一 “n+/pw”係指第41圖所示之傳統保護 性二極體的結果（一控制閘極係經一佈線33〇而連接至二極 體之p-井332上之n+擴散層331)。一 “p+/nw& n+/pw，，係指 15第43圖所示之傳統保護性二極體的結果（一控制閘極係^ 接炱雨個二極體之n+擴散層與擴散層）。“不具二極體” 係指一控制閘極不連接至保護性二極體之例子的結果。 如第33圖所示，於依據本發明之具體實施例所製造之 半導體兀件中，初始Vth的變化係為最小。因此，依據本具 20體實施例，可考慮即使於快閃記億體之製造期間，於控制 閘極中產生電荷，該電荷可非常有效地自保護性二極體中 移除。因此，即使無紫外光照射，於元件操作期間亦無閥 電麽偏移的發生，此乃因為沒有電荷被注入至隨道氧化膜 或膜。 20 U82ll3 •附T提的疋’ 5亥使用以作為保護性二極體之碰⑽ y曰體與p刪電晶體的佈局係不受特別限制。亦可使用如 弟34或35圖所示之佈局。 10 有關於二個在垂直方向(相對於控制間極CG延伸之方 向)相鄰之電晶體，於第12圖所示之具體實施例中，電 係彼此線性對稱。於第34圖所示之具體實施例中，電= 之佈局係重覆。於第35圖所示之具體實施例中，有關於: 屬佈線纽的配置，金屬佈線m係連接至該置於彼此不同側 上之源極與汲極（以四個電晶體之閘極為基準），即，鄰、斤押 制問極CG之延伸方向之二對電晶體之間。該二個在垂= 向(相對於控制閘極CG延伸之方向）相鄰之電晶體係重覆。 15 當比較第34與35圖所示之佈局以及第以圖所示之佈局 時，nMOS電晶體101r^pM〇s電晶體之構件作動區域間之 空間在第34或35圖所示之佈局中係較寬。因此，其等之製 %產率係較咼。再者，當使用第35圖所示之佈局時，保譁 性二極體包括-對綱⑽電晶體與pM〇s電晶體）係可 能經最低層之單層佈線213而連接至二晶胞陣列211(其二 曰曰胞陣列係彼此分隔配置），如第36A圖所示。同樣地，如 第36B圖所示，一單一晶胞陣列211可連接至多個保護性二 20 極體212。 傳統上，已研究將一保護性二極體連接至一非揮發性 記憶體(諸如，快閃記憶體等），其中記憶體晶胞係配置於完 整晶片中。於此一非揮發性晶片中，由於集積程度係比製 造步驟之數目更受重視，故佈線間之間距係相當窄。因此， 21 1282113 如第37或38圖所示，其不可能經單層金屬佈線Ml，將一控 制閘極CG連接至nMOS電晶體與pMOS電晶體之源極或汲 極，即如前述具體實施例中所述。 依據本發明，由於一nMOS電晶體與一pMOS電晶體係 5 使用以作為保護性二極體，其可能有效消除一儲存於非揮 發性記憶體之佈線中之電荷並移動至一控制閘極。此外， 此一電荷的消除可抑制製造時之閥電壓變化，亦可抑制使 用期間之閥電壓變化。依此，可獲得一可靠並高效能之半 導體元件。 10 於各方面，本具體實施例係被視為例示說明而無限制 之意，且所有落於申請專利範圍之等效意義及範疇的變化 係欲被包括於本案中。本發明可在不偏離其之精神與必要 特徵下，以其他特定形式具體'實施。 L圖式簡單說明3 15 第1圖係為顯示一電洞移動的概要圖； 第2圖係為顯示一電子移動的概要圖； 第3圖係為顯示電洞增加之概要圖； 第4圖係為顯示電子增加之概要圖； 第5A與5B圖係為顯示依據電洞之補捉受限之閥電壓 20 變化的圖式； 第6A與6B圖係為顯示依據電子之補捉受限之閥電壓 變化的圖式； 第7A與7B圖係為顯示藉紫外光照射之清除電荷的圖 式； 22 1282113 第8A與8B圖係為顯示電荷無法藉紫外光照射而清除 之機制的圖式； 第9 A與9 B圖係為顯示藉加熱之電洞移動之閥電壓變 化的圖式， 5 第10A與10B圖係為顯示藉加熱之電子移動之閥電壓 變化的圖式； 第11圖係為顯示藉本發明之一具體實施例之方法所製 造之一完整之半導體元件之佈局圖式； 第12圖係為顯示第11圖之接通部份的圖式； 10 第13至32圖係為顯示依據本發明具體實施例之製造一 半導體元件之方法之依序步驟的截面圖； 第33圖係為顯示初始閥電壓(Vth)變化的圖式； 第3 4圖係為顯示一保護性二極體之實施例的佈局圖 式； 15 第35圖係為顯示另一保護性二極體之實施例的佈局圖 式； 第36A與36B圖係為顯示晶胞陣列與保護性二極體間 之關係的概要圖； 第37圖係為顯示一無法達成之佈局之實施例的佈局圖 20 式； 第3 8圖係為顯示另一無法達成之佈局之實施例的佈局 圖式； 第39圖係為顯示一傳統保護性二極體之實施例的截面 1282113 第40圖係為顯示另一傳統保護性二極體之實施例的截 面圖； 第41圖係為顯示又一傳統保護性二極體之實施例的截 面圖； 5 第42圖係為顯示再一傳統保護性二極體之實施例的截 面圖；以及 第43圖係為顯示又一傳統保護性二極體之實施例的截 面圖。

【主要元件符號說明】 1 Si基板 2、102 構件隔離絕緣膜 3 深η-井 4、103、 312、332 ρ-井 5、105 、322 、 342 η-井 6、306 隧道氧化膜 7 α-Si 膜 8、304 ΟΝΟ膜 9 閘極氧化膜 11 聚-Si膜 12、17 、3n、331 η+擴散層 13、16 間隔 14 η-擴散層 15 P-擴散層 18、321、341 Ρ+擴散層 19、307 、309 介層絕緣 20、302 接觸栓 2卜 301、310 、320、330、340 佈線 101η nMOS電晶體 101p pMOS電晶體 104d、106d 汲極 104s、 106s 源極 201 晶粒 202 快閃記憶體區域 203 邏輯電路區域 211 晶胞陣列 212 保護性二極體 213 單層佈線

24 1282113 303 控制閘極 305 浮閘 308 Si氮化膜 CG 控制閘極 Ml 金屬佈線 25

Claims (1)

1. ( 1282113 第93140274號專利申請案申請專利範圍修正本95年2月17曰 十、申請專利範圍： 1. 一種製造半導體元件的方法，包含下列步驟： 於一半導體基板之一表面上形成一非揮發性記 憶體晶胞、一nMOS電晶體與一pMOS電晶體； 5 形成一介層絕緣膜，其覆蓋該非揮發性記憶體晶 胞、該nMOS電晶體與該pMOS電晶體；

   於該介層絕緣膜中形成多個接觸洞，其等分別暴 露該非揮發性記憶體晶胞之一控制閘極、該非揮發性 記憶體晶胞之一浮閘、該nMOS電晶體之一源極或汲 10 極與該pMOS電晶體之源極或汲極；以及 形成一佈線，其係經該多個接觸洞而將該控制閘 極連接至該nMOS電晶體與該pMOS電晶體之源極或 沒極。 2. 如申請專利範圍第1項之製造半導體元件的方法，其 15 中一單層佈線係形成以作為該佈線。

   3. 如申請專利範圍第1項之製造半導體元件的方法，其 中， 多個非揮發性記憶體晶胞係形成以建立一非揮 發性記憶體晶胞陣列，且 20 該nMOS電晶體與該pMOS電晶體係形成以作為 構成一控制電路中之一解碼器的構件，以控制該非揮 發性記憶體晶胞陣列之操作。 4. 如申請專利範圍第1項之製造半導體元件的方法，其 中該半導體元件具有一包埋結構。 26 4 1282113 5. 如申請專利範圍第1項之製造半導體元件的方法，於 該形成佈線之步驟後更包含一形成欲連接至該控制 閘極之多個上佈線的步驟。 6. 如申請專利範圍第5項之製造半導體元件的方法，更 5 包含於該形成多個上佈線之步驟期間之一形成下介 電固定膜以作為該介層絕緣膜之步驟。

   7. 如申請專利範圍第5項之製造半導體元件的方法，其 中，一銅佈線係形成以作為該上佈線，且 更包含於形成該多個上佈線之步驟期間之一形成 10 矽氮化膜之步驟。 8. 如申請專利範圍第5項之製造半導體元件的方法，於 形成該多個上佈線之步驟期間，更包含一進行電漿製 程的步驟。 9. 如申請專利範圍第1項之製造半導體元件的方法，其 15 中，該形成非揮發性記憶體晶胞、nMOS電晶體與

   pMOS電晶體之步驟包含一同時形成一用於非揮發性 記憶體晶胞之井與一用於nMO S電晶體之井的步驟。 10. 如申請專利範圍第1項之製造半導體元件的方法，其 中，該形成非揮發性記憶體晶胞、nMOS電晶體與 20 pMOS電晶體之步驟包含一自相同材料形成該控制閘 極、該nMOS電晶體之一閘極、與該pMOS電晶體之一 閘極的步驟。 11. 如申請專利範圍第10項之製造半導體元件的方法，其 中，該控制閘極、該nMOS電晶體之閘極、與該pMOS 27 電晶體之閘極係由未摻雜有雜f之多晶系碎膜所形 成。 如申請專利範圍第1項之製造半導體元件的方法，其 中，形成該_發性雜體之浮_步驟包含形成一 摻雜有磷之非晶系矽膜的步驟。 如申請專利範圍第1項之製造半導體元件的方法，其 中，該控制閘極之平面外形係為線性伸展外形。 一種製造半導體元件的方法，包含下列步驟： 於一半導體基板之一表面上形成_非揮發性記 憶體晶胞、一nMOS電晶體與一PM0S電晶體； 形成一介層絕緣膜，其覆蓋該非揮發性記憶體晶 胞、該nMOS電晶體與該pMOS電晶體； 於該介層絕緣膜中形成多個接觸洞，其等分別暴 露一控制閘極、該非揮發性記憶體晶胞之源極與汲極 擴散區域、該nMOS電晶體之一源極或汲極與該pM〇s 電晶體之源極或沒極，以及 形成一經該多個接觸洞而將該控制閘極連接至 該η Μ 0 S電晶體與該p Μ 0 S電晶體之源極或沒極的佈 線、一連接該記憶體電晶體之源極擴散區域的佈線 與一連接該記憶體電晶體之汲極擴散區域的佈線。 如申請專利範圍第3項之製造半導體元件的方法，呈 中，有關於一面積，該非揮發性記憶體晶胞陣列之佔 據比例係為2%至5%。 一種製造半導體元件的方法，包含下列步驟： 1282113 於一半導體基板之一表面上形成一非揮發性記 憶體晶胞；以及 形成作為多個上佈線之銅佈線，其將該非揮發性 記憶體晶胞之一控制閘極連接至保護性二極體。 5 17.如申請專利範圍第16項之製造半導體元件的方法，更 包含一形成一矽氮化膜以作為該銅佈線之擴散防止 膜的步驟。

   18. 一種形成半導體元件的方法，包含下列步驟： 於一半導體基板之一表面上形成一非揮發性記 10 憶體晶胞；以及 形成一作為介層絕緣膜之下介電固定膜，以及形 成將該非揮發性記憶體晶胞之一控制閘極連接至保 護性二極體的多個上佈線。 19. 如申請專利範圍第16項之製造半導體元件的方法，其 15 中，一保護性二極體係與該非揮發性記憶體晶胞形成

   於該半導體基板之表面上。 20. 如申請專利範圍第18項之形成半導體元件的方法，其 中，一保護性二極體係與該非揮發性記憶體晶胞形成 於該半導體基板之表面上。 20 21.如申請專利範圍第19項之製造半導體元件的方法，其 中，該保護性二極體具有一nMOS電晶體與一pMOS電 晶體。 22.如申請專利範圍第20項之形成半導體元件的方法，其 中，該保護性二極體具有一nMOS電晶體與一pMOS電 29 1282113 晶體。 23. 如申請專利範圍第21項之製造半導體元件的方法，其 中，有關於該保護性二極體，一具有該nMOS電晶體 之一n+擴散層之源極或沒極係形成於一p-井中，且一 5 具有該pMOS電晶體之一 p+擴散層之源極或汲極係形 成於一 η-井中。

   24. 如申請專利範圍第22項之形成半導體元件的方法，其 中，有關於該保護性二極體，一具有該nMOS電晶體 之一n+擴散層之源極或汲極係形成於一p-井中，且一 10 具有該pMOS電晶體之一p+擴散層之源極或汲極係形 成於一 η-井中。 25. 一種製造半導體元件的方法，包含下列步驟： 於一半導體基板之一表面上形成一非揮發性記 憶體晶胞與一保護性二極體；以及 15 形成一單層金屬佈線，其連接該非揮發性記憶體

   晶胞之一控制閘極以及該保護性二極體之一擴散層。 26. 如申請專利範圍第25項之製造半導體元件的方法，其 中該保護性二極體具有一 nMOS電晶體與一pMOS電 晶體。 20 27.如申請專利範圍第26項之製造半導體元件的方法，其 中，有關於該保護性二極體，一具有該nMOS電晶體 之一n+擴散層之源極或汲極係形成於一p-井中，且一 具有該pMOS電晶體之一p+擴散層之源極或汲極係形 成於一 n_井中。 30