JP3887064B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に近付けた不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来、読み出し専用の不揮発性半導体記憶装置(ROM)には、メモリセルトランジスタのしきい値電圧Vtを2種類(Vt1,Vt2)設けることによって、それぞれデータの“0”,“1”に対応させ記憶するものがある。しきい値電圧Vtは、
Vt= Vfb+X{2Fi×Fn×(2Fi-Vbs)+ g×Fs(2Fi-Vbs)}1/2
と表わされる。ここで、Vfbはフラットバンド電圧(これはゲートとシリコン基板の仕事関数の差Fi-ms に比例する)、Xはチャネルの極性(nチャネルの場合+1,pチャネルの場合−1)、Fi はフェルミポテンシャル、Fn はナローチャネル効果の補正係数、Vbsは基板とソースの電位差、gはバックバイアス効果係数、Fs はショートチャネル効果補正係数である。通常、2種類のしきい値電圧は、チャネルインプラのドーズ量を変えて、Fi-ms を変えることによって変えられる。
【0003】
読み出し時、メモリセルのゲート電圧Vg は2種類のしきい値電圧(Vt1<Vt2とする)の間に設定される。しきい値電圧Vt1のメモリセルが読み出される場合、メモリセルトランジスタはオンし、ドレイン電流が流れる。一方、しきい値電圧Vt2のメモリセルが読み出される場合、メモリセルトランジスタはオフするため、ドレイン電流は流れない。従って、ドレイン電流が流れるか否かを検出することによって、データを読み出すことができる。
【0004】
ところで、温度が変化すると、ゲートとシリコン基板の仕事関数の差Fi-ms とフェルミポテンシャルFi が変動するため、メモリセルのしきい値電圧は変動する。これに対し、読み出しのためのゲート電圧は電源電圧或いは分割された電圧であり、温度の変動によっても変動しない。従って、温度変化等によるしきい値電圧の変動があってもデータを誤読み出ししないために、2つのしきい値電圧差を十分確保する必要があった。
【0005】
しかしながら、電源電圧が下がったり、メモリセルに3種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンが問題となってくる。
【0006】
なお、参考のために、図10に従来の読み出し電圧発生回路の例を示す。これは、同一材料でできた2つの抵抗R17,R18を用いた抵抗分割による分圧回路である。また、図11にしきい値電圧マージンを説明するための図を示す。実線は常温時のしきい値電圧分布、破線は高温時のしきい値電圧分布であり、温度が高くなるほどしきい値電圧が低くなる傾向にある。従って、常温時に読み出しマージンを適切に設定しても、高温時は高い方のしきい値電圧Vt2の最小値が小さくなりマージン領域にはみ出すため、実際の読み出しマージンは本来の読み出しマージンよりも小さくなる。
【0007】
一方、電気的書き換え可能な手段を有する不揮発性半導体記憶装置(EEPROM)では、メモリセルとして電荷蓄積層(浮遊ゲート)と制御ゲートが積層されたFET−MOS構造が用いられている。EEPROMでは通常、書き換え時にメモリセルに電源電圧より高い電圧を印加し、トンネル電流などによって電荷蓄積層の電荷量をコントロールする。メモリセルのしきい値電圧はこの電荷量によって変化するため、2種類のしきい値電圧(Vt1<Vt2とする)を取らせることができる。消去時には、ある長さのデータ単位に、全てのデータは1つのしきい値電圧(例えばVt1)に設定される。書き込みは、ビット毎に選択的に行われ、選択されたメモリセルのしきい値電圧はVt2にされ、非選択のメモリセルのしきい値電圧はVt1のままにされる。
【0008】
また、消去されるメモリセルのしきい値電圧や書き込まれるメモリセルのしきい値電圧をなるべくメモリセル毎にばらつかないようにするため、ベリファイ読み出しが行われている。これは、書き込み或いは消去をした後に、ビット毎或いは消去単位の全ビットが十分にそれぞれ書き込まれたか否か或いは消去されたか否かを確認するための読み出しである。2種類のしきい値電圧間のマージンを十分取るために、例えば書き込みベリファイ時に、メモリセルのゲートは通常の読み出し電圧Vreadより高い電圧Vvrfyが印加される。
【0009】
ところで、この種のEEPROMにおいても前記したROMと同様に、温度が変化するとメモリセルのしきい値電圧は変動するが、読み出し電圧やベリファイ電圧は温度によらず一定である。このため、2つのしきい値電圧の差を十分確保する必要があった。また、このしきい値電圧マージンは、ROMの場合と比べてより大きく取る必要がある。例えば、ベリファイ電圧Vvrfy印加時には高温であり、通常読み出し電圧Vread印加時に低温である場合があるためである。さらにROMの場合と同様に、電源電圧が下がったり、メモリセルに3種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンがより大きな問題となってくる。
【0010】
【発明が解決しようとする課題】
このように従来、ROMやEEPROM等の不揮発性半導体記憶装置においては、温度変化によりセルトランジスタのしきい値電圧が変動するため、しきい値電圧マージンを大きく設定する必要があり、これが低電圧駆動や多値メモリを実現する上での障害となっていた。
【0011】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、しきい値電圧マージンを小さく設定することができ、低電圧駆動や多値メモリの実現に寄与し得る不揮発性半導体記憶装置を提供することにある。
【0012】
【課題を解決するための手段】
(構成)
上記課題を解決するために本発明は、次のような構成を採用している。
【0013】
即ち本発明(請求項1)は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生するために、前記メモリセルを成すMOSトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すMOSトランジスタのそれの50〜150%にある電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、前記電圧発生用MOSトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする。
【0014】
また本発明(請求項2)は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、前記ベリファイ電圧を発生するために、前記メモリセルを成すMOSトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すMOSトランジスタのそれの50〜150%にある電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、前記電圧発生用MOSトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする。
【0015】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【0016】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
(1) メモリセルは、読み出し専用の不揮発性半導体記憶装置(ROM)を構成するものであること。
(2) メモリセルは、電気的書き換え可能な不揮発性半導体記憶装置(EEPROM)を構成するものであること。
【0018】
(3) 読み出し電圧を発生する手段として用いる単層ゲート構造のMOSトランジスタは、メモリセルを成す2層ゲート構造のMOSトランジスタと同一チップに搭載された複数種の単層ゲート構造のMOSトランジスタのうちで、2層ゲート構造MOSトランジスタとしきい値の温度依存性が最も近いMOSトランジスタであること。
(4) 読み出し電圧を発生する手段として用いる単層ゲート構造のMOSトランジスタは、正のしきい値電圧を有するものであること。
【0020】
(5) ベリファイ電圧を発生する手段として用いる単層ゲート構造のMOSトランジスタは、正のしきい値電圧を有するものであること。
【0021】
(6) 温度依存性の殆どない一定電圧を作成する手段として、オペアンプの非反転入力端と出力端との間に接続された抵抗R1と、非反転入力端と接地端との間に挿入されたダイオードD1と、オペアンプの反転入力端と出力端との間に接続された抵抗R2と、反転入力端と接地端との間に挿入された抵抗R3とダイオードD2の直列回路とを備えたこと。
【0022】
(7) 温度依存性の殆どない一定電圧を作成する手段として、温度依存性の小さいブレイクダウン電圧を持つダイオードを用い、該ダイオードにより得られる基準電圧を分圧すること。
(8) 温度依存性の殆どない一定電圧を作成する手段として用いるダイオードは、ブレークダウン電圧が4V以上6V以下であること。
(9) メモリセルは、3つ以上のしきい値電圧を有するものであること。
【0023】
また、本発明(請求項5)は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生するために、前記メモリセルと同一構造の電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、前記電圧発生用MOSトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする。
【0024】
また、本発明(請求項6)は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、前記ベリファイ電圧を発生するために、前記メモリセルと同一構造の電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、前記電圧発生用MOSトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする。
【0025】
これらの本発明においても、前記 (1)〜(13)に示した望ましい実施態様が適用できる。
【0026】
(作用)
本発明(請求項1)では、読み出し電圧を、メモリセルに近いしきい値電圧の温度依存性を有するメモリセル以外のMOSトランジスタのしきい値電圧Vt′と実質的に温度依存性のない一定電圧Vbgr との和(Vbgr +Vt′)としているので、読み出し電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に略等しくすることができる。このため、温度変化によりメモリセルのしきい値電圧が変動してもデータを誤読み出しすることはない。
【0027】
また本発明(請求項2)では、ベリファイ電圧を、メモリセルに近いしきい値電圧の温度依存性を有するメモリセル以外のMOSトランジスタのしきい値電圧Vt′と実質的に温度依存性のない一定電圧Vbgr との和(Vbgr +Vt′)としているので、ベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。
【0028】
また、本発明(請求項5)では、読み出し電圧を、実質的に温度依存性のない一定電圧Vbgr と温度依存性を有するメモリセルのしきい値電圧Vtとの和(Vbgr +Vt)としているので、読み出し電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。このため、温度変化によりメモリセルのしきい値電圧が変動してもデータを誤読み出しすることはない。
【0029】
また、本発明(請求項6)では、ベリファイ電圧を、実質的に温度依存性のない一定電圧Vbgr と温度依存性を有するメモリセルのしきい値電圧Vtとの和(Vbgr +Vt)としているので、ベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。
【0030】
従って本発明によれば、しきい値電圧マージンを小さく設定することができ、これにより低電圧駆動や多値メモリの実現に寄与することが可能となる。また、本発明(請求項1,2)では、電圧発生手段としてメモリセルを成すMOSトランジスタ(2層ゲート構造)とは別のMOSトランジスタ(単層ゲート構造)を用いているので、電圧発生手段を構成する際の設計の自由度が増す。さらに、本発明(請求項5,6)では、電圧発生手段としてメモリセルを成すMOSトランジスタと全く同一構造のMOSトランジスタ(2層ゲート構造)を用いているので、電圧発生手段を構成する際に製造プロセスの増加などを招く恐れがない。
【0031】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0032】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【0033】
この回路は、ROMやEEPROMを構成するメモリセルのMOSトランジスタと同じプロセスで作られた同じ構造の電圧発生用MOSトランジスタMCと、高抵抗の抵抗素子Rとからなる。トランジスタMCの電荷蓄積層はメモリセル部分と同様に電気的にフローティングな状態とされており、制御ゲートとドレインが共通接続され、これらは抵抗素子Rを介して電源端1に接続されている。トランジスタMCのソースは入力端2に接続され、入力端2には温度依存性の小さな一定電圧Vbgr が入力される。そして、トランジスタMCのドレインが出力端3に接続され、この出力端3に現れる出力電圧が読み出し電圧として用いられるものとなっている。
【0034】
本実施形態における読み出し電圧発生回路の出力端3に現れる出力電圧Vgは、トランジスタMCのしきい値電圧Vtを用いて、
Vg=Vbgr +Vt
となる。温度が変動した時のトランジスタMCのしきい値電圧Vtの変動量をdVt、出力電圧、即ちメモリセルのゲート電圧Vgの変動量をdVgとすると、Vbgr の温度変動量を無視できて、
dVg=dVt
となる。即ち、読み出し電圧の変動量としきい値電圧の変動量が等しくなる。但し、電荷蓄積層への電荷の注入(書き込み)によりトランジスタMCのしきい値電圧が変化すると良くないので、トランジスタMCへの印加電圧が電荷蓄積層への電荷の注入が起こらない程度に止めるよう回路設計を行うのが望ましい。
【0035】
このように本実施形態によれば、メモリセルのデータ読み出しに用いる読み出し電圧の温度変動量をメモリセルのしきい値電圧の温度変動量と同一にできるため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。そしてこの場合、電荷蓄積層をゲートに接続することなく、トランジスタMCをメモリセルと全く同一に構成できるので、読み出し電圧発生回路のトランジスタMCのために製造プロセスが増加することもない。
【0036】
図2は、温度依存性の小さな一定電圧Vbgr を出力するバンドギャップリファレンス回路を示す図である。
【0037】
オペアンプ4の非反転入力端と出力端との間に抵抗R1が接続され、非反転入力端と接地端との間にダイオードD1が挿入され、オペアンプ4の反転入力端と出力端との間に抵抗R2が接続され、反転入力端と接地端との間に抵抗R3とダイオードD2の直列回路が挿入されている。そして、オペアンプ4の出力端が前記読み出し電圧発生回路の入力端2に接続されるものとなっている。
【0038】
この回路は、バンドギャップリファレンス回路として知られているもので(アナログ集積回路設計技術(上):培風館,p275-276,P.R.グレイ/R.G.メイヤー共著)、次式で示されるように、温度が変化しても出力電圧Vbgr は一定のままである。
【0039】
Vbgr =Vf1+αVT
VT =kT/q
但し、αは抵抗の比(R2/R1)や(R2/R3)等によって決まる定数、kはボルツマン定数、Tは絶対温度、qは素電荷量である。
【0040】
図3は、温度依存性の小さなブレイクダウン電圧を持つダイオードD3を用いた温度依存性の小さな一定電圧Vbgr を出力する回路を示す図である。この回路も、バンドギャップリファレンス回路として知られているもので(アナログ集積回路設計技術(上):培風館,p270-272,P.R.グレイ/R.G.メイヤー共著)、温度が変化しても出力電圧は上式と同様に一定のままである。
【0041】
なお、図中の5は電圧発生回路、R6〜R9は抵抗素子、Qp1はpMOSトランジスタを示している。また、ダイオードD3としては、温度依存性が殆どないブレークダウン電圧が4V以上6V以下のものを用いるのが望ましい。
【0042】
図4は、図3の回路を改良したもので、複数の温度補償読み出し電圧レベルを出力できる回路を示す図である。
【0043】
ドレインが電源端に接続されたpMOSトランジスタQp2のゲートにオペアンプの出力が入力され、トランジスタQp2のドレインは抵抗素子R10を介してオペアンプの非反転入力端に接続されている。オペアンプの反転入力端には、一定電圧Vbgr が入力される。そして、オペアンプの非反転入力端には、抵抗素子R11,R12,R13が直列に接続され、抵抗素子R11,R12の接続点が前記図1に示す読み出し電圧発生回路の入力端2に接続される。抵抗素子R12,R13の接続点はnMOSトランジスタQn1を介して接地端に接続され、抵抗素子R13はnMOSトランジスタQn2を介して接地端に接続されている。
【0044】
このような構成において、抵抗素子R11,R12,R13の抵抗値をそれぞれr1,r2,r3とすると、入力電圧V1が“H”の時、出力電圧Vg1は、
Vg1=r2/(r1+r2)×Vbgr
となり、電圧V2が“H”の時、出力電圧Vg2は、
Vg2=(r2+r3)/(r1+r2+r3)×Vbgr
となる。Vg1<Vg2であるから、書き込みベリファイ電圧Vreadを(Vg2+Vt )、通常読み出し電圧Vvrfyを(Vg1+Vt )とすることによって、温度変動時のVreadとVvrfyの変動量を等しくすることができる。このため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。
【0045】
(第2の実施形態)
本実施形態は、前記図2に示すバンドギャップリファレンス回路の各パラメータを最適化することにより、温度補償された読み出し電圧やベリファイ電圧を発生するものである。メモリセルのしきい値電圧の温度依存性を−2mV/℃、常温T0 における読み出し電圧を1.0V、ベリファイ電圧を1.5Vとする場合について考える。
【0046】
図5は、本実施形態に係わるバンドギャップリファレンス回路を示す図である。前記の図2と同様に、2つのダイオードD1,D2、3つの抵抗R1,R2,R3、1つのオペアンプ4から構成される。但し、抵抗R3は抵抗r1,r2に分割(R3=r1+r2)されており、r2と並列にnMOSトランジスタQn3が接続されている。
【0047】
このときの出力電圧Vbgr は、
Vbgr =Vf1+αVt
α=R2 /R3 ・Ln{(R2 ×A2)/(R1 ×A1 )}
Vt =kT/q
で与えられることが知られている。ここで、Vf1はダイオードD1のフォアードバイアス、A1,A2はダイオードD1,D2のジャンクション面積、kはボルツマン定数、Tは絶対温度、qは素電荷量である。抵抗R1〜R3に温度依存性があってもそれらの比は温度依存性を持たないから、Vbgr の温度依存性は定数αによって変えることができる。
【0048】
さて、読み出し電圧とベリファイ電圧をVbgr の抵抗分割によって得るとき、温度係数もその分割比だけ変化してしまう。従って、各電圧に対して定数αを与える必要がある。常温T0 における電圧Vf1=0.6V、その温度係数が−2mV/℃のとき、温度Tにおける電圧Vbgr は、
Vbgr =(0.6-0.024α)+8×10-5(α-25)(T−T0 )
となる。メモリセルのゲート電圧(読み出し電圧やベリファイ電圧)Vcgが電圧Vbgr のβ倍によって得られるとすると、
Vcg=βVbgr
このとき、常温T0 におけるゲート電圧Vcgと電圧Vbgr をそれぞれVcg0,Vbgr0とすると、Vcg0 =1.0V,1.5Vのそれぞれに対するパラメータαは下記の(表1)の値を取る必要がある。
【0049】
【表1】
【0050】
(表1)にはそのときの電圧Vbgr0と係数βも示されている。パラメータαが与えられたとき、5つのパラメータセット、即ち3つの抵抗値や2つのダイオードのpnジャンクション面積は一意的に決めることはできないが、例えばA1=A2、R1=25kΩ、R2=100kΩ、R3=22kΩ(Vcg0 =1.0V),29kΩ(Vcg0 =1.5V)とすればよい。
【0051】
図5では、2つのゲート電圧を発生する回路であり、読み出し時には“H”、ベリファイ時には“L”となる信号REを入力する。ここで、r1=7kΩ、r2=22kΩとされている。
【0052】
図6は、電圧Vbgr を入力しゲート電圧Vcgを出力する回路である。これは、一種の電圧変換回路であり、(表1)のβの値に対応して、R4=2.5kΩ、R5=4.4kΩ、R6=3.1kΩに設定されている。この回路には、信号REと共に、ベリファイ時に“H”となる信号VRFYが入力される。この構成により、2つの電圧Vcgを1つの回路で得ることができる。
【0053】
つまり、図5の回路では所望の温度特性を持つ定電圧Vbgr が出力され、図6の回路では定電圧Vbgr から必要な読み出し電圧Vcgが発生される。さらに図5の回路では、読み出し電圧Vcgにおける温度特性がメモリセルのしきい値電圧Vtの温度特性と等しくなるように、定電圧Vbgr の温度特性を定めている。
【0054】
このように本実施形態によれば、読み出し電圧を発生するために、定電圧発生回路と電圧変換回路を設け、定電圧発生回路のパラメータを最適化することにより、メモリセルのしきい値電圧Vtと同じ温度依存性を持つ読み出し電圧を発生させることができる。従って、先の第1の実施形態と同様の効果が得られる。
【0055】
(第3の実施形態)
図7は、本発明の第3の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【0056】
この回路は、ROMやEEPROMを構成するメモリセルMCとは別のプロセスで作られた異なる構造のトランジスタQと、高抵抗の抵抗素子Rとからなる。即ち、メモリセルを構成するMOSトランジスタが浮遊ゲートと制御ゲートを構成する2層ゲート構造であるのに対し、電圧発生回路を構成するMOSトランジスタQは単層ゲート構造となっている。
【0057】
トランジスタQのゲートはドレインに接続され、さらに抵抗素子Rを介して電源端1に接続されている。トランジスタQのソースは入力端2に接続され、入力端2には温度依存性の小さな一定電圧Vbgr が入力される。そして、トランジスタQのドレインが出力端3に接続され、この出力端3に現れる出力電圧が読み出し電圧として用いられるものとなっている。
【0058】
本実施形態における読み出し電圧発生回路の出力端3に現れる出力電圧Vgは、トランジスタQのしきい値電圧Vt′を用いて、
Vg=Vbgr +Vt′
となる。温度が変動した時のトランジスタQのしきい値電圧Vt′の変動量をdVt′、出力電圧、即ちメモリセルのゲート電圧Vgの変動量をdVgとすると、Vbgr の温度変動量を無視できて、
dVg=dVt′
となる。即ち、読み出し電圧の変動量としきい値電圧の変動量が等しくなる。
【0059】
このとき、トランジスタQとして、メモリセルを成すMOSトランジスタとしきい値電圧の温度依存性が近いものを用いることにより、メモリセルのデータ読み出しに用いる読み出し電圧の温度変動量をメモリセルのしきい値電圧の温度変動量と略同一にすることができる。これにより、隣り合うしきい値電圧間マージンを不必要に大きく取らなくて済み、低電圧動作や多値メモリを実現しやすくなる。
【0060】
ここで、メモリセルを搭載したチップには、メモリセルのMOSトランジスタ以外に各種のMOSトランジスタが存在する。下記の(表2)に、不揮発性半導体記憶装置における全nMOSトランジスタのしきい値電圧(Vt)の温度依存性の例を示す。
【0061】
【表2】
【0062】
ここで、Vcc−nMOS−Eはゲート・ドレインにVccが印加されるトランジスタ、Vpp−nMOS−E,−I,−Dはゲート・ドレインにデータ書き換えのために用いられる高電圧Vppが印加されるそれぞれしきい値電圧が正,〜0V,負であるトランジスタを表す。メモリセルのnMOSトランジスタのしきい値電圧は、60℃の温度変動によって0.15V変動する。これに対し、Vcc−nMOS−Eでは0.11V(73%)、Vpp−nMOS−Eでは0.14V(93%)、Vpp−nMOS−Iでは0.02V(13%)、Vpp−nMOS−Dでは0.12V(80%)変動する。
【0063】
これらのうち、メモリセルのnMOSトランジスタと最も近いしきい値電圧の温度依存性を有するVpp−nMOS−Eを選択するのが望ましいが、Vcc−nMOS−EやVpp−nMOS−Dを用いることも可能である。本発明者らの実験によれば、メモリセルを成すnMOSトランジスタに対し、温度によるしきい値電圧の変化の割合が50〜150%、好ましくは80〜120%にあるMOSトランジスタであれば十分な効果が得られることが判明している。
【0064】
図7の回路では、メモリセルのnMOSトランジスタの代りに温度依存性がメモリセルのnMOSトランジスタに最も近いVpp−nMOS−E[Vt(25℃)−Vt(85℃)=0.14V]が用いられている。これは、メモリセルのnMOSトランジスタのしきい値電圧の温度変動の割合の0.14/0.15=93%に相当する。
【0065】
従来、半導体メモリの補償温度範囲である−35℃から+85℃まで温度が120℃変動すると、メモリセルのしきい値電圧の変動は0.30V(=0.15V×2)であったため、その分しきい値電圧分布間のマージンを0.30V大きくとる必要があった。これに対して、本実施形態の回路を用いると、メモリセルのしきい値電圧の温度変動による変動が0.30Vであっても、それに連動して読み出し又はベリファイ電圧は0.28V変動するので見掛け上のしきい値電圧の変動量は0.02Vに過ぎない。従って、しきい値電圧分布間のマージンを正味0.02Vだけ大きくとれば良い。
【0066】
このようにしてしきい値電圧分布間のマージンを十分とる必要がなくなるため、しきい値電圧分布間の間隔を狭くでき、メモリセルの信頼性を向上させることができる。そしてこの場合、チップ内に存在する所望のMOSトランジスタの温度特性を利用できるので、高い設計の自由度を保持しながらしきい値電圧マージンの低減を実現できる。
【0067】
(第4の実施形態)
図8は、本発明の第4の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【0068】
この実施形態は、温度特性の異なる2つの抵抗R10,R11を用いた抵抗分割による分圧回路である。抵抗R10,R11は各々の一端は基準電圧の入力端2にそれぞれ接続され、抵抗R10,R11各々の他端である共通接続部は出力端3に接続されている。ここで、抵抗R10とR11の抵抗値の温度による変化の割合をそれぞれa0とa1で表すとき、a0>a1を満たす材料が選ばれている。そして、温度が上昇すると出力電圧V0は下降し、温度が下降するとV0は上昇するようになっている。
【0069】
この温度による変化の割合をメモリセルのしきい値電圧の温度による変化の割合の50%から150%になるように2つの抵抗素子の抵抗値と2つの基準電圧の大きさをきめる。このV0をメモリセルの読み出し電圧とベリファイ電圧に用いることによって、見掛け上のしきい値電圧の温度による変化の割合を50%以内に抑えることができる。
【0070】
(第5の実施形態)
本発明を多値(4値)メモリに適用した例を図9に示しておく。4値をそれぞれ“0”,“1”,“2”,“3”とすると、各々の値で温度によりしきい値電圧は変化する。
【0071】
第1の実施形態で説明したように、2値メモリでは、従来技術に比較して隣り合うしきい値電圧間マージンをdVtだけ減少可能である。同様に、第3の実施形態でもしきい値電圧間マージンをdVt近く減少可能である。4値のメモリセルでは、4値のメモリセルの中には3つのしきい値電圧間マージンがあるため、トータルのマージンを3dVtだけ減少可能である。
【0072】
一般に、不揮発性のN値EEPROM(N≧3)においては、“0”値でのメモリのしきい値電圧は繰り返し読み出し動作のためにしばしば増加し、また“N−1”値のしきい値電圧は経時的に減少し、これらはデータエラーを引き起こす。このようなエラーの起こる頻度は“0”及び“N−1”間におけるしきい値電圧の差に依存し、しきい電圧の差が小さくなればなるほどその頻度は高くなるため、これまで多値メモリにおけるトータルのしきい値電圧の間マージンを小さくするのは困難であった。。
【0073】
これに対し本実施形態では、トータルのしきい値電圧間マージンがN値のメモリセルで(N−1)×dVt減少する。このため、“0”及び“N−1”間におけるしきい電圧の差を小さく設定でき、より信頼性の高い多値メモリセルがエラー頻度減少により実現可能である。
【0074】
なお、本発明は上述した各実施形態に限定されるものではない。メモリセルはROMやEEPROMを構成するものに限らず、複数のしきい値電圧を持つものであればよい。また、読み出し電圧やベリファイ電圧に限らず、メモリセルトランジスタのしきい値電圧と同じ温度特性を有する電圧を必要とする部分に適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【0075】
【発明の効果】
以上詳述したように本発明によれば、メモリセルを成すMOSトランジスタとは異なる構造で、温度によるしきい値電圧の変化の割合がメモリセルを成すMOSトランジスタのそれの50〜150%にある電圧発生用のMOSトランジスタ、又はメモリセルを成すMOSトランジスタと全く同一構造の電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設け、読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に近付けることができるので、しきい値電圧マージンを小さくすることができ、低電圧駆動や多値メモリの実現に寄与することが可能となる。
【図面の簡単な説明】
【図1】第1の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図2】温度依存性の小さな一定電圧を出力する回路を示す図。
【図3】温度依存性の小さな一定電圧を出力する回路を示す図。
【図4】複数の温度補償読み出し電圧レベルを出力できる回路を示す図。
【図5】読み出し電圧に応じた温度係数を有する定電圧発生回路を示す図。
【図6】定電圧Vbgr に対応した読み出し電圧Vcgを発生する回路を示す図。
【図7】第3の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図8】第4の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図9】本発明を多値(4値)メモリに適用した例を示す図。
【図10】従来の読み出し電圧発生回路の例を示す図。
【図11】しきい値電圧マージンを説明するための図。
【符号の説明】
1…電源端
2…入力端
3…出力端
4…オペアンプ
MC…電圧発生用トランジスタ(2層ゲート構造)
Q…電圧発生用トランジスタ(単層ゲート構造)
Qn…nチャネルMOSトランジスタ
Qp…pチャネルMOSトランジスタ
R,R1〜R17…抵抗
D1〜D3…ダイオード
Claims (7)
- 電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、
前記読み出し電圧を発生するために、前記メモリセルを成すMOSトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すMOSトランジスタのそれの50〜150%にある電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、
前記電圧発生用MOSトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。 - 電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、
前記ベリファイ電圧を発生するために、前記メモリセルを成すMOSトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すMOSトランジスタのそれの50〜150%にある電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、
前記電圧発生用MOSトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。 - 前記電圧発生用MOSトランジスタは、前記メモリセルを成す2層ゲート構造のMOSトランジスタと同一チップに搭載された複数種の単層ゲート構造のMOSトランジスタのうちで、前記2層ゲート構造MOSトランジスタとしきい値の温度依存性が最も近いMOSトランジスタであることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 前記電圧発生用MOSトランジスタは、正のしきい値電圧を有するものであることを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、
前記読み出し電圧を発生するために、前記メモリセルと同一構造の電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、
前記電圧発生用MOSトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。 - 電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する2層ゲート構造のMOSトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、
前記ベリファイ電圧を発生するために、前記メモリセルと同一構造の電圧発生用のMOSトランジスタを用い、該電圧発生用MOSトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧とを加算する手段を設けてなり、
前記電圧発生用MOSトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すMOSトランジスタのそれの−20%〜20%にある電圧が印加されるものであり、該MOSトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。 - 前記読み出し電圧は、前記メモリセルのしきい値電圧とほぼ同じ温度依存性を持つことを特徴とする請求項1又は5記載の不揮発性半導体記憶装置。
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