JPH0548100A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0548100A JPH0548100A JP20777291A JP20777291A JPH0548100A JP H0548100 A JPH0548100 A JP H0548100A JP 20777291 A JP20777291 A JP 20777291A JP 20777291 A JP20777291 A JP 20777291A JP H0548100 A JPH0548100 A JP H0548100A
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- Japan
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- gate
- film
- upper gate
- forming
- lower gate
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Abstract
(57)【要約】
【目的】 素子形成層の上下に上部ゲート及び下部ゲー
トが設けられたXMOS構造のFET の製造方法に関し，上部
及び下部ゲートとソースドレイン領域とを自己整合で形
成できる方法を提供し，XMOS FETの高速化をはかること
を目的とする。 【構成】 １）下部ゲート形成用膜３上に下部ゲート絶
縁膜２を介して素子形成層１を形成し，該素子形成層上
に上部ゲート絶縁膜６を介して上部ゲート７を形成し,
該上部ゲートをマスクにして, 該素子形成層を通して下
部ゲート形成用膜内に酸素もしくは窒素イオンを注入
し，熱処理を行って該下部ゲート形成用膜の該上部ゲー
トと重なっていない部分に酸化領域3Aを形成するように
構成する。 ２）前記イオン注入の際，前記上部ゲート(7) 上に注入
阻止膜(8) を形成するように構成する。
トが設けられたXMOS構造のFET の製造方法に関し，上部
及び下部ゲートとソースドレイン領域とを自己整合で形
成できる方法を提供し，XMOS FETの高速化をはかること
を目的とする。 【構成】 １）下部ゲート形成用膜３上に下部ゲート絶
縁膜２を介して素子形成層１を形成し，該素子形成層上
に上部ゲート絶縁膜６を介して上部ゲート７を形成し,
該上部ゲートをマスクにして, 該素子形成層を通して下
部ゲート形成用膜内に酸素もしくは窒素イオンを注入
し，熱処理を行って該下部ゲート形成用膜の該上部ゲー
トと重なっていない部分に酸化領域3Aを形成するように
構成する。 ２）前記イオン注入の際，前記上部ゲート(7) 上に注入
阻止膜(8) を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にXMOS FET（チャネル層の両側に２個のゲート
を設けた構造のFET)の製造方法に関する。
係り，特にXMOS FET（チャネル層の両側に２個のゲート
を設けた構造のFET)の製造方法に関する。
【０００２】チャネル形成層としての半導体薄膜層の上
下に設けられたゲート電極でドレイン電流を制御するXM
OS FETはチャネル電位の制御性に優れており, 高速高集
積回路の回路構成素子に要求される短チャネル効果の抑
制, トランスコンダクタンスの向上のために理想的な構
造であるが, 更に極限の高速性が要求されている。
下に設けられたゲート電極でドレイン電流を制御するXM
OS FETはチャネル電位の制御性に優れており, 高速高集
積回路の回路構成素子に要求される短チャネル効果の抑
制, トランスコンダクタンスの向上のために理想的な構
造であるが, 更に極限の高速性が要求されている。
【０００３】本発明はこの要求に対応した方法として利
用できる。
用できる。
【０００４】
【従来の技術】図３は従来例によるXMOS FETの断面図で
ある。図は従来例の一例1)を示したものである。 1) 関川等, XMOSトランジスタの開発, Semiconductor
World, May 1986. 図において，21は基板, 22は絶縁膜, 23は下部ゲートG
L, 24は下部ゲート絶縁膜, 25は素子形成層, 26は上部
ゲート絶縁膜, 27は上部ゲートGU, 28は電極配線, Ｓは
ソース領域，Ｄはドレイン領域である。
ある。図は従来例の一例1)を示したものである。 1) 関川等, XMOSトランジスタの開発, Semiconductor
World, May 1986. 図において，21は基板, 22は絶縁膜, 23は下部ゲートG
L, 24は下部ゲート絶縁膜, 25は素子形成層, 26は上部
ゲート絶縁膜, 27は上部ゲートGU, 28は電極配線, Ｓは
ソース領域，Ｄはドレイン領域である。
【０００５】この図においても下部ゲートGLは上ゲート
GUの直下のみならずソースドレイン領域下に拡がってい
る。これは上部及び下部ゲートを自己整合で形成するこ
とが非常に困難であるためである。
GUの直下のみならずソースドレイン領域下に拡がってい
る。これは上部及び下部ゲートを自己整合で形成するこ
とが非常に困難であるためである。
【０００６】
【発明が解決しようとする課題】従来例のように，下部
ゲートとソースドレイン領域が重なっている部分では大
きな寄生容量が付加されて，高周波動作時にはこれに起
因して信号の伝搬遅延が起こる。これは半導体集積回路
の高速化を阻害する要因である。
ゲートとソースドレイン領域が重なっている部分では大
きな寄生容量が付加されて，高周波動作時にはこれに起
因して信号の伝搬遅延が起こる。これは半導体集積回路
の高速化を阻害する要因である。
【０００７】本発明は上部及び下部ゲートとソースドレ
イン領域とを自己整合で形成できる方法を提供し，XMOS
FETの高速化をはかることを目的とする。
イン領域とを自己整合で形成できる方法を提供し，XMOS
FETの高速化をはかることを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は，１）
素子形成層の上下に上部ゲート及び下部ゲートが設けら
れたXMOS構造のFETの製造方法であって，下部ゲート形
成用膜(3）上に下部ゲート絶縁膜(2) を介して素子形成
層(1) を形成し，該素子形成層(1) 上に上部ゲート絶縁
膜(6) を介して上部ゲート(7) を形成する工程と, 該上
部ゲート(7) をマスクにして, 該素子形成層(1) を通し
て下部ゲート形成用膜(3）内に酸素もしくは窒素イオン
を注入し，熱処理を行って該下部ゲート形成用膜の該上
部ゲートと重なっていない部分に酸化領域(3A)を形成
し，該下部ゲート形成用膜の該上部ゲートと重なってい
る部分を下部ゲートとする工程と, 該上部ゲート(7) に
自己整合して該素子形成層(1) に不純物を導入してソー
ス領域(1S)及びドレイン領域(1D)を形成する工程とを有
する半導体装置の製造方法，あるいは２）前記イオン注
入の際，前記上部ゲート(7) 上に注入阻止膜 (8) を形
成する前記１）記載の半導体装置の製造方法により達成
される。
素子形成層の上下に上部ゲート及び下部ゲートが設けら
れたXMOS構造のFETの製造方法であって，下部ゲート形
成用膜(3）上に下部ゲート絶縁膜(2) を介して素子形成
層(1) を形成し，該素子形成層(1) 上に上部ゲート絶縁
膜(6) を介して上部ゲート(7) を形成する工程と, 該上
部ゲート(7) をマスクにして, 該素子形成層(1) を通し
て下部ゲート形成用膜(3）内に酸素もしくは窒素イオン
を注入し，熱処理を行って該下部ゲート形成用膜の該上
部ゲートと重なっていない部分に酸化領域(3A)を形成
し，該下部ゲート形成用膜の該上部ゲートと重なってい
る部分を下部ゲートとする工程と, 該上部ゲート(7) に
自己整合して該素子形成層(1) に不純物を導入してソー
ス領域(1S)及びドレイン領域(1D)を形成する工程とを有
する半導体装置の製造方法，あるいは２）前記イオン注
入の際，前記上部ゲート(7) 上に注入阻止膜 (8) を形
成する前記１）記載の半導体装置の製造方法により達成
される。
【０００９】
【作用】本発明は上部ゲートをマスクにして, 下部ゲー
ト形成用膜の下端に到達する深さに注入エネルギーを設
定して, 酸素イオン（または窒素イオン）を下部ゲート
形成用膜に注入し，その後の高温アニールにより上部ゲ
ートと重なっていない部分の下部ゲート形成用膜を絶縁
物化することによって，上部及び下部ゲートとソースド
レイン領域との自己整合化をはかるものである。
ト形成用膜の下端に到達する深さに注入エネルギーを設
定して, 酸素イオン（または窒素イオン）を下部ゲート
形成用膜に注入し，その後の高温アニールにより上部ゲ
ートと重なっていない部分の下部ゲート形成用膜を絶縁
物化することによって，上部及び下部ゲートとソースド
レイン領域との自己整合化をはかるものである。
【００１０】また，酸素イオン注入による上部ゲートの
酸化を防ぐために，酸素イオン注入時の上部ゲートパタ
ーンを本来のゲート材料（ポリシリコン）膜と酸素イオ
ン注入阻止膜（SiO2膜）の積層構造にすることが有効で
ある。
酸化を防ぐために，酸素イオン注入時の上部ゲートパタ
ーンを本来のゲート材料（ポリシリコン）膜と酸素イオ
ン注入阻止膜（SiO2膜）の積層構造にすることが有効で
ある。
【００１１】ここで，酸素注入により，ソースドレイン
領域に悪影響を及ぼさないことは以下の理由により確認
されている。 (1) 酸素イオン注入法により，素子形成層直下に埋め込
み酸化膜を形成する方法はSIMOX 技術として確認されて
いる。
領域に悪影響を及ぼさないことは以下の理由により確認
されている。 (1) 酸素イオン注入法により，素子形成層直下に埋め込
み酸化膜を形成する方法はSIMOX 技術として確認されて
いる。
【００１２】(2) ソースドレイン領域は高濃度でバンド
ギャップは完全に縮退した状態になっているので, 多少
の欠陥があっても電気的特性にはほとんど影響しない。
ギャップは完全に縮退した状態になっているので, 多少
の欠陥があっても電気的特性にはほとんど影響しない。
【００１３】
【実施例】図１ (A)〜(E) および図２(F),(G) は本発明
の実施例を説明するXMOS FETの断面図である。
の実施例を説明するXMOS FETの断面図である。
【００１４】図１(A) において，シリコン(Si)基板１の
表面をメサエッチングして素子形成領域に高さ〜0.1 μ
ｍの凸部を形成する。次いで, 基板を熱酸化してその表
面に厚さ 200Åの二酸化シリコン(SiO2)膜２を形成す
る。この膜は後で下部ゲート絶縁膜となる。
表面をメサエッチングして素子形成領域に高さ〜0.1 μ
ｍの凸部を形成する。次いで, 基板を熱酸化してその表
面に厚さ 200Åの二酸化シリコン(SiO2)膜２を形成す
る。この膜は後で下部ゲート絶縁膜となる。
【００１５】次いで，気相成長(CVD) 法により，基板の
凸部を有する面上に不純物をドープした厚さ0.2 μｍの
ポリシリコン膜３を成長し，これをパターニングして凸
部上に下部ゲート形成用パターンを形成する。
凸部を有する面上に不純物をドープした厚さ0.2 μｍの
ポリシリコン膜３を成長し，これをパターニングして凸
部上に下部ゲート形成用パターンを形成する。
【００１６】この際, ポリシリコン膜への不純物ドープ
は成膜後に熱拡散により行ってもよい。図１(B) におい
て，CVD 法により, ポリシリコン膜３を覆って基板上に
厚さ２μｍのSiO2膜４を成長し，研磨により削り戻して
表面を平坦化する。
は成膜後に熱拡散により行ってもよい。図１(B) におい
て，CVD 法により, ポリシリコン膜３を覆って基板上に
厚さ２μｍのSiO2膜４を成長し，研磨により削り戻して
表面を平坦化する。
【００１７】図１(C) において，基板を裏返してSiO2膜
４の面を支持基板 (Si基板) ５に貼り合わせる。その
後, 窒素雰囲気中で1000℃, 30分のアニールを行う。
４の面を支持基板 (Si基板) ５に貼り合わせる。その
後, 窒素雰囲気中で1000℃, 30分のアニールを行う。
【００１８】図１(D) において，上部のSiO2膜２及びSi
基板１を研磨し，始めに形成した凸部に対応する厚さの
Si層だけを残し, これを素子形成層とする。図１(E) に
おいて，素子形成層上に上部ゲート絶縁膜として熱酸化
による厚さ200ÅのSiO2膜６を形成し，CVD 法により，
上部ゲート絶縁膜上に不純物をドープした厚さ0.1 μｍ
のポリシリコン膜７と厚さ0.2 μｍのSiO2膜８を成長
し，これらを上部ゲートのパターンに合わせてパターニ
ングする。
基板１を研磨し，始めに形成した凸部に対応する厚さの
Si層だけを残し, これを素子形成層とする。図１(E) に
おいて，素子形成層上に上部ゲート絶縁膜として熱酸化
による厚さ200ÅのSiO2膜６を形成し，CVD 法により，
上部ゲート絶縁膜上に不純物をドープした厚さ0.1 μｍ
のポリシリコン膜７と厚さ0.2 μｍのSiO2膜８を成長
し，これらを上部ゲートのパターンに合わせてパターニ
ングする。
【００１９】この結果, ポリシリコン膜７からなる上部
ゲートと,酸素イオン注入阻止膜となるSiO2膜８からな
る積層構造のパターンが形成される。図２(F) におい
て，基板を 650℃に加熱しながら, パターニングして残
ったSiO2膜８を注入マスクとして, 酸素イオン(O+ ) を
注入する。
ゲートと,酸素イオン注入阻止膜となるSiO2膜８からな
る積層構造のパターンが形成される。図２(F) におい
て，基板を 650℃に加熱しながら, パターニングして残
ったSiO2膜８を注入マスクとして, 酸素イオン(O+ ) を
注入する。
【００２０】O+ の注入条件は, エネルギー 200 KeV,
ドーズ量 1×1018cm-2である。次いで, 基板を窒素(N2)
雰囲気中で1300℃で２時間のアニールを行う。この段階
で下部ゲート３内に選択酸化領域3Aが形成される。
ドーズ量 1×1018cm-2である。次いで, 基板を窒素(N2)
雰囲気中で1300℃で２時間のアニールを行う。この段階
で下部ゲート３内に選択酸化領域3Aが形成される。
【００２１】図２(G) において，通常の工程により, 上
部ゲート７に自己整合して素子形成層１内に不純物を導
入してソース領域1S及びドレイン領域1Dを形成する。実
施例では注入イオンに酸素イオンを用いたが, 窒素イオ
ンを用いても素子形成層の絶縁物化が可能である。
部ゲート７に自己整合して素子形成層１内に不純物を導
入してソース領域1S及びドレイン領域1Dを形成する。実
施例では注入イオンに酸素イオンを用いたが, 窒素イオ
ンを用いても素子形成層の絶縁物化が可能である。
【００２２】実施例によれば, 従来のソースドレイン領
域と下部ゲートとのオーバラップがなくなることによ
り，信号遅延時間が約40％短縮された。
域と下部ゲートとのオーバラップがなくなることによ
り，信号遅延時間が約40％短縮された。
【００２３】
【発明の効果】上部及び下部ゲートとソースドレイン領
域とを自己整合で形成できる方法が得られた。
域とを自己整合で形成できる方法が得られた。
【００２４】この結果，XMOS FETの高速化に寄与するこ
とができた。
とができた。
【図１】 本発明の実施例を説明するXMOS FETの断面図
(1)
(1)
【図２】 本発明の実施例を説明するXMOS FETの断面図
(2)
(2)
【図３】 従来例によるXMOS FETの断面図
１ 素子形成層となる半導体基板でSi基板 1S ソース領域 1D ドレイン領域 ２ 下部ゲート絶縁膜となる熱酸化SiO2膜 ３ 下部ゲートとなるポリシリコン膜 3A ポリシリコン膜３の酸化領域 ４ CVD SiO2膜 ５ 支持基板 ６ 上部ゲート絶縁膜で熱酸化SiO2膜 ７ 上部ゲートとなるポリシリコン膜 ８ 酸素イオン注入阻止膜でSiO2膜
Claims (2)
- 【請求項１】 素子形成層の上下に上部ゲート及び下部
ゲートが設けられたXMOS構造のFET の製造方法であっ
て， 下部ゲート形成用膜(3）上に下部ゲート絶縁膜(2) を介
して素子形成層(1) を形成し，該素子形成層(1) 上に上
部ゲート絶縁膜(6) を介して上部ゲート(7) を形成する
工程と, 該上部ゲート(7) をマスクにして, 該素子形成層(1) を
通して下部ゲート形成用膜(3）内に酸素もしくは窒素イ
オンを注入し，熱処理を行って該下部ゲート形成用膜の
該上部ゲートと重なっていない部分に酸化領域(3A)を形
成し，該下部ゲート形成用膜の該上部ゲートと重なって
いる部分を下部ゲートとする工程と, 該上部ゲート(7) に自己整合して該素子形成層(1) に不
純物を導入してソース領域(1S)及びドレイン領域(1D)を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記イオン注入の際，前記上部ゲート
(7) 上に注入阻止膜(8) を形成することを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20777291A JPH0548100A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20777291A JPH0548100A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548100A true JPH0548100A (ja) | 1993-02-26 |
Family
ID=16545274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20777291A Withdrawn JPH0548100A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548100A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078773B2 (en) * | 2002-12-23 | 2006-07-18 | International Business Machines Corporation | Nitride-encapsulated FET (NNCFET) |
| WO2008001868A1 (en) | 2006-06-30 | 2008-01-03 | Chisso Corporation | Kit for detection/quantification of analyte, and method for detection/quantification of analyte |
| WO2009084596A1 (ja) | 2007-12-28 | 2009-07-09 | Ortho-Clinical Diagnostics Kabushiki Kaisha | 検出対象の検出方法及び定量方法 |
| WO2010137532A1 (ja) | 2009-05-29 | 2010-12-02 | チッソ株式会社 | 検出対象の検出方法及び定量方法 |
-
1991
- 1991-08-20 JP JP20777291A patent/JPH0548100A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078773B2 (en) * | 2002-12-23 | 2006-07-18 | International Business Machines Corporation | Nitride-encapsulated FET (NNCFET) |
| WO2008001868A1 (en) | 2006-06-30 | 2008-01-03 | Chisso Corporation | Kit for detection/quantification of analyte, and method for detection/quantification of analyte |
| WO2009084596A1 (ja) | 2007-12-28 | 2009-07-09 | Ortho-Clinical Diagnostics Kabushiki Kaisha | 検出対象の検出方法及び定量方法 |
| WO2010137532A1 (ja) | 2009-05-29 | 2010-12-02 | チッソ株式会社 | 検出対象の検出方法及び定量方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |