JP3025277B2 - 電力半導体装置およびその製造方法 - Google Patents

電力半導体装置およびその製造方法

Info

Publication number
JP3025277B2
JP3025277B2 JP01111899A JP11189989A JP3025277B2 JP 3025277 B2 JP3025277 B2 JP 3025277B2 JP 01111899 A JP01111899 A JP 01111899A JP 11189989 A JP11189989 A JP 11189989A JP 3025277 B2 JP3025277 B2 JP 3025277B2
Authority
JP
Japan
Prior art keywords
layer
trench
region
substrate
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP01111899A
Other languages
English (en)
Other versions
JPH0256937A (ja
Inventor
セトドア、オー、マイアー
ジョン、ダブリュ、モジアー、ザ、セカンド
ダグラス、エー、パイク、ジュニア
ダー、ウェン、ツァン
セオドア、ジー、ホリンガー
Original Assignee
アドバンスド、パワー、テクノロジー、インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アドバンスド、パワー、テクノロジー、インコーポレーテッド filed Critical アドバンスド、パワー、テクノロジー、インコーポレーテッド
Publication of JPH0256937A publication Critical patent/JPH0256937A/ja
Application granted granted Critical
Publication of JP3025277B2 publication Critical patent/JP3025277B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41741Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Particle Accelerators (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力半導体装置の製造方法に関し、特にこの
ような装置の製造において使用されている層内の欠陥お
よびもしくはこれらの層の間のミスアライメントの結
果、電力装置内の致命的欠陥の発生率を実質的に完全に
除去する電力MOSFET製造方法およびその構造に関する。
〔従来の技術及び発明が解決しようとする問題点〕
シリコンウェーハ上での例えば電界効果パワーMOSト
ランジスタのようなトランジスタ装置の従来の製造にお
いては、(1)比較的大きな電流容量のトランジスタの
受け入れ可能な高い歩留りを、(2)製造コストを極め
て高くかつ受け入れできないレベルに至らせることなく
得る点で重大な問題があった。従来この問題に対する主
要な貢献としては、電力MOSFET装置を製造するための最
も良く知られた従来の製造技術において、各々が装置内
の致命的欠陥を生成する可能のある5つあるいはそれ以
上の独立のマスキング、拡散および金属化工程を典型的
に採用していた。一般的には、このような工程の数が増
加するにつれて、極めて致命的な欠陥の発生する確率が
高くなる。あるいは逆に、仕様範囲内で動作する装置の
歩留りが低くなる。高電流/高電圧電力装置において
は、名目上類似した装置の中で漏洩電流、短絡、高いオ
ン抵抗、あるいは性能特性の広いバラツキに導く可能性
のある設計および欠陥を避けることはとくに重要なこと
である。
これらの欠陥の1つの原因は連続したマスキング工程
中に生ずるミスアライメントである。これらの欠陥は1
つあるいはそれ以上のマスクあるいは層が局在化した欠
陥を独立して有する可能性がある情況においても発生し
得る。また、マスクあるいはウェーハ上で空気伝達され
る汚染物質が集まる場合致命的な欠陥が生ずる可能性も
あり、この可能性は現在要求されている複数のマスキン
グ工程によって深刻化するのはもちろんである。
ゲートコンタクトおよびソースコンタクトは従来マス
キングあるいは多層技術を用いて分離されてきた。これ
らの工程は臨界的なアライメントおよび/もしくは金属
間誘電体たとえば酸化物,PSG,BPSG,BSGあるいはポリミ
イド等の他の物質を必要としている。この方法は有効で
伝統的なものであるけれども、複雑でかつ過剰な歩留り
損失および煩わしい処理技術となりやすい。また、これ
らの技術から得られるデバイス構造は或る望ましくない
寄生的な影響を増加する傾向を有している。
受け入れ可能な高い歩留りを達成することを期して、
比較的大きな高い電流能力のデバイスを製造することを
上記の問題は経済的に困難にしてしまう。他のやり方を
採った場合にも、デバイスの設計が大きくなるにつれて
致命的な欠陥を含む可能性が大きくなってしまう。現在
まで、経済的に実際的な寸法制限はデバイスの各側部に
おいて約0.25インチであった。従って、過去における傾
向は個々のデバイスの寸法を減少させて欠陥から生き残
った数多くのより小型のデバイスの機会を増加させるこ
とであった。受け入れ可能な歩留りパーセントで生ずる
ものの、これらのより小型のデバイスは比較的低いレベ
ルの電流すなわち低電力用途を取り扱えるのみである。
従って、比較的高電力用途を取り扱うことができるよう
に、これらのデバイスは或るやり方で集合させて電気的
に結合されなければならない。
より大きな表面積のデバイスの歩留りを改善する過去
の努力は可能な限り正常な環境において製造工程を実行
すること、極めて高価な製造条件でマスクを生成するこ
と、および非常に手のこんだ正確なアライメントマシン
を用いてマスクアライメントを向上させることに主とし
て注意を向けてきた。このような面に注意を向けること
は極めて高価なものとなり、その結果完成装置に付され
なければならない最終的な市場価格に比較して、実用的
な問題としてそれらの使用を経済的に魅力のないものに
してしまう。
従って、より大きな寸法で増加した歩留りを有する高
電圧固体電力スイッチを製造して望ましくない寄生効果
なしで高電流を取り扱うことを可能にするデバイス構造
および製造プロセスの必要性がある。
それ故本発明の一般的な目的は、たとえばシリコンウ
ェーハ等の基板上で装置が全使用可能領域を(すなわち
単一装置として)占める場合にも、最終半導体装置内で
致命的欠陥が生ずるパーセント可能性を略零にできる新
規な製造手順を提供することである。
従って、関連した目的は、現在実用的に取り扱い可能
であるよりも著しく大きな電流を個別に取り扱うことが
できる高い歩留りで欠陥のない半導体装置の製造を可能
にする簡単で非常に価格の低い方法を提供するような手
順を提供することである。
他の目的は有効であるが簡単なゲート・ソース間の接
触のアイソレーションをもつ電力MOSFETの構造およびそ
の製造方法を提供することである。
別の目的は電力MOSFET装置の特性を改善することであ
る。
本発明の簡便さ、有効性およびコスト的な有利さにと
って肝要な点は、本発明を実施する1つのやり方によれ
ば、半導体装置における通常の複数の機能領域の製造上
単一の独立したマスクのみが要求され、本発明を実施す
る他のやり方によれば、まったくマスクを必要としな
い。基板上の上面上のゲート酸化物上のドーパント不透
過領域あるいは層、たとえばポリシリコンが装置の製造
中はパターン形状決定子として働き、最終的には消失す
る。これによって本発明は、シリコン基板内の必要な動
作を行なう接合と基板頂部に形成される導電的構造を生
成すべく使用される双方のドーピング工程に対する優れ
たかつ簡単に実施される制御を提供する。発明のこの観
点はパターン形状決定子により決められる境界において
ソース導電層とゲート導電層を垂直方向に離隔させるこ
とによって有益に増強される。好ましくは、これはソー
ス導電層が基板のドープされたソース領域と電気的な接
触をして被着され同時にゲート導電層がゲート酸化物層
頂部に被着されているトレンチを形成することによって
行われる。このトレンチはパターン形状決定子およびゲ
ート酸化物によって境界づけられた基板の上部表面の露
出部内に形成される。一実施例においては、トレンチ側
壁の形状は調製されてソース導電層およびゲート導電層
の分離をさらに増強するゲート酸化物のオーバハングを
形成する。
ゲート導電層とソース導電層の分離は、パターン形状
決定子の各側とゲート酸化物構造上に酸化物スペーサを
形成し、平坦化層を適用し、酸化物スペーサ頂部に被着
された導電物質のどれもを選択的に除去することによっ
て、さらに確かなものとなり得る。各スペーサおよびこ
れらの頂部に被着されたいかなる導電物質が余分な導電
物質の容易な除去のために上方へ突出するようにポリシ
リコン層は厚さが減少する。この減少は上述したトレン
チ形成手順と組み合せて有益に行なうことが可能であ
る。
各側壁スペーサを単独にあるいはトレンチの形状調製
と組み合せてソース領域幅(すなわち寄生的なピンチさ
れたベース幅)およびソース抵抗に影響を与えるFETチ
ャンネルに対するソース導電体の近接度を制御すること
が可能となる。トランジスタ本体および各ソース領域を
トレンチを形成するに先立って逆の導電型の拡散で異な
った深さまで露出したシリコンをドーピングすることに
よって形成することは好ましいことである。トレンチの
深さを測定してより浅い第2のドープされた領域をトレ
ンチの対向した各側壁に添って位置した2つのソース領
域に分離する。このシーケンスは2つの利点を有する。
第1は、各PN接合の位置および距離が2つの変数、すな
わち拡散自体にのみ依るものであって、トレンチ形成手
順である第3の変数には依らないことであり、これによ
ってVthの厳密な制御を可能にする。第2は、イオン注
入あるいはドーパント上の気相拡散に起因して半導体表
面物質内に導入されるほとんどの欠陥は後続のトレンチ
形成によって除去され、次の拡散における欠陥の下方へ
の伝播に起因した漏れ電流を減少させる。第1の拡散と
同じ導電型の第3の拡散は、トレンチ形成後基板内に共
に拡散して各ソース領域の拡散の下方への広がりを制限
するとともに、ソース金属化および各ソース領域の下方
の寄生的バイポーラベース導電率を増加させる。これに
よって、装置の逆バイアスアバランシェ特性が改善され
る。
各スペーサのいずれかによって、あるいは凹部を設け
たトレンチの側壁によって離隔可能である、ソース導電
層と各ソース領域との間の電気的な接触は、これらの間
に低抵抗率層を形成することによって増強される。これ
によって、ドーパント拡散、金属たとえばタングステン
の選択的な被着、あるいはトレンチ内の露出したシリコ
ン内のシリサイド形成のいずれかにより行うことが可能
である。
本発明の前述した付加的な目的、特徴および利点は、
添付された図面を参照して開始される好適な実施例の以
下の詳細な既述からより容易に明らかになるであろう。
〔実施例〕
図面を参照して、まず第1図および第2図に注目する
と、本発明によりシリコン基板11上に製造されたNチャ
ネル電力MOS電界効果トランジスタ(半導体装置)が一
般に10によって示されている。このトランジスタ10は従
来装置と類似しており、ゲート12、ドレイン14およびソ
ース16を有している。ゲート構造およびソース構造は基
板の上面、すなわち参照面上に形成され、ドレインは基
板の本体内に形成されている。これら2つの図面に示さ
れる特定のトランジスタ実施例においては、ゲート12は
オープントポログラフィで配列された3個の「フィン
ガ」12a,12b,12cを有している。同様に、ソース構造は
ゲート12の各フィンガの間でそれらを取り囲む4つのフ
ィンガ16a,16b,16c,16dを有している。
以下に続く記述において、ある寸法が与えられる。こ
れらの寸法は500ボルトスイッチとして動作するように
設計されたトランジスタにとって特定的なものである。
しばらく特に第2図を見ると、トランジスタ10を構成
する種々の層および機能領域を明瞭に見ることができ
る。より詳細には、集合的にドレイン14を形成するベー
スN+不純物層18およびN-不純物エピタキシャル層20が基
板11内にある。フィンガ16a乃至16dの各々の下方に存在
するP-不純物領域22はトランジスタ内のいわゆる「本
体」を形成しており、その中にゲートの各フィンガ12a
乃至12cに隣接した各フィンガ16a乃至16dの各々の一側
に添って連続的に延在するトランジスタ内のソースを形
成するN+不純物領域24が存在している。N基板の領域25
はゲートの各フィンガ12a乃至12cの下方で基板表面に延
在して、各領域24の間にドレイン導電路を提供してい
る。
基板の上面において、上記領域22,24のすぐ上に、MOS
外方層としても言及されるゲート酸化物層(SiO2)26お
よび2個の金属化層28,30が存在している。これら酸化
物層(SiO2)26および2個の金属化層28,30が存在して
いる。これら2個のメタル層は典型的に形成されてお
り、ここではアルミニウムにより形成されている。な
お、他の物質たとえばタングステンなども用いることも
できる。前記層28は隣接したその側部に添って延在する
ソース用の電気接点として働き、また前記層30は既述の
ゲート12を形成している。動作に際しては、トランジス
タ10がONに切換わると、ゲート12をバイアスすることに
よって誘導される電場の結果、ソース領域24からドレイ
ン領域25へゲートフィンガ12a乃至12cの下方の通常P型
である領域22の表面に近い部分に形成された反転層、す
なわちN-型チャンネルを経由して電流が流れる。
包括的に第3図乃至第16図に着目して、トランジスタ
10が本発明を実施する1つのやり方に従ってどのように
形成されたかについて考察してみる。
前述した層18,20は通常市販のシリコンウェーハ内に
設けられており、ここではトランジスタ10の製造用の
「出発物質」を形成するものとして考えることができ
る。各層18,20が基板構造11としてここで言及されてい
るものを構成している。今記述されつつある特定の構造
においては、層18は約15ミルの厚さと約0.007〜0.02オ
ーム・センチの抵抗率をもっている。エピタキシャル層
20はここでは約36〜44ミクロンの厚さと約14〜22オーム
・センチの抵抗率をもっている。また、ゲート酸化物層
26はここでは約2,400オングストロームの厚さを有して
いるが1,000〜2,500オングストロームの範囲で変化可能
であり、約1,000〜1,100℃の温度で拡散炉内の酸化によ
り最初の処理手順として熱的に成長させられる。さらに
層26は酸化物層として言及されている。
第4図は層26上に存在する新しい層32の作成を図示し
たものである。ここで層32はドーパント不透過保護層で
あり、好ましくは通常の化学的気相成長法によりポリシ
リコンから形成され大体7,000〜27,000オングストロー
ムの範囲、好ましくは20,000オングストロームの厚さを
有している。以下に説明するように本実施例では窮極的
に消失するが他の実施例では消失しないこの層は、多量
のマスキング工程を避ける点と、適切な不純物添加を制
御して所望の接合を生成する点の双方において重要な役
割を果す。前記層32として使用すべき物質の選択に関連
するいくつかの考察がある。より詳細には、この層の物
質は、前記層26がエッチング可能である媒体とは異なっ
た媒体内でエッチング可能でなければならない。さら
に、この層32は通常の拡散工程を特徴づけている高温に
耐える(すなわち構造的一体性を保持する)ことができ
なければならない。さらに、この層32は既述の層22,24
を形成すべく用いられるドーピング物質に非浸透(100
%の非浸透)でなければならない。この層として用いる
ことが可能であるポリシリコン以外の特定の物質は、窒
化シリコン、高融点金属シリサイド、および不純物拡散
された酸化物を含んでいる。
なんらかの無ピンホール技術によって層32(第5図参
照)上にネガのフォトレジスト層34がついで作成され
る。なお、ポジのフォトレジストもこの層を形成するた
めに用いることができる。
今まで記述してきている本発明を実施するやり方によ
れば、単一の独立したマスクを含む単一のマスキング工
程のみが要求されるだけである。このことは何らかの致
命的な欠陥が後続の処理工程間に生ずるであろう可能性
を最小化する肝要な因子である。他のやり方をとると、
それはやがて自明となることであるが、後続する工程で
生じ得るなんらかの欠陥は、ほとんど例外なく、用いら
れるマスクそれ自体内の内部欠陥に帰因することになる
であろう。もしこのような欠陥が回避できるならば、新
たな無欠陥のマスクを容易に作成できる。
そこで、第6図に注目してみると、フォトリソグラフ
ィ工程にここで採用されている単一の独立したマスクを
一般に36で示している。当業者によってよく理解される
ように、究極的にはトランジスタ10となるパターンはマ
スク36内で適切に作成され、そして第6図ではこのマス
ク36はたとえば領域36aのような光透過性領域と例えば
領域36bのような光不透過性領域を含んでいることがわ
かる。
第6図に示した構成体は典型的なフォトリソグラフィ
工程中光にさらされ、その結果フォトレジスト層34は露
光された領域(点線の外側)と露光されていない領域
(点線の内側)で終了している。
第7図は次の工程を示すもので、フォトレジスト層3
4、特に露光されなかった領域が適切なフォトレジスト
現像剤によって通常のやり方で除去される。このような
除去された領域を一般に38によって示す。
第8図は次の後続工程を示すもので、ポリシリコン層
は何らかの商用エッチング技術によってエッチングされ
て、フォトレジスト層34内に既に生成されている像を層
32内に移行させる。従って、露出領域38用の整合像が層
32内に生成され、そしてこれは一般に領域40として示さ
れている。この領域40はここではマスク代用パターン形
状決定子として言及するものとし、さらに詳しくは第1
のマスク代用パターン形状決定子と呼ぶ。
この術語を用いて本発明の重要な動作上の特徴、すな
わち、構造それ自体にこのようなパターン形状決定子を
生成することによってマスク36以外の独立したマスクを
特に用いる必要性を完全になくすことができることを指
摘する。明らかに、このような欠陥が後続する処理工程
により構造内でもはやそれ以上進展しないという点にお
いては、このことはマスキングに関連した欠陥のない装
置を製造することに、このような欠陥が後続する処理工
程により構造内でもはや進展しない点で重要な寄与とな
る。
このようにして形成されたパターン形状決定子はある
決まった輪郭(縁どり構成)をもっている。以下の記述
から明らかになるように、この輪郭それ自体はまったく
変化することなく後続の製造工程における唯一の必要な
セルフアライメントマスキング材として使用される。
次に、フォトレジスト層34をなんらかの適当な通常の
技術によって除去する。この状態は第9図に示されてい
る。ついで、製造プロセスはここでドーピング工程とし
て一般に言及されている工程に入ることになる。
第10図は第1の注入工程を示しており、以下説明する
ように既述の層22となるであろうボロン注入の形式を採
っている。このボロン注入は約60〜160KEVのエネルギレ
ベルで通常の注入装置内で行われて約5×1013〜2×10
14原子/cm2の層20における注入密度を生ずる。点線42は
この工程による層20内に注入されたドーパントのピーク
グラジェント密度を示しており、この注入は約0.27〜0.
5ミクロンの深さにまで及んでいる。理解され得るよう
に、点線42は注入がパターン形状決定子40の境界を越え
て短い距離横方向に延在していることを示している。こ
れは分散媒体として機能するゲート酸化物層の働きに奇
因している。
点線44はポリシリコン層32へボロンの類似の浸透が存
在するもののその厚さのためにこの層32に完全には浸透
していない状態を示している。大切な点は、ボロン浸透
に対する層32のこの有効な容量が本工程における適切に
制御されたドーピングを達成するように機能することで
ある。
ここでボロンを最初の注入物質として記述してきたけ
れども、同じ機能を達成すべく使用可能な他のP-ドーパ
ントはビスマス、アルミニウムを含んでいる。
第11図は第1の拡散工程を示しており、約1150℃の典
型的な温度で約3〜8時間通常の拡散炉内で行われる。
ここで理解され得るように、結果として注入44の拡散を
得て既述の層22の始まりを形成する。この拡散領域は典
型的には約3〜6ミクロンの第11図で46により示す深さ
をもっている。この領域は寸法46の約60〜80%である一
般に48で示す寸法によってパターン形状決定子40の縁を
越えて横方向に延在している。
第12図はこの手順における次の工程を示しており、ゲ
ート酸化物層26を商用のエッチング技術によってエッチ
ングして整合パターン(第1のパターン形状決定子40の
像)を層26へ移行させる。かくして、一般に49で示すよ
うに領域40と(輪郭において)整合しかつここでは第2
のマスク代用パターン形状決定子として言及される層26
内の開口部49が得られる。以下で議論されるように、こ
の工程は或る条件の下では省略可能である。
第13図はここではリンを用いて達成される第2の注入
工程を示している。この工程も、第1の注入工程につい
ても正しかったように、約160kevのエネルギレベルで通
常の注入装置内で行われ約1×1015〜1×1016原子/cm2
の最終注入密度を生ずる。層20となる注入は点線50によ
って示され、これは約0.2ミクロンの52で示す深さまで
及んでいる。なお、点線50によって示すように、今まさ
に行われた注入は拡散領域22内を完全に含みパターン形
状決定子40の境界をわずかに越えて延在している。また
点線51はリンが層32へわずかに浸透しているが、いかな
る場所にも完全に浸透していない状態を示している。従
って、ここでもまたドーパント保護層32は、ボロンドー
ピング注入工程について述べたように、適切な最終的な
不純物添加結果を制御して行うように有意味に機能す
る。
当業者が理解するように、代りの手順を調合して第2
のマスク代用パターン形状決定子を生成することなくシ
リコン内への燐の導入を行なう、たとえば注入エネルギ
ーを増加して、最初に層26をエッチングしつくすことな
く層26を浸透することによって、可能となる。とは言う
ものの開口部49の形成を含む最初に記述した手順は好ま
しいものである。
ここではとくに燐を用いてこの注入を行なったが、使
用可能な他の物質には砒素やアンチモンがある。1つの
代替物質は第18図乃至20A図を参照して以下論述され
る。
後の工程(第14図参照)において、燐の注入は拡散さ
れて究極的にN+型ソース領域24となる領域を形成する。
しかしながら、まずいくつかの工程を実施して究極的に
ソースおよびゲートの各コンタクト構造とそのアイソレ
ーションを形成するものを位相幾何学的に決定する。こ
れらの工程は次に記述するように第13A図乃至第13D図に
示されている。
第13A図は層32,26,22の頂部に被着された層61を示し
ている。この層61は、限定されるものではないが、CVD
法で堆積されたシリコン二酸化物(好ましい)、窒化シ
リコン、あるいは酸化窒化物であり得る。この層はまた
熱成長されたSiO2であってもよく、あるいは最初の薄い
熱酸化物層を含んでいてもよい。厚さの広がり範囲を層
61に対して用いることができる。以下の説明にとって、
1,000オングストロームから1μmの厚さを用いること
ができる。第18図乃至第20A図に示される他の方法で
は、より薄い側壁、たとえば1000〜2000オングストロー
ムが用いられる。
第13B図において、層61は商業的に利用可能な方法、
たとえば反応性イオンエッチングによって異方的にエッ
チングされ、層32と26の垂直側部上において、側壁62と
して示される層61のかなりの量を残しつつシリコン基板
表面を露出させた。これらの側壁62は後の工程における
除去から注入50の縁部をあとで保護することになる。こ
れらの側壁62はまた後の工程において前述したゲート12
およびソース16のアイソーレーションを増強することに
なり、スペーサ62として代って言及される可能性があ
る。
第13C図は露出したシリコン基板が形状制御方法によ
って各領域62の間でエッチングされ凹部すなわちトレン
チ63を形成することを示している。このエッチングの深
さはトレンチが注入50の下まで貫通して延在するように
制御される。オーバハング64を備えたトレンチ63の好ま
しい階段状の形状が第13C図に示されている。(形状制
御方法の変化によって得ることが可能な代りの形状は第
13E図乃至第13L図に示され、以下記述される。)このオ
ーバハングはコンタクト12と16の分離を向上させる。こ
の好適な実施例は底部から電源が供給される平行プレー
トプラズマ反応器、たとえばTEGAL701あるいはLAM790上
でのエッチングにより達成される。この形状は新規な多
数工程処理方法によっては好ましく製造される。好適な
段階状実施例の場合、0.1〜1.1Torr,100〜250ワットで2
6〜75sccm(標準cm3/min)の六フッ化のイオウおよび20
〜56sccmのヘリウムの等方性エッチを用いて、3:1以下
の縦・横エッチング選択度をもつオーバハング64を生成
する。ついで、同じ電力および圧力で酸素を5.0〜15.0s
ccmで加えて第2の異方性エッチング工程を行ない、ト
レンチをさらに深く続行する。この場合略垂直な側部65
をスペーサ62に対して整合させて用いる。このエッチン
グは好ましくは10:1以上の選択度で行われる。この操作
の間に層32の厚さが減少させられるが、この層32の厚さ
を減少すべきことは重要なことではない。
FIG、13Dはトレンチ部63の底部において5×1014〜2
×1016イオン/cm2の濃度,30kev,160kev,0.1〜0.4ミクロ
ンの深さの注入領域66を形成するボロン(あるいは類似
のP型ドーパント)の第2の注入を示している。この注
入はトレンチ側壁64の下で領域66の縁に添ってバラツキ
がある。P型領域66は後続のステップの間N型注入50の
拡散深さを制限する目的をもっており、その結果第14図
の文脈において論述されるように寄生バイポーラトラン
ジスタゲインが実質的に減少する。
第13E図と第13L図は第13C図について論述したものに
対して工程シーケンスを変化させるとともにガスの流量
を変更することによって、上述した多重工程をもちいて
得ることが可能な種々の代りの形状を示している。
表1において、第1欄は種々の形状を製造する際に使
用される側壁−パッシベーティング/エッチングガスの
各比率の範囲を示している。また第2欄は第13C図のト
レンチ形成のために上述した温度および圧力条件の下
で、第1欄における各比率によって生みだされる選択度
比を示している。
表 1 O2/SF6比率 縦/横エッチ・レート <0.05 2.3:1 0.1 2.8:1 0.2 4.1:1 0.3 5.5:1 0.4 7.1:1 0.5 9.5:1 0.6 12:0:1 0.7 20:0:1 第13E図は第13C図のトレンチ63の底部のエッチングに
ついて述べたように全体的にエッチングされたトレンチ
内の実質的に垂直方向の側壁65aを示している。第13F図
は異方性エッチングから等方性エッチングへ漸時的に移
行する第13E図のエッチングの間、酸素比率を(たとえ
ば0.3から0.05)へ次第に減少させた結果或る角度でア
ンダーカットされる側壁65bを示している。第13G図は、
第13E図のエッチングの酸素比率をたとえば0.3から0.7
へ増加させた結果内方に傾斜している側壁65cを示して
いる。第13H図は第13G図におけるように漸時的に酸素比
率を増加させた結果の設定期間の等方性エッチングによ
りまずアンダーカットされ、ついで内方に傾斜する側壁
65dを用いた、好ましい形状(第13C図)のバラツキを示
している。第13I図はプラズマトレンチエッチングの間
異方的に行われる酸素エッチングを有するであろう2段
エッチングから生ずる段階状側壁65eを示している。第1
3J図は減少した酸素比率のエッチングの結果異方性エッ
チングにより生ずる組合せ垂直側壁65fを示している。
第13K図は3工程エッチングにより生じた側壁65gを示し
ている。これは実質的に減少した酸素比率のエッチング
の結果得られる好適な実施例(第13C図)としてエッチ
ングされたトレンチである。第13L図は好適な実施例の
エッチング工程の逆工程(すなわち、等方性エッチング
に続く異方性エッチング)から生ずる凹部を有する垂直
側壁65hを示している。トレンチ形状の前述の変化のす
べてはシリコン結晶の配向とは無関係に得ることができ
る。
第14図はトランジスタ10を製造すべく行われる第2の
最終的な拡散工程を示している。この拡散工程もまた典
型的には約1000〜1100℃の温度で約1〜10時間拡散炉内
で行われる。結果として完全に22で示す領域内で得られ
るものは、記述のN型ソース領域24および領域67として
示す濃度の増加したP型領域22になるであろう注入50の
拡散の完了である。この層24は56で示す横方向延伸寸法
(パターン形状決定子40の境界を越えた延伸部)をもっ
ている。
注入66は拡散して領域67を形成する。この領域67は1
〜4ミクロンの68で示す深さ寸法と寸法68の約60〜85%
の69で示す横方向延伸寸法を有する。参照番号70はP型
領域67の相互作用によるN型領域24の拡散深さの制限を
示している。注入50と66の共同拡散によりこの相互作用
が得られる。分離した拡散を行うことも可能であり、ま
た注入66の実施に続く注入50の部分拡散および最終的な
拡散も行うことが可能である。
拡散領域67は拡散してソース領域24を形成するので、
この領域67は注入50の拡散深さを制限するとともに、領
域22のドーパント濃度を増加させ、この注入なしの装置
よりも各逆バイアス条件の期間実質的により大きな電流
に耐える装置の能力を増加させる。アバランシェエネル
ギー試験あるいは誘導負荷スイッチング期間によく遭遇
するこのような逆バイアス電流の増加は現在開示した手
順の使用に起因してバイポーラトランジスタのゲインを
直接減少させN型領域24、P型領域22、67およびN型層
20によって形成される寄生NPNバイポーラトランジスタ
を形成する。
もし酸化拡散サイクルを用いれば、この第2の拡散工
程の結果、薄い酸化膜51(点線51で示す)がトレンチ63
内の層20の露出したシリコン表面上で成長する。手順の
この時点で、この酸化物はなんらかの適切な従来の酸化
エッチング技術により容易に除去される。
第14A図は領域24への接触を増加する。領域24と67の
露出したシリコン表面への随意的であるが好ましい導入
を示している。ドーパント領域71の導入は当業者によっ
て知られている数多くの従来方法により行うことが可能
である。このドーピング工程は拡散炉で典型的には750
〜1150℃の温度で10〜120分間行うことが好ましい。こ
の燐の供給源は固体,液体あるいは気体供給源からであ
ってもよく、また側壁形状に依存して注入によっても可
能である。他のドーパント、たとえばヒ素あるいはアン
チモンを燐に代えて用いることもできる。この工程は浅
い拡散オーミック接触、たとえば1020イオン/cm3以上の
濃度および約0.5μmの深さを生じさせるべく制御され
る。
第15図は、トレンチ63内の層20の上部におけるシリコ
ンをさらにエッチングして、60で一般的に示す深さが深
くなったトレンチを製造する次の工程を示している。今
まさに言及したエッチングは第13C図で用いられたプラ
ズマエッチプロセスの後半部分を用いて異方的に行われ
る。
トレンチ60の深さがN型拡散コンタクト領域71を完全
に貫通するがP型拡散領域67を部分的にしか貫通せずに
伸びることを確保するべく、エッチングが制御されるべ
きであることが重要である。このようにして行われたエ
ッチングがトレンチ60内で十分に自立した壁65を生成し
て、後の処理工程中導電層28,30の電気的な分離を確保
することも重要なことである。
第15図はまたトレンチエッチのさらに他の結果、すな
わちポリシリコン層32の完全なあるいは略完全な除去を
示している。これによって、トレンチによって垂直方向
のみならずスペーサ62によってトレンチから夫々分離さ
れた金属ゲートあるいはシリコンゲートを究極的に有す
るトランジスタ10が得られる。
第16図は本発明の金属化すなわち導電物質被着におけ
る第1工程を示している。この工程においては、導電物
質、たとえばアルミニウムを被着してソースコンタクト
層28およびゲートコンタクト層30を生成する。この工程
は導電物質がコンタクト層30と電気的にアイソレートさ
れるが直接あるいはソースコンタクト領域71を介しての
いずれかによりソース領域24と接触している層28を形成
するようにラインオブサイト被着技術、たとえば低温蒸
着あるいはスパッタリングにより行うことが好ましい。
各導電層のラインオブサイト被着と共に、第13C図を
参照して上述した形状が調製されたトレンチのエッチは
層28,30の電気的な分離および層30とソース領域24との
間の接触を確保することを助長する。オーバハング64は
各スペーサ直下の露出したシリコントレンチ側壁の一部
をシールドすることによって導電層30からの分離を向上
させるのに役立つ。同時に、拡散71は導電層28とソース
領域24との間の電気的な接触を確かなものとする。
前述した工程は、以下記述するようにアイソレーショ
ンを確保する適切な手段とともに選択的な蒸着あるいは
電気メッキにより高融点金属たとえばタングステンある
いは金属シリサイドの被着によって実行することも可能
である。
どんな被着技術を用いても各側壁62頂部の導電人工物
74を製造するのに役立つ。この人工物は各側壁、可能な
接続層28,30に添って下方に延在することが可能であ
り、それ故除去されるべきである。第16図乃至第16図は
第16図に示す層28と30のアイソレーションを向上させる
技術を示している。この技術は、最初は層28と30を接続
してついでそれらを電気的に分離することが可能連続し
た導電膜を適用することを最初に可能にする。
第16A図は領域30と28の頂部上の層72の適用を示して
いる。この層は樹脂たとえばフォトレジストあるいは任
意数の化合物、たとえばポリイミドあるいはスピシオン
ガラス等で構成できる。この層72は人工物72上の領域が
領域28あるいは30上の領域よりも実質的に薄くなるよう
に表面を平坦化するのに役立つように適用される。この
層は当業者にとってなじみのあるスピン、噴霧、あるい
はロールオン技術を用いて適用して好適な被覆を与えて
もよい。
第16B図はその厚さが実質的に減少されて人工物74を
露出させた後の層72の外観を示している。この減少は当
業者にとってなじみのある従来の技術、たとえばプラズ
マエッチング、イオンシリング、反応性イオンエッチン
グ、あるいはウェット化学エッチングによって行うこと
ができる。下方に存在する層28と30は被覆されたままで
かくてエッチングはされていない。この工程はスペーサ
62によって修正されるような代用パターン40のパターン
描写が従来のリソグラフィ方法なしで位相幾何学的に再
生されるか、あるいは「自己整合」するという事実に起
因して独特なものである。
第16C図は次の工程を示しており、ここでは人工物74
がエッチングにより除去された。各側壁に添って下方に
延在するいかなる金属もエッチングを続けることによっ
て除去することができる。かくして、層28と30との接続
の可能性が実質的に減少する。
第16D図は層72が除去された後の装置10を示してい
る。これは任意の従来の手段によって行うことができ
る。もし層72が装置表面上に留まることが可能な物質、
たとえばガラスである場合には、除去は不要である。
本発明を実施するこのやり方によれば、単一で独立の
マスクを用いて構造自体の内に決定された輪郭マスク代
用パターン形状決定子を生成し多重の機能的な特徴を確
立することができることが当業者にとって自明となるべ
きである。この能力は非接触状態にある層28と30によっ
て示され、致命的な欠陥が生ずる可能性を実質的に無く
す。ソース拡散とトランジスタ本体の拡散を、寄生的な
バイポーラトランジスタの効果を最小化するために形成
するやり方によっても上記のことはまた示される。さら
に、この能力はソース抵抗が小さくなるように導電ソー
ス層をゲート下方のチャンネルに電気的に近接させる。
これを他の観点から見ると、一度独立マスキング工程が
行われてしまえば、他の臨界的な工程、すなわち2回の
拡散、エッチングおよび金属化はすべて「自己整合」す
ることになる。この点が本発明の肝要な寄与である。
上述したように、一般的に第17図で図示されているよ
うにマスク代用パターン形状決定子を提供するやり方に
は変形例がある。第17図に示すものを理解する助けとし
て、この図は既に述べた第9図と関連させられるべきで
ある。
本発明を実施する第1の代りのやり方では、独立した
マスクは使用されない。むしろ、コンピュータ制御によ
り、前にマスク代用パターン形状決定子40として言及し
たものはレーザビーム衝突法、あるいはイオンビーム衝
撃法のいずれかにより層32内で直接除去・形成される。
また、マスク代用パターン形状決定子の形成において物
質を除去するような技術を用いる代りに、このようなパ
ターン形状決定子を被着するべく同じ技術を採用しよう
とすれば可能である。その後、前に記述した他の工程の
すべてが夫々同様なやり方で行われる。
本発明の他の実施例においては、第13図に示されるよ
うなソース注入50を導入する点で出発しようとすればで
きる。燐やヒ素の代りに、遅い拡散物をドーパントとし
て選択し、類似のエネルギー範囲および照射量で従来の
注入装置内で注入することができる。発明を実現するこ
の代りの手順においては、まもなく明らかになる理由に
よって、第13A図に示す段階で厚さが1,000〜2,000オン
グストロームの間の酸化物層61aは好ましいものであ
る。層61と62に対して第13A図と第13B図において与えら
れる例示を比較して、相当する異方性酸化エッチによっ
て、第18図に示すような1,000〜2,000オングストローム
の厚さの側壁62aが製造される。
次のシリコントレンチ形成工程においては、第13C図
に図示したものとわずかに異なったトレンチ側壁形状が
生成される。この形状は第18図に描かれており、第13E
図に対して記述された技術によって製造される。この層
32は部分的にのみ除去されていることに注目すべきであ
る。部分除去は層32をトレンチ63の深さより大きな厚さ
まで被着するか、あるいは熱酸化工程を介在によって2
段階工程でこの層を被着することによってこの酸化物層
上の層32の部分へエッチングを制限する酸化物層を提供
することができる(第21図参照)。62aの酸化物側壁と
整合したシリコンの垂直方向のトレンチ壁が示されてい
ることにも注目すべきである。このシリコントレンチ形
状は第13E図において描かれたものと同等である。他の
形状たとえば第13F図と第13J図のものを用いることもで
きる。第13D図、第14図乃至第16図とともに発明の第1
実施例で論述された第2のボロン注入、および相当する
注入66および拡散67は現在の構成においては付随的とな
る。
短い注入アクティベーション/拡散サイクルをつぎに
用いてヒ素注入50からの拡散されたソース領域24aを生
成する。1000〜1100℃間で1〜2時間の温度サイクルを
用いて層32と26の下方での領域24aの横方向拡散を0.2〜
0.5ミクロンに故意に制限している。第18A図はこのサイ
クルの終りにおいて異なった拡散領域を示している。
実質的な電気的な導電度を有する、好ましくは500〜1
000オングストロームのタングステンの金属層を選択的C
VD被着法によって被着してシリコントレンチ63内でかつ
ポリシリコン層32上のオーミックコンタクト75,76を形
成する。このタングステン被着の手段は、露出したシリ
コン(新しい層75)およびポリシリコン(新しい層76)
表面を金属化するが、各酸化物側壁62aは金属化しな
い。あるいはコンタクト75,76は選択的なシリサイドの
形成によって作ることができる。いかなる後続のフォト
マスキングを使用することなく、第9図で生成されたパ
ターン形状決定子の同様な特性の輪郭で、結果的に自然
にアイソレートされた多機能領域が構成される。層32お
よび26の下方の制限された横方向拡散のソース領域24a
は寄生バイポーラトランジスタ構造のベース幅を減少さ
せる(各領域24a−22−25はN+−P-−N-特性のバイポー
ラ配列を有している)。これによって、逆バイアス動作
における装置の電力取扱い能力が増強され、前の論述に
おいて層67が提供する同じ目的の結果を達成する(第14
図乃至第16図)。
シリコンから高電流を運ぶため、付加的な金属がタン
グステン層頂部に配設されなければならない。これはメ
ッキ、蒸着、スパッタリングを含む多くの方法によって
行うことが可能である。もしメッキを利用した場合、た
とえば電解あるいは無電気メッキおよび/もしくはリー
ドベースメッキなどであるが、新しい金属層があとで金
属エッチングを要しないタングステン上で優先的にメッ
キされる。
もしアルミニウムのスパッタリングあるいは蒸着が用
いられた場合には、これらの被着技術は典型的には十分
選択的でないため、より多くの工程が必要となる。金属
蒸着あるいはスパッタリングの前に、絶縁層81が熱酸化
物61a上に被着される。この層は第13A図において用いら
れる層61と同じものであり得る。第2の異方性酸化物エ
ッチのあとで、より厚い側壁82が第20A図に示すよう
に、より薄い62aの酸化物側壁に続いて生成される。金
属被着およびパターニングは第16図および第16A図乃至
第16D図を参照して記述したと同様なやり方で処理し得
る。
さらに他の例は第4図および13C図あるいは第18図の
段階での出発を含み、第21図に示す結果が得られる。隣
接したポリシリコン層32(第4図)を被着する代りに、
各々厚さがたとえば約1μmの2個の連続したポリシリ
コン層32A、32Bが、介在した酸化工程を用いて被着され
る。トレンチ63を形成するエッチング工程(第13C図あ
るいは第18図)においては、酸化物層90(約1,000オン
グストローム)がエッチストップとして働き、第1のポ
リシリコン層32Aを保護する。この層32Aはポリシリコン
コンタクト内で従来から使用されてきた抵抗率までN型
不純物がドープされる。たとえば第14A図に示される工
程のように、ドーピングは層32Bを被着する前、あるい
はそれを除去した後に行うことができる。層32Aは、酸
化物層90の除去後のゲート金属の被着が高速デバイスに
とっては好ましいが、金属化なしでゲート導電層として
働くことができる。
本発明の教示はソースに凹部を有する電力MOSFETに限
定されない。たとえば、これらの教示はゲートに凹部を
有するプロセスおよび構造に有益に適用可能である。
好適な実施例およびその変形例において我々の発明の
原理を記述しかつ例示してきたが、発明がそれらの原理
から逸脱することなく構成および詳細において変形可能
であることは当業者にとって明らかである。
〔発明の効果〕
従って、本発明によって提案された方法が最善の公知
の従来の手順に対していかに劇的な改良を提供するかを
知るべきである。最終的に製造された半導体装置内のマ
スクに依存した極めて致命的な誤差あるいは欠陥は回避
される。ドーピングは正確かつ効果的に制御されて寄生
効果を最小化する。重要な結果として、シリコンウェー
ハの使用可能な全領域を、マスクに依存した欠陥のない
単一の極めて大型の装置を製造する場合でも確信をもっ
て用いることが可能である。
本発明の方法を採用したことに帰因する上記で議論し
た自明の利点に加えて、着目するに値する他の利点もあ
る。必要なマスキング工程の数を最小化、製造時間と必
要な製造人員の数が減少する。また、現在必要であるよ
りも高価な処理装置を少なくすることができる。加え
て、全処理時間を減少させることによって、プロセス調
査の労働を軽減する。もちろんこれは重要な費用のかか
る問題である。これに関連して注目すべき点は、コンピ
ュータによって制御されるレーザ/イオンビーム用途に
おける本発明の技術を採用することによって、極めて短
い時間で、半導体装置を容易に設計し製造することがで
きる。
本発明によって提供される他の利点は、多重のマスキ
ング工程を完成するために現在要求されている時間に対
する労働環境で生ずる温度と湿度の各変化に帰因するこ
とが可能である種類の欠陥を除去することである。その
まま構造内に組み込まれる生成されたマスク代用パター
ン形状決定子により、これらの可能性は除去される。
かくして、本発明の重要な目的および発明のために請
求される利点がいかに容易に得られるかを理解すべきで
ある。
【図面の簡単な説明】
第1図は本発明の工程に従って製造された電界効果パワ
ーMOSトランジスタ(半導体装置)を細部を破断して示
す簡略された平面図、第2図は第1図の2−2線に大体
沿った第1図装置の一部を示す拡大部分斜視図、第3図
乃至第13D図および第14図乃至第16D図は本発明を実施す
る一つのやり方による連続した工程を示す、第2図のA
−A文字によってとり囲まれた領域に大体添った包括的
な拡大部分図、第13E図乃至第13L図は第13C図に示す多
重工程処理方法の他の実施例を示し、第17図は本発明を
実施する他のやり方を示す第9図に類似した図、第18図
乃至第20A図は第2実施例の第13C図、第14図および第15
図に類似した包括的な図、第21図は第3実施例を示す第
13C図および第18図に類似した図である。 10……パワートランジスタ、12……ゲート、14……ドレ
イン、16……ソース、26……ゲート酸化物層、28,30…
…金属化層、32……保護層、34……フォトレジスト層、
36……マスク、38……除去された領域、40……領域、49
……開口部、61……層、63……トレンチ、65……側壁、
66……P型領域、71……N型拡散コンタクト領域、72…
…層、74……導電物。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス、エー、パイク、ジュニア アメリカ合衆国オレゴン州、ベンド、ニ ューカッスル、ドライブ、60666 (72)発明者 ダー、ウェン、ツァン アメリカ合衆国オレゴン州、ベンド、ト ール、パイン、60309 (72)発明者 セオドア、ジー、ホリンガー アメリカ合衆国オレゴン州、レッドモン ド、アントラー、3907 (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項1】マスク代用パターン形状決定層を用いて、
    ゲート酸化物層を含む半導体基板の上面に縦型2重拡散
    MOSFET装置(10)を形成する方法において、 上面を有する第1導電型のシリコン基板(11)を準備
    し、 前記基板(11)の前記上面に、第1の所定の厚さを有す
    る酸化物層(26)を形成し、 前記酸化物層の上に、第2の所定の厚さを有するドーパ
    ント保護層(32)を形成し、 前記ドーパント保護層の領域を選択的に除去することに
    よって、そのドーパント保護層により画定された輪郭を
    形成し、 この輪郭によって決定された境界に対応して、前記基板
    (11)の上面領域、前記ドーパント保護層(32)および
    その下の前記酸化物層(26)の対向側面を露出させ、 前記基板に対して、導電型がそれぞれ逆のドーパントイ
    オン(42、50)を用いて順次前記基板にドーピングを行
    って、前記酸化物層の下に位置し、第1の拡散領域から
    形成された本体部分(22)と、前記輪郭で画定される前
    記ドーパント保護層および前記酸化物層の側面に隣接す
    る第2の拡散領域から形成されるソース領域(24)と、
    前記酸化物層の下で前記ソース領域の横方向に離隔し、
    かつ前記基板の大半部分で下方へ延在する前記第1の導
    電型のドレイン領域(25)と、前記ソース領域と前記ド
    レイン領域との間に位置してこれらの領域間に反転動作
    によって導電チャネルを形成して電流を流す、前記第1
    の拡散領域からなる導電チャンネル領域(22)とを画定
    するようにして、2重拡散縦型電界効果トランジスタを
    提供する前記第1の拡散領域および前記第2の拡散領域
    を形成し、 絶縁性の側壁スペーサ(62)を、前記ドーパント保護層
    (32)およびその下の前記酸化物層(26)の各側面に、
    画定された輪郭から横方向にある幅で限界を定めた幅
    で、また前記第1および第2の所定の厚さの合計に略等
    しい垂直方向の大きさで設け、 露出した前記基板領域中に、底部および対向する側壁を
    有するトレンチ(63)を形成し、 このトレンチを形成する際に前記ドーパント保護層(3
    2)の少なくとも一部を除去することにより、前記側壁
    スペーサ間に凹部を形成し、そして前記酸化物層(26)
    の上にゲート導電層(30)を形成し、またソース導電層
    (28)を前記ソース拡散領域と接触するように、少なく
    とも前記トレンチの底部に形成する方法であって、 ドーピング工程中には、前記トレンチを形成する工程に
    先立って前記ソース領域へのドーパントイオンの導入を
    行なう工程と、前記トレンチを形成した工程の後でその
    ドーパントイオンを拡散する拡散工程とを含むことを特
    徴とする半導体装置の製造方法。
  2. 【請求項2】前記ドーピング工程には、第1および第2
    のドーピング工程が含まれ、前記第1のドーピング工程
    中では前記第1導電型とは逆の第2導電型の第1のドー
    パントイオンを拡散して、画定された輪郭によって定め
    られた基板領域内で第1の深さおよび第1の横方向の幅
    をもたらし、前記第2のドーピンク工程中では前記第2
    の導電型とは逆の前記第1導電型の第2のドーパントイ
    オンを導入して、前記輪郭によって画定される第2の深
    さおよび第2の横方向の幅をもたらし、前記第2の深さ
    および前記第2の幅が、それぞれ前記第1の深さおよび
    前記第1の幅より小さく、前記第1の導電型のソース領
    域が、前記第2導電型のドープ本体領域の中に含まれ、 ドーピング工程の後に形成される前記トレンチ(63)
    は、その深さが前記本体領域(22)の深さよりも浅く、
    前記ソース領域の深さよりも深く、前記トレンチの幅は
    前記第2のドーパントイオンをドープされた前記ソース
    領域の横方向の幅よりも狭く、これによって前記トレン
    チの対向する側壁(65)に沿って分離し、間隔のあいた
    第1の導電型の前記ソース領域を形成し、そして 前記ソース導電層が、対向する側壁に沿って前記ソース
    領域と電気的に接触するように形成されることを特徴と
    する請求項1に記載の方法。
  3. 【請求項3】前記第2の拡散領域を形成する工程が、前
    記トレンチ形成に先立ち前記第2のドーパントイオンを
    前記基板に導入する工程と、前記トレンチ形成に続いて
    前記第2のドーパントイオンの拡散を行う工程とを含
    む、2つの分割された工程より構成されることを特徴と
    する請求項1または請求項2に記載の方法。
  4. 【請求項4】前記トレンチ形成後に前記トレンチの底部
    における前記基板中に前記第2の導電型の追加のドーパ
    ントイオンによる第3のドープ領域(66)を形成し、こ
    れにより前記ソース領域を形成する前記第1導電型のド
    ーパントイオンが下方に拡散していく範囲を限定し、前
    記トレンチおよび前記ソース領域の下での第2の導電型
    の導電性を増加させる第3のドーピング工程を含むこと
    を特徴とする請求項1〜3のいずれかに記載の方法。
  5. 【請求項5】前記トレンチ形成後に、付加的な第2導電
    型のドーパントイオン(66)および第1導電型のドーパ
    ントイオン(50)とを同時に拡散させる工程を含むこと
    を特徴とする請求項4に記載の方法。
  6. 【請求項6】前記トレンチの対向側壁(65)は、前記ト
    レンチの側壁部分が前記スペーサの下での横方向の凹部
    が、その凹部部分上での前記導電層(28,30)の被着を
    妨げるような形状に作成されることを特徴とする請求項
    1〜5のいずれかに記載の方法。
  7. 【請求項7】少なくとも前記トレンチの対向側壁上にあ
    り、前記ソース領域(24)と前記ソース導電層(28)と
    の間にまで延在する低抵抗率コンタクト層(71)を形成
    することを含む請求項6に記載の方法。
  8. 【請求項8】前記ソース導電層(28)を被着させる前
    に、前記低抵抗率コンタクト層(71)が形成され、前記
    ソース領域(24)と前記ソース導電層(28)とを電気的
    に内部接続できるようになっていることを特徴とする請
    求項7に記載の方法。
  9. 【請求項9】前記低抵抗率コンタクト層(71)の形成
    が、第2導電型の前記付加的ドーパントイオンを拡散さ
    せることによって、もしくは高融点金属および金属シリ
    サイドのうちの1種類を選択的に被着させることによっ
    て行なわれることを特徴とする請求項7または請求項8
    に記載の方法。
  10. 【請求項10】前記保護層(32)の少なくとも一部を除
    去する工程は、前記導電層の堆積工程に先だって行われ
    ることを特徴とする請求項1〜9のいずれかに記載の方
    法。
  11. 【請求項11】前記ドーピング工程は、前記第2のドー
    パントイオンを拡散して前記ソース領域を前記基板中の
    前記トレンチの前記対向側壁に沿い、かつ前記側壁スペ
    ーサ(62,62a)の下に形成し、相互に前記側壁スペーサ
    の厚さおよび前記トレンチの幅を調整し、よって前記ソ
    ース領域を前記側壁スペーサおよび前記ゲート酸化物の
    縁の側面に位置せしめ、前記ソース領域の幅を調整する
    ことを特徴とする請求項1〜10のいずれかに記載の方
    法。
  12. 【請求項12】前記側壁(65)は階段状の形状に形成さ
    れることを特徴とする請求項6に記載の方法。
  13. 【請求項13】前記側壁スペーサ(62)および前記トレ
    ンチ(63)を形成する工程および導電物質を被着する工
    程の後に、平坦化層(72)を被着させ、 前記平坦化層(72)の厚い部分を取り除いて前記側壁ス
    ペーサ(62)の頂部に被着した導電物質(74)を露出さ
    せ、そして、 前記ゲート酸化物層(26)の頂部および前記トレンチ
    (63)の中に分離された導電層(74)が残存するんよう
    に、前記平坦化層(72)の残りの部分をマスクとして用
    いて前記側壁スペーサ(62)の上に堆積された前記導電
    物質(74)を除去する工程を含むことを特徴とする請求
    項1ないし12のいずれかに記載の方法。
  14. 【請求項14】前記マスク代用パターン形状決定層を定
    めるものはポリシリコン層(32)よりなり、およびその
    上に被着された前記導電物質(74)が、前記平坦化層へ
    突出するように、少なくともその一部がトレンチ形成工
    程において除去されることを特徴とする請求項13に記載
    の方法。
  15. 【請求項15】前記導電物質の被着は、前記トレンチ内
    の露出した基板表面およびポリシリコン層上に金属ある
    いは金属シリサイドのみを選択的に被着することを含む
    ことを特徴とする請求項1〜14のいずれかに記載の方
    法。
  16. 【請求項16】前記ポリシリコン層は、前記酸化物層
    (26)と接触した第1の堆積されたポリシリコン層(32
    A)、この第1のポリシリコン層の頂部の第2のポリシ
    リコン層(32B)、およびこれら第1および第2の各層
    の間に挟まれ、除去を 前記第2のポリシリコン層に限定するエッチング・スト
    ップ層(90)として形成されていることを特徴とする請
    求項14または請求項15に記載の方法。
  17. 【請求項17】第1の導電型のドーピングを行ってお
    り、上面を有するシリコン基板(11)と、 この基板の上面上の酸化物層(26)と、 この酸化物層に設けられた画定された輪郭を有する開口
    部(49)と、 前記酸化物層(26)の下方で横方向に離隔しかつ画定さ
    れた輪郭(40)に従って輪郭づけされる第1および第2
    のPN接合を決定する、基板(11)内に配設された逆の第
    2導電型および前記第1導電型のイオンが拡散された領
    域よりなる二重拡散部とを備え、 前記各PN接合は、画定された輪郭の下でかつ第1のPN接
    合によって境界づけられた第1導電型のソース領域(2
    4)と、第2のPN接合により境界づけられ画定された輪
    郭(40)から横方向に離隔しかつ基板内へ下方に延在す
    る第1導電型のドレイン(25)と、前記第1および第2
    のPN接合間で延在しかつソースとドレイン間に電流を導
    くべく反転して動作可能である導電チャンネル(22)を
    決定する第2導電型の領域とを含む電界効果トランジス
    タを画定するように配置されており、 前記開口部(49)の下方へ延在して基板中に形成され、
    凹部のある側壁形状を有するトレンチ(63)と、 絶縁性の側壁スペーサ(62)であって、一方では輪郭
    (40)に沿ってソース領域(24)の上まで延在し、他方
    では基板から離隔した酸化物層(26)の表面を越えて垂
    直に延び、これによって酸化物層の上の隣り合った側壁
    スペーサの間に凹部を形成する側壁スペーサ(26)と、 前記凹部中の酸化物層上のゲート導電層(30)であっ
    て、前記スペーサがこのゲート導電層(30)を分離し、 前記トレンチ中の基板の上面上にあるソース導電層(2
    8)と、 を備え、 スペーサ(62)とトレンチ内の凹部のある側壁形状(6
    3)との間にこれらゲート導電層およびソース導電層が
    配置される結果、これらの層は電気的に分離されている
    ことを特徴とする自己整合縦型2重拡散金属酸化シリコ
    ン電界効果トランジスタ(MOSFET)。
  18. 【請求項18】前記第2導電型の領域が、導電チャネル
    を画定する第1導電型の前記ソース領域と並んだ第1の
    部分と、前記ソース領域および前記ソース導電層(28)
    の下まで延在し、逆バイアスアバランシェ電流の流れに
    耐えるために第1のドーピング濃度よりも濃度が高い第
    2のドーピング濃度を有する第2の部分(67)とを含む
    ことを特徴とする請求項17に記載の装置。
  19. 【請求項19】前記ソース導電層が前記トレンチの中に
    制限されており、前記ゲート導電層が前記側壁スペーサ
    の中に制限されており、このために構成されたトランジ
    スタは、前記ソースのすべての領域が前記ゲートおよび
    前記ソース導電層と重なることなく電気的に基板内で接
    しているような形状をとることを特徴とする請求項17ま
    たは請求項18に記載の装置。
  20. 【請求項20】前記ゲート導電層が、ドープされたポリ
    シリコン層を含み、このポリシリコン層は、前記ゲート
    酸化物層および前記ドープされたポリシリコン層の頂部
    にある金属層と接することを特徴とする請求項17〜19の
    いずれかに記載の装置。
  21. 【請求項21】前記ソース領域および前記ソース導電層
    の間に延在された低抵抗率コンタクト層を含み、 前記低抵抗率コンタクト層が、前記ソース領域として、
    または高融点金属および金属シリサイドのいずれかの1
    種類よりなる層として、同一の導電型を有する浅い拡散
    部であることを特徴とする請求項17〜20のいずれかに記
    載の装置。
JP01111899A 1988-05-17 1989-04-28 電力半導体装置およびその製造方法 Expired - Fee Related JP3025277B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/194,874 US4895810A (en) 1986-03-21 1988-05-17 Iopographic pattern delineated power mosfet with profile tailored recessed source
US194874 1988-05-17

Publications (2)

Publication Number Publication Date
JPH0256937A JPH0256937A (ja) 1990-02-26
JP3025277B2 true JP3025277B2 (ja) 2000-03-27

Family

ID=22719206

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01111899A Expired - Fee Related JP3025277B2 (ja) 1988-05-17 1989-04-28 電力半導体装置およびその製造方法

Country Status (6)

Country Link
US (1) US4895810A (ja)
EP (1) EP0342952B1 (ja)
JP (1) JP3025277B2 (ja)
AT (1) ATE144078T1 (ja)
CA (1) CA1305261C (ja)
DE (1) DE68927309T2 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262336A (en) * 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US5089434A (en) * 1986-03-21 1992-02-18 Advanced Power Technology, Inc. Mask surrogate semiconductor process employing dopant-opaque region
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US5155052A (en) * 1991-06-14 1992-10-13 Davies Robert B Vertical field effect transistor with improved control of low resistivity region geometry
KR970000538B1 (ko) * 1993-04-27 1997-01-13 엘지전자 주식회사 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법
US5354417A (en) * 1993-10-13 1994-10-11 Applied Materials, Inc. Etching MoSi2 using SF6, HBr and O2
KR0143459B1 (ko) * 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
US6043126A (en) * 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
US6110763A (en) * 1997-05-22 2000-08-29 Intersil Corporation One mask, power semiconductor device fabrication process
US5935874A (en) * 1998-03-31 1999-08-10 Lam Research Corporation Techniques for forming trenches in a silicon layer of a substrate in a high density plasma processing system
US6074954A (en) 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
WO2000038244A1 (de) * 1998-12-18 2000-06-29 Infineon Technologies Ag Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet
WO2000039858A2 (en) * 1998-12-28 2000-07-06 Fairchild Semiconductor Corporation Metal gate double diffusion mosfet with improved switching speed and reduced gate tunnel leakage
EP1077475A3 (en) * 1999-08-11 2003-04-02 Applied Materials, Inc. Method of micromachining a multi-part cavity
US6833079B1 (en) 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity
EP1407476A4 (en) * 2000-08-08 2007-08-29 Advanced Power Technology MOS POWER DEVICE IN ASYMMETRIC CHANNEL
US6828609B2 (en) * 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6593199B1 (en) * 2002-02-27 2003-07-15 Motorola, Inc. Method of manufacturing a semiconductor component and semiconductor component thereof
US7169634B2 (en) * 2003-01-15 2007-01-30 Advanced Power Technology, Inc. Design and fabrication of rugged FRED
US7015104B1 (en) 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
US6975015B2 (en) * 2003-12-03 2005-12-13 International Business Machines Corporation Modulated trigger device
WO2005065144A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Planarization method of manufacturing a superjunction device
KR20070029655A (ko) * 2003-12-19 2007-03-14 써드 디멘존 세미컨덕터, 인코포레이티드 넓은 메사를 갖는 수퍼 접합 장치의 제조 방법
EP1721344A4 (en) * 2003-12-19 2009-06-10 Third Dimension 3D Sc Inc METHOD FOR MANUFACTURING A SUPERJUNCTION DEVICE
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
KR100612072B1 (ko) * 2004-04-27 2006-08-14 이태복 고 내압용 반도체 소자 및 그 제조방법
US7344951B2 (en) * 2004-09-13 2008-03-18 Texas Instruments Incorporated Surface preparation method for selective and non-selective epitaxial growth
DE102004052643B4 (de) * 2004-10-29 2016-06-16 Infineon Technologies Ag Verfahren zur Herstellung eines lateralen Trenchtransistors
TWI401749B (zh) * 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
US20090026586A1 (en) * 2005-04-22 2009-01-29 Icemos Technology Corporation Superjunction Device Having Oxide Lined Trenches and Method for Manufacturing a Superjunction Device Having Oxide Lined Trenches
ITTO20050343A1 (it) * 2005-05-19 2006-11-20 St Microelectronics Srl Dispositivo mosfet ad elevata densita' di integrazione, in particolare vdmos di potenza, e relativo procedimento di fabbricazione
JP4982979B2 (ja) * 2005-07-19 2012-07-25 日産自動車株式会社 半導体装置の製造方法
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7429772B2 (en) * 2006-04-27 2008-09-30 Icemos Technology Corporation Technique for stable processing of thin/fragile substrates
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US8012806B2 (en) * 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US9576842B2 (en) 2012-12-10 2017-02-21 Icemos Technology, Ltd. Grass removal in patterned cavity etching
TWI746007B (zh) * 2020-06-12 2021-11-11 新唐科技股份有限公司 功率元件
CN114883194A (zh) * 2021-02-05 2022-08-09 华为技术有限公司 一种半导体器件的制造方法和半导体器件

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3675313A (en) * 1970-10-01 1972-07-11 Westinghouse Electric Corp Process for producing self aligned gate field effect transistor
US4040168A (en) * 1975-11-24 1977-08-09 Rca Corporation Fabrication method for a dual gate field-effect transistor
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4231811A (en) * 1979-09-13 1980-11-04 Intel Corporation Variable thickness self-aligned photoresist process
US4471522A (en) * 1980-07-08 1984-09-18 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4329773A (en) * 1980-12-10 1982-05-18 International Business Machines Corp. Method of making low leakage shallow junction IGFET devices
CA1188822A (en) * 1981-07-31 1985-06-11 John C. White Method for producing a misfet and a misfet produced thereby
DE3132955A1 (de) * 1981-08-20 1983-03-03 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Feldeffekttransistor und verfahren zu seiner herstellung
US4532701A (en) * 1981-08-21 1985-08-06 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing semiconductor device
US4497107A (en) * 1981-11-12 1985-02-05 Gte Laboratories Incorporated Method of making self-aligned high-frequency static induction transistor
US4437925A (en) * 1981-11-12 1984-03-20 Gte Laboratories Incorporated Etched-source static induction transistor
US4375124A (en) * 1981-11-12 1983-03-01 Gte Laboratories Incorporated Power static induction transistor fabrication
US4553316A (en) * 1981-12-24 1985-11-19 Texas Instruments Incorporated Self-aligned gate method for making MESFET semiconductor
US4424621A (en) * 1981-12-30 1984-01-10 International Business Machines Corporation Method to fabricate stud structure for self-aligned metallization
US4516143A (en) * 1982-01-04 1985-05-07 General Electric Company Self-aligned power MOSFET with integral source-base short and methods of making
JPS58158972A (ja) * 1982-03-16 1983-09-21 Toshiba Corp 半導体装置の製造方法
US4419811A (en) * 1982-04-26 1983-12-13 Acrian, Inc. Method of fabricating mesa MOSFET using overhang mask
US4459605A (en) * 1982-04-26 1984-07-10 Acrian, Inc. Vertical MESFET with guardring
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4450041A (en) * 1982-06-21 1984-05-22 The United States Of America As Represented By The Secretary Of The Navy Chemical etching of transformed structures
US4430792A (en) * 1982-07-08 1984-02-14 General Electric Company Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts
US4466176A (en) * 1982-08-09 1984-08-21 General Electric Company Process for manufacturing insulated-gate semiconductor devices with integral shorts
US4586243A (en) * 1983-01-14 1986-05-06 General Motors Corporation Method for more uniformly spacing features in a semiconductor monolithic integrated circuit
US4577392A (en) * 1984-08-03 1986-03-25 Advanced Micro Devices, Inc. Fabrication technique for integrated circuits
EP0202477A3 (en) * 1985-04-24 1988-04-20 General Electric Company Method of forming an electrical short circuit between adjoining regions in an insulated gate semiconductor device
EP0227894A3 (en) * 1985-12-19 1988-07-13 SILICONIX Incorporated High density vertical dmos transistor
US4748103A (en) * 1986-03-21 1988-05-31 Advanced Power Technology Mask-surrogate semiconductor process employing dopant protective region

Also Published As

Publication number Publication date
US4895810A (en) 1990-01-23
DE68927309T2 (de) 1997-03-06
JPH0256937A (ja) 1990-02-26
CA1305261C (en) 1992-07-14
DE68927309D1 (de) 1996-11-14
EP0342952B1 (en) 1996-10-09
EP0342952A3 (en) 1990-07-04
ATE144078T1 (de) 1996-10-15
EP0342952A2 (en) 1989-11-23

Similar Documents

Publication Publication Date Title
JP3025277B2 (ja) 電力半導体装置およびその製造方法
US5019522A (en) Method of making topographic pattern delineated power MOSFET with profile tailored recessed source
US5045903A (en) Topographic pattern delineated power MOSFET with profile tailored recessed source
US5182234A (en) Profile tailored trench etch using a SF6 -O2 etching composition wherein both isotropic and anisotropic etching is achieved by varying the amount of oxygen
JP4711486B2 (ja) 自己整列トレンチを有するmosゲートデバイスを形成するプロセス
US7348243B2 (en) Semiconductor device and method for fabricating the same
US4430792A (en) Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts
JPH081957B2 (ja) 半導体装置の製造方法
JPH0130312B2 (ja)
US4939154A (en) Method of fabricating an insulated gate semiconductor device having a self-aligned gate
KR100272051B1 (ko) 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정
JP3279151B2 (ja) 半導体装置及びその製造方法
US5089434A (en) Mask surrogate semiconductor process employing dopant-opaque region
JPH077158A (ja) 静電誘導トランジスタの製造方法
US5256583A (en) Mask surrogate semiconductor process with polysilicon gate protection
JPS6326553B2 (ja)
EP0225426A2 (en) A method of fabricating a MOS transistor on a substrate
JPS62285468A (ja) Ldd電界効果トランジスタの製造方法
US6225180B1 (en) Semiconductor device and method of manufacturing the same
JPH0472770A (ja) 半導体装置の製造方法
JPH06232163A (ja) 縦型mosfet装置及びその製造方法
JPS6039868A (ja) 半導体装置の製造方法
JP2919659B2 (ja) 絶縁ゲート形電界効果トランジスタの製造方法
KR0144882B1 (ko) 이중-확산 모스 전계 트랜지스터의 제조방법
JPS59219964A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080121

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080121

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080121

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees