KR970000538B1 - 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법 - Google Patents

게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법 Download PDF

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Abstract

내용 없음.

Description

게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법
제1도는 종래의 게이트 리세스 구조를 갖는 FET의 단면도.
제2도 (a) 내지 (G)는 종래의 이중 리세스 채널구조를 갖는 FET의 제조방법을 나타낸 공정순서도.
제3도 (a) 내지 (e)는 본 발명의 제1실시예에 의한 FET의 제조방법을 나타낸 공정순서도.
제4도는 본 발명의 평탄층의 비대칭 언더컷을 행하기 위한 방법 및 장치를 설명하는 도면.
제5도는 본 발명의 제2실시예에 의한 FET의 제조방법을 나타낸 공정순서도.
제6도는 본 발명의 제3실시예에 의한 FET의 제조방법을 나타낸 공정순서도.
제7도는 본 발명의 제4실시예에 의한 FET의 제조방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
22 : 소오스전극 23 : 드레인전극
24 : 평탄층 25 : 전송층
26 : 영상층 27 : 평탄층의 비대칭 언더컷
28 : 비대칭 게이트 리세스 29 : 게이트
30 : 게이트금 속의 각도증착
본 발명은 전계효과트랜지스터(Field Effect Transistor;이하 FET라함)의 제조방법에 관한 것으로, 특히 게이트 리세스(Gate recess) 구조를 비대칭으로 형성하여 게이트와 소오스간 저항을 감소시키고 게이트와 드레인간의 전계집중현상을 제거시킴으로써 저잡음, 고출력의 FET를 제조하는 비대칭 게이트 리세스 구조를 갖는 FET의 제조방법에 관한 것이다.
종래 게이트 리세스 구조의 FET를 제1도 및 제2도에 나타내었다.
제1도의 게이트 리세스 구조는 제조공정이 간단하다는 장점이 있으나, 게이트(4)와 드레인(6)사이의 전계집중현상(Electric Field Accumulation)으로 인하여 소오스-드레인간의 항복전압이 낮고, 기생효과의 영향으로 초고주파성능이 저하되는 단점이 있다.
제1도에 미설명부호 1은 GaAs 반도체기판이고, 2는 완충층(buffer layer), 3은 활성충(Active layer), 5는 소오스이다.
상기와 같은 단점을 보완하기 위해 H. M. Macksey 등이 이중리세스 채널구조를 갖는 FET의 제조방법을 제안하였다.
제2도 (a) 내지 (g)를 참조하여 이를 설명하면 다음과 같다.
먼저, 제2도 (a)를 참조하면, 기판(11), 완충층(12), n영역층(13), n+영역층(14)이 순차적층된 GaAs 반도체층(15)상에 평탄층(16) 형성을 위한 포토레지스트, PMMA(17), 게르만늄(18), 영상층(19) 형성을 위한 PMMA를 차례로 적층하여 다층구조를 형성한다.
이어서, 제2도 (b)를 참조하면, 전자빔 리소그래피(E-beam Lithography)에 의해 상기 PMMA층(19)에 게이트 패턴을 형성한다.
다음에 제2도 (c)를 참조하면, 활성화 이온식각(Reactive Ion Etch)에 의해 상기 게르마늄층(18), PMMA층(17) 및 포토레지스트층(16)을 비등방석 식각한다.
이때, 상기 PMMA층(17)과 포토레지스트층(16)을 O2를 이용하여 활성화 이온 식각하면 영상층 역할을 하는 맨 윗층의 PMMA는 모두 식각되어 없어진다.
이어서, 제2도 (d)를 참조하면, 습식식각을 행하여 상기 GaAs 반도체층(15)의 n+영역층(14)에 게이트 리세트를 형성한다.
다음에, 제2도 (e)를 참조하면, 상기 게르마늄층(18)과 PMMA층(17) 하부의 포토레지스트층(16)을 언더컷(Undercut)하기 위해 현상액(Developer)으로 포토레지스트층(16)을 식각한다.
이어서, 제2도 (f)를 참조하면, 습식식각을 행하여 상기 GaAs 반도체층(15)의 n영역층(13)에 와이드 리세스(Wide Recess)를 형성한다.
다음에, 제2도 (g)를 참조하면, 상기 와이드 리세스가 형성된 GaAs 반도체층(15)상에 금속을 증착하고 리프트 오프(lift-off)공정을 행하여 게이트(20), 소오스(21) 및 드레인(22)을 형성함으로써 FET의 제조를 완료한다.
상기한 종래의 n+돌출부 채널(Ledge Channel)구조는 와이드 리세스의 폭을 좁게 형성하여 n+영역(14)과 게이트(20)를 접근시킴으로써 소오스-게이트사이의 기생 저항(Rs)을 줄여 전달이득을 증가시킬 수도 있으나, 게이트와 드레인간의 피드백 캐패시턴스(feedback capacitance : Cdg)가 높기 때문에 오히려 이득은 낮아진다.
또한, 게이트 항복전압이 낮아 출력(output power)이 낮아지는 경향이 있다.
한편, 와이드 리세스의 폭을 넓게 형성하면 소오스-게이트간의 기생저항이 커지게 되어 이득이 낮아지게 된다.
따라서, 와이드 리세스에 대하여 전달이득과 항복전압사이의 평균을 취해야 한다.
또한, 상기의 채널구조는 게이트 리세스와 와이드 리세스 형성을 위한 두번의 식각을 통하여 게이트 리세스의 폭과 깊이, 그리고 와이드 리세스의 폭에 대해서 최적화가 이루어지도록 공정이 행해져야 하므로 제조공정이 어려운 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 게이트 리세스 구조를 소오스와 드레인에 대해 비대칭으로 형성하여 게이트-소오스간의 저항을 감소시키면서 게이트-드레인간의 전계집중현상을 제거하는 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 게이트 리세스 채널구조를 갖는 전계효과트랜지스터에 있어서, 상기 게이트 리세스 채널부가 게이트를 중심으로 비대칭형태로 되어 있는 것을 특징으로 한다.
상기 본 발명의 비대칭형태의 게이트 리세스 채널부는 소오스전극측은 깊이 파이고 드레인 전극측으로는 완만한 경사를 이루고 있는 형태로 되어 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도 (a) 내지 (e)에 본 발명의 제1실시예를 나타내었다.
먼저, 제3도 (a)에 도시한 바와 같이 반절연 GaAs 기판(Semi-insulating GaAs)(11)상에 완충층(buffer layer)(12), GaAs 활성층(13), n+영역층(14)이 순차적층된 반도체층상에 소오스/드레인전극(22,23)을 형성한후, 평탄층 형성을 위한 포토레지스트(24), 영상층의 패턴을 평탄층에 전송하는 역할을 하는 전송층 형성을 위한 SiNx 또는 SiO2(25), 영상층 형성을 위한 PMMA 또는 포토레지스트(26)를 차례로 적층하여 다층구조를 형성한다.
상기 평탄층(24)인 포토레지스트는 종래 일반적인 경우 (1㎛정도)보다 두껍게(1㎛ 이상)도포한다.
상기와 같이 형성된 영상층(26)에 광학정렬기(Contact aligner)를 이용한 리소그래피 또는 전자빔 리소그래피를 이용하게 게이트 패턴을 형성한다.
다음에 제3도 (b)에 도시한 바와 같이 상기 전송층(25)을 CF4또는 CHF3등과 같은 불소계통의 가스를 이용한 활성화 이온식각(RIE;Reactive Ion Etching)이나 활성화 이온빔 식각(RIBE;Reactive Ion Beam Etch)에 의해 비등방성 식각하고, 이에 따라 노출되는 상기 포토레지스트로 된 평탄층(24)을 O2플라즈마에 의해 비등방성 식각한 후, 이온 빔 밀링(Ion Beam Milling) 또는 RIBE를 이용하여 소오스전극(22)이 윗쪽으로 올라가도록 장비의 기판을 기울여서 O2와Ar 플라즈마 식각을 행하여 평탄층(24)의 드레인쪽만이 언더컷(27)이 일어나도록 한다.
이어서 제3도 (c)에 도시한 바와 같이 메탄 계열(Methane series)가스에 H2를 첨가하여 (예컨대 CH4+H2)RIE와 같은 건식식각의 공정변수인 전력, 압력, 가스량등을 조절하여 상기 평탄층(24)을 식각하게 되면 전송층(25)의 열린 부분(게이트 길이에 해당)에는 자유기(free radical, reactive species)가 많이 존재하고 이온충돌 에너지가 커서 식각률이 높아지게 되고 드레인(23)쪽의 파인 부분(언더컷된 부분)으로 들어갈수록 자유기가 적어지고 이온충돌에너지도 이온분산(Scattering)으로 인해 작아지고, 또한 식각공정에 의해 형성된 휘발성화합물, 예컨대 (CH3)3Ga, AsH3등의 제대로 밖으로 빠져나가지 못하게 되어 식각률이 낮아지게 된다.
이와 같은 식각률의 차이에 의해서 게이트 리세스의 형태가 게이트를 중심으로 드레인 쪽으로만 비스듬히 올라가는 비대칭형(28)이 형성된다. 다음에 제3도 (d)에 도시한 바와 같이 게이트 금속증착의 리프트 오프를 원활하게 하기 위해 O2플라즈마를 이용하여 평탄층(24)을 보다 안쪽으로 식각해낸 다음, 상기 식각 공정등에서 생성된 자연산화막(도시하지 않음)을 제거하고 나서 게이트 형성용 금속(29)으로서, 예컨대 Ti/Pt/Au를 전자빔중착기(E-beam evaporator)에 의해 증착한다.
이어서, 제3도 (e)에 도시한 바와 같이 상기 게이트 금속층을 리프트 오프해내고 전송층을 제거한 다음 결과물을 아세톤등에 담가 평탄층을 제거함으로써 공정을 완료한다.
다음에 제4도를 참조하여 본 발명의 제2실시예를 설명하면 다음과 같다.
상기 제1실시예의 제3도 (c)까지의 공정을 행한 후에 게이트금속(29)의 증착시 각도증착(Angle evaporation)(30)을 행하면 제4도에 도시한 바와 같이 게이트가 비스듬히 기울어진 형태로 형성되어 유효 게이트 길이가 물리적인 게이트 길이보다 짧게 되고, 소오스 기생저항(Rs)도 줄어들게 되어 주파수 특성 및 이득, 잡음지수등이 향상된다.
이와 같은, 본 발명의 제2실시예는 저잡음 FET에 적용할 경우 효과적이다.
다음에 제5도를 참조하여 본 발명의 제3실시예를 설명한다.
본 발명의 제3실시예는 상기 제2실시예에서 드레인쪽으로 게이트금속을 각도증착(30)한 경우로 게이트와 드레인사이에 전계집중현상을 제거하는데 이용될 수 있다.
제6도에 본 발명의 제4실시예를 나타내었는 바, 상기 제1실시예의 제3도 (b)에 공정을 마친 후에 건식식각에의해 제1실시예의 형태를 갖는 비대칭의 게이트 리세스를 형성하는 대신에 습식식각에 의해 게이트 리세스를 형성한다.
이 경우에는, 제1실시예에서와 같이 소오스측이 깊이 파인 형태의 게이트 리세스구조는 얻을 수 없지만, 게이트를 중심으로 비대칭의 식각된 형태를 얻을 수 있다.
이상 상술한 바와 같이, 상기 종래의 이중 리세스 채널구조가 게이트 리세스 및 와이드 리세스 형성시의 두 번의 식각공정이 필요한 반면, 본 발명은 게이트 리세스 식각공정의 한 공정만이 행해지므로 공정이 단순해지는 장점이 있다.
또한, 본 발명의 게이트 리세스구조는 소오스와 게이트 사이의 거의 리세스 식각되지 않고 게이트와 드레인 사이만이 비스듬히 리세스 식각된 비대칭형이므로 상기간 종래의 이중 리세스 채널구조에서 발생하기 쉬운 소오스 기생저항의 증가, 게이트 항복전합의 감소, 게이트-드레인간 피드백캐패시턴스(Cdg)증가등으로 인한 이득의 감소, 주파수 특성의 저하 및 출력전력 감소등의 원인을 보다 용이하게 제거할 수 있으므로 특성이 우수한 저잡음 FET 및 고출력 FET 등을 비교적 용이한 공정에 의해 제작할 수 있다.

Claims (5)

  1. 반절연기판상에 완충층, 활성층, 소오스 및 드레인전극을 차례로 형성하는 단계와, 상기 결과물 전면에 평탄층, 전송층, 영상층을 차례로 증착하여 다층구조를 형성하는 단계와, 상기 영상층에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴에 의해 상기 전송층 및 평탄층을 비등방성 식각하는 단계와, 이온빔 밀링 또는 활성화 이온빔 식각장비를 사용하여 상기 기판을 기울여서 플라즈마 식각공정을 행하여 드레인 쪽만 언더컷함으로써 평탄층을 상기 드레인측으로만 파이도록 식각하는 단계와, 상기 활성층의 게이트 리세스 부분을 소오스 전극층은 깊이 파이고 드레인 전극층은 완만한 경사를 이루도록 게이트전극을 중심으로 비대칭이 되도록 식각하는 단계와, 게이트금속을 증착하는 단계, 및 게이트전극 이외의 부분에 증착된 상기 게이트금속과 전송층 및 평탄층을 제거하는 단계로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 게이트 리세스부분을 식각하는 단계를 메탄계열가스와 수소를 혼합한 가스를 이용한 건식식각 공정에 의해 행해짐을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 게이트 리세스 부분을 식각하는 단계를 습식식각 공정에 의해 행하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 게이트 리세스 부분을 식각하는 단계 후에 상기 평탄층을 플라즈마에 의해 소정부분 식각하는 단계가 더 포함되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  5. 제1항에 있어서, 상기 게이트금속을 증착하는 단계는 소오스전극측 또는 드레인전극측으로 각도를 주어 게이트금속을 증착하는 공정에 의해 행해짐을 특징으로 하는 전계효과 트랜지스터의 제조방법.
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