KR100490575B1 - 귀금속 박막 패턴 형성방법 - Google Patents

귀금속 박막 패턴 형성방법 Download PDF

Info

Publication number
KR100490575B1
KR100490575B1 KR10-2002-0045262A KR20020045262A KR100490575B1 KR 100490575 B1 KR100490575 B1 KR 100490575B1 KR 20020045262 A KR20020045262 A KR 20020045262A KR 100490575 B1 KR100490575 B1 KR 100490575B1
Authority
KR
South Korea
Prior art keywords
film
thin film
noble metal
metal thin
substrate
Prior art date
Application number
KR10-2002-0045262A
Other languages
English (en)
Other versions
KR20030013271A (ko
Inventor
나츠메기요시
나이토히로시
Original Assignee
야마하 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마하 가부시키가이샤 filed Critical 야마하 가부시키가이샤
Publication of KR20030013271A publication Critical patent/KR20030013271A/ko
Application granted granted Critical
Publication of KR100490575B1 publication Critical patent/KR100490575B1/ko

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C03C17/36Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal
    • C03C17/3602Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer
    • C03C17/3644Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer the metal being silver
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C03C17/36Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C03C17/36Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal
    • C03C17/3602Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer
    • C03C17/3649Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer made of metals other than silver
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00Etching metallic material by chemical means
    • C23F1/10Etching compositions
    • C23F1/14Aqueous compositions
    • C23F1/16Acidic compositions
    • C23F1/26Acidic compositions for etching refractory metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C17/00Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H01C17/075Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thin film techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/006Thin film resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016Thin-film circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/65Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/046Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
    • H05K3/048Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2217/00Coatings on glass
    • C03C2217/40Coatings comprising at least one inhomogeneous layer
    • C03C2217/42Coatings comprising at least one inhomogeneous layer consisting of particles only
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00Methods for coating glass
    • C03C2218/30Aspects of methods for coating glass not covered above
    • C03C2218/32After-treatment
    • C03C2218/328Partly or completely removing a coating
    • C03C2218/33Partly or completely removing a coating by etching
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00Methods for coating glass
    • C03C2218/30Aspects of methods for coating glass not covered above
    • C03C2218/34Masking

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Pressure Sensors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

희생막이 기판 상에 형성되고 마스크층이 희생막 상에 형성된다. 소정의 패턴을 갖는 개구가 마스크 층에 형성된다. 개구 내 노출된 희생막을 제거하여 기판 상의 개구보다 넓은 공동부를 형성한다. 기판 전체 표면 상에 귀금속 박막이 피착된다. 희생막(12)을 용해하여 제거함으로써 귀금속 박막 패턴을 형성한다.

Description

귀금속 박막 패턴 형성방법{METHOD OF FORMING NOBLE METAL THIN FILM PATTERN}
본 발명은 백금 등의 귀금속 박막 패턴을 형성하는 방법에 관한 것이다.
백금 박막 저항기를 사용한 온도센서는 기판 상에 백금 박막을 피착하고, 이를 미세 선 형상으로 패터닝하여 저항기를 형성함으로써 형성된다. 백금 저항기의 전기적 저항값 변화를 검출하여 온도를 측정한다.
백금 박막의 온도특성은 중요한 특성이다. 백금 박막의 온도특성은 백금 박막의 결정 그레인의 직경 등의 막 질에 좌우된다. 결정 그레인의 직경은 박막 형성 조건에 의해 영향을 받는다.
백금 저항기를 산화막 등으로 피복한 얇은 멤브레인 구조의 센서는 열용량이 작고 응답성이 좋기 때문에 주목을 받아왔다. 실리콘 기판 상에 절연막을 형성하고 절연막 상에 백금 저항기를 형성한다. 백금 저항기를 절연막으로 피복한 후에, 백금 저항기 밑의 실리콘 기판을 에칭하여 제거한다. 실리콘 기판의 열전도 및 열용량을 제거하여, 고감도 및 고응답의 온도센서를 얻을 수 있다.
이러한 멤브레인 구조의 온도센서는 멤브레인 구조 자체에 높은 기계적 강도가 요구되기 때문에, 백금 박막 패턴의 가공 및 마감에 이 요건을 만족시키는 레벨들이 필요하다.
예를 들면, 백금 박막 패턴에 먼지나 이물질이 부착되는 것을 방지하고, 백금 박막을 패터닝하는 중에 하지의 산화막이 너무 얇게 되거나 손상받는 것을 방지하는 것이 필요하다. 백금 박막 패턴의 측벽이 기판의 표면층에 수직하다면, 백금 박막 패턴에 피착되는 산화막과 같은 절연막의 막 질이 열화하기가 쉬어진다. 그러므로 멤브레인 패턴의 기계적 강도가 낮아진다. 백금 박막 패턴의 측벽을 경사진 사다리형의 단면 형상으로 하는 것이 바람직하다.
백금 박막 패턴 형성에 다음의 두 가지 방법이 채택되었다.
제1 방법은, 도 3a에 도시한 바와 같이, 기판(1)의 상면 전체에 절연막(7)을 형성하고, 절연막(7) 상에 백금 박막(2)을 스퍼터링 등에 의해 피착한다. 백금 박막(2)에 레지스트를 도포하고 노광 현상시켜 필요한 영역에 레지스트 패턴(3)을 남겨놓는다. 레지스트 패턴(3)을 150 내지 200℃로 가열하여 유동화시켜 테이퍼 형상의 측벽들을 형성한다.
도 3b에 도시한 바와 같이, 백금 박막(2)을 밀링 시스템으로 밀링을 행한다. 레지스트 패턴(3)의 테이퍼 형상 측벽은 백금 박막으로 확장하여 전사된다. 백금 박막(2)을 패터닝한 후에, 레지스트 패턴(3)을 애싱(ashing) 등에 의해 제거한다. 도 3c에 도시한 바와 같이, 절연막(8)이 기판 상에 형성되어 패터닝된 백금 박막(2)을 덮는다.
도 3d에 도시한 바와 같이, 백금 박막(2) 밑의 기판(1)을 에칭하여 제거한다. 이 제1 방법에서는, 밀링이 고 에너지의 이온의 충격에 의한 물리적인 가공이기 때문에, 밀링 후의 경화된 레지스트 및 밀링 특유의 스퍼터된 측벽 잔류물(4)(소위 토끼 귀라 함)이 남게 되어, 이것을 제거하기가 어렵다.
밀링을 수행하기 위해서 클램프로 기판(1)을 고정시키는 것이 필요하다. 클램핑은 제품에 손상을 입힐 수 있어 제조수율이 저하될 수 있다. 기판의 표면층도 밀링된다. 밀링 조건에 따라, 절연막(7)이 과도하게 밀링이 되어 도 3c에 도시한 바와 같은 홈형상의 요부(凹部)(5)가 형성된다. 제품의 품질, 예를 들면 기계적 강도가 낮아질 수 있다.
백금 박막 패턴의 측벽의 테이퍼 혹은 경사도는 레지스트 패턴 측벽들의 테이퍼 혹은 경사도에 좌우된다. 레지스트 패턴의 폭이 좁아지게 되면, 레지스트 패턴의 경사도는 크게 할 수 없다. 레지스트 패턴 측벽들의 경사도를 증가시키기 위해서 레지스트 패턴을 포스트 베이킹하는 온도를 높이면, 레지스트 패턴을 제거하기가 어려워진다.
제2 방법은, 도 4a에 도시한 바와 같이, 기판(1) 상에 형성된 절연막(7) 상에, 레지스트 막(3)을 도포한다. 백금 박막 패턴이 형성될 영역 내 레지스트 막(3)을 제거한다. 이 경우, 레지스트 막(3)을 충분히 두껍게 하여, 다음 공정에서 피착되는 백금 박막에 계단처럼 절단된 부분이 생기게 한다. 또한, 레지스트의 노광 시에 집점을 옮겨 의도적으로 레지스트의 개구가 두께 방향을 따라 하방으로 넓어지게 한다. 이에 따라, 레지스트 막에 형성된 개구는 상방으로 감소된 폭을 갖는다. 즉, 내측으로 기울어진 측벽들을 갖게 된다.
도 4b에 도시한 바와 같이, 백금 박막(2)을 전체 표면 상에 피착한다. 레지스트 막(3) 상의 백금 박막(2) 및 절연막(7) 상의 백금 박막(2)은 계단처럼 절단된 부분을 갖는다. 절연막(7) 상의 백금 박막(2)은 주변이 상방으로 점차로 얇아져 있다. 레지스트막(3)을 제거하여, 레지스트 막(3) 상에 불필요한 백금 박막(2)을 리프트 오프(lift off)한다.
도 4c에 도시한 바와 같이, 백금 박막 패턴(2)이 남는다.
이 제2 방법에 의해서는 백금 박막 패턴의 측벽의 테이퍼 혹은 경사도를 제어성 좋게 형성하기가 어렵다. 2층 구조의 레지스트 막(3)을 채택함으로써 제어성이 향상될 수 있을지라도, 공정 수가 증가된다. 레지스트와 같은 유기 물질이 사용된다면, 백금 박막(2)이 피착될 때 레지스트 막(3)으로부터 수분 성분, 미반응 성분, 분해 성분들이 발생한다. 이들 성분들은 백금 박막의 품질에 악영향을 미친다. 백금은 결정성을 갖고 있기 때문에, 불순물이 혼합된다면, 결정 성장이 불충분하게 되어 온도특성이 나빠진다. 양질의 백금 박막(2)을 형성하기가 어렵다. 레지스트 막(3)을 고온에서 가열처리하여 미리 이들 성분들을 제거하면, 레지스트막(3)을 제거하기가 어렵게 된다.
본 발명의 목적은 표면에 절연막을 피복하기 쉽게 하며 양질의 귀금속 박막 패턴을 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 귀금속 박막 패턴의 측벽의 경사도를 재현성 좋게 제어할 수 있고, 레지스트로부터 발생되는 가스에 의해 덜 영향을 받으며, 기판의 표면층을 과도하게 에칭하지 않으며 기계적 강도를 덜 저하시키는 귀금속 박막 패턴을 형성하는 방법을 제공하는 것이다.
본 발명의 일 면에 따라서, (a) 기판 상에 희생막을 형성하고 상기 희생막 상에 에칭 특성이 다른 마스크층을 적층하는 단계; (b) 상기 마스크층에 소정의 패턴을 갖는 개구를 형성하는 단계; (c) 상기 개구 내 노출된 상기 희생막을 에칭하고 상기 마스크층 개구의 경계에 상기 희생막을 소정의 양만큼 사이드 에칭하는 단계; (d) 상기 기판의 전체 표면 상에 귀금속 박막을 피착하는 단계; 및 (e) 상기 희생막을 용해하여 제거하는 단계를 포함하는 귀금속 박막 형성방법이 제공된다.
귀금속 박막 패턴은 소정의 형상(패턴)을 갖는 귀금속 박막으로 형성되고 타겟 회로, 저항기 등을 형성하는 데 사용된다.
전술한 귀금속 박막 패턴 형성방법에 따라서, 귀금속 박막 패턴의 측벽들의 테이퍼 혹은 경사 각도는 재현성 좋게 제어될 수 있다. 귀금속 박막이 피착되는 동안, 레지스트와 같은 유기물질이 존재하지 않으므로 피착된 귀금속 박막이 유기물질에 의해 발생된 가스 등에 의해 오염되지 않는다.
모든 공정들은 반도체 제조라인들의 표준 설비들에 의해 수행될 수 있다. 특정한 설비들을 준비할 필요가 없다.
본 발명의 바람직한 실시예를 도면을 참조하여 설명한다. 도 1a 내지 도 1g는 본 발명에 따른 귀금속 패턴 형성방법의 공정의 예를 도시한 것이다.
도 1a에 도시한 바와 같이, 유리, 석영, 세라믹, 실리콘 등으로 만들어진 기판(11)의 표면 상에, 이를테면 산화막 혹은 질화막 등의 절연막이 형성된다. 이하, 산화 실리콘막과 같은 절연막(7)이 형성된 실리콘 기판을 사용한 예를 설명한다.
기판(11) 상에 희생막(12)을 스퍼터링 혹은 화학 기상 증착(CVD)에 의해 피착한다. 희생막(12)의 재료는 산 혹은 알칼리액에 의한 습식 에칭의 사이드 에칭량 혹은 플라즈마 에칭의 사이드 에칭량을 제어할 수 있고, 산 혹은 알칼리액에 의해 효율적으로 용해되어 제거될 수 있으며, 최종 제품 자체 및 제조라인을 오염시키지 않는 물질이다. 예를 들면, 희생막(12)은 이를테면 티탄, 알루미늄, 크롬 및 구리 등의 귀금속 이외의 금속으로 형성된다.
다음에, 희생막(12)의 전체 표면 상에, 마스크층(13)을 피착한다. 마스크층(13)은 희생막(12) 에칭에 대해 내성을 가지며 하드 마스크로서 기능할 수 있는 물질로 만들어진다. 예를 들면, 마스크층(13)은 각각 CVD 등에 의해 형성되는 300 내지 500 nm의 두께의 산화 실리콘막과 같은 산화막 혹은 질화 실리콘막과 같은 질화막, 상압 CVD에 의해 형성되는 포스포실리케이트 글래스(PSG)막 혹은 보로포스포실리케이트 글래스(BPSG)막, 코팅에 의해 형성되는 스핀 온 글래스(SOG), 스퍼터링에 의해 형성되는 절연막 혹은 금속막이다.
도 1b에 도시한 바와 같이, 귀금속 박막 패턴을 형성할 개구를 갖는 레지스트 패턴(14)을 마스크층(13) 상에 형성한다. 레지스트 패턴(14)은 통상의 포토리소그래피에 의해 형성된다.
도 1c에 도시한 바와 같이, 레지스트 패턴(14)을 마스크로서 사용함으로써, 마스크층(13)을 건식 에칭하여 개구(15)를 형성한다. 건식 에칭은 CHF3 및 CF4와 같은 가스를 사용한 반응성 이온 에칭이 사용될 수 있다.
도 1d에 도시한 바와 같이, 개구(15)에 노출된 희생막(12)을 에칭 및 사이드 에칭하여 개구(15)보다 넓은 공동부(16)를 기판(11) 상에 형성한다.
이 에칭은 희석 불화수소산, 및 황산 + 과산화 수소 등의 약품을 사용하거나 CH4와 같은 가스를 사용한 플라즈마 에칭에 의해 수행될 수 있다.
희생막(12)의 사이드 에칭량은 1 내지 5㎛로 설정된다. 사이드 에칭은 희생막(12)이 티탄으로 만들어지고 5% HF가 에찬트로서 사용될 경우 실온에서 1㎛/min의 속도로 진행된다. 보다 더 희석된 HF가 사용된다면, 사이드 에칭량은 보다 쉽게 제어될 수 있다.
황산 + 과산화 수소로 된 에찬트는 마스크층(13) 및 기판(11)을 전부 침투하지 않고 티탄 희생막(12)만을 사이드 에칭한다. 이러한 에찬트가 이상적이긴 하지만, 에찬트의 농도 및 온도를 엄밀하게 제어하지 않으면 사이드 에칭이 너무 많이 진행되어 기계적 강도가 낮아질 수도 있다.
도 1e에 도시한 바와 같이, 레지스트 패턴(14)을 산소 플라즈마 애싱 등에 의해 제거한다. 레지스트 패턴(14)은 희생막(12)을 에칭하는 선행 공정 전에 제거될 수도 있다. 그러나, 이 경우, 희생막(12)의 산화 때문에 희생막(12)의 사이드 에칭을 제어하기가 어렵게 된다. 다음에, 귀금속 박막의 피착에 앞서 사전 세정이 수행된다. 이 사전 세정은 기판(11) 상에 형성되는 막 구조에 손상을 입히지 않도록 수행된다.
예를 들면, 유기물질 박리제를 사용한 공정 후에, 기판(11)을 이소프로패놀로 세정하고 이어서 순수로 세정한 후 건조시킨다. 희생막(12)을 에칭하기 전에 레지스트 패턴(14)이 제거되면, 희석 불화수소산에 의한 희생막(12)의 에칭이 이러한 사전 세정으로서도 기능한다.
도 1f에 도시한 바와 같이, 귀금속 박막(17)을 기판 상에 피착하여 마스크층(13) 상에 귀금속 박막(17)과 공동부(16) 내에 귀금속 박막 패턴(18)을 형성한다. 귀금속 박막을 피착하는 것은 스퍼터링 및 증기 증착과 같은 지향성 피착에 의해 수행된다.
이러한 피착 전에 기판(11)을 가열하여 흡착된 습기를 제거하는 것이 바람직하다. 피착의 수행과 동시에 기판(11)을 가열하여 귀금속 박막 패턴(18)의 막 질을 조정할 수도 있다.
귀금속 박막의 물질은 백금 및 금 등의 귀금속의 단층막일 수도 있고 Au/Ni/Ti, Pt/Ti 및 Pt/TiO와 같은 최상층에 귀금속을 갖는 적층막일 수도 있다.
그러므로 기판(11) 상에 공동부(16) 내에는 목적으로 하는 귀금속 박막 패턴(18)이 형성된다.
기판(11) 상의 희생막(12)을 용해시키기 위해서 희생막용의 에찬트에 기판(11) 전체를 담그고, 마스크층(13) 및 마스크층(13) 상에 피착된 귀금속 박막(17)을 리프트 오프한다.
도 1g는 기판(11) 상의 원하는 영역에 형성된 원하는 형상의 귀금속 박막 패턴(18)을 도시한 것이다.
에찬트는 귀금속을 침식시키지 않고 일반적인 금속을 용해시키는 약품이다. 예를 들면, 약품은 질산, 염화수소산, 불화수소산 및 황산 등의 산, 암모니아 및 수산화 칼륨과 같은 알칼리, 혹은 황산 + 과산화 수소 등이 사용된다. 불화수소산 혹은 알칼리가 사용되고 기판(11)의 표면층이 산화막이면, 이 산화막은 다소 침식된다. 기판의 표면층으로서 질화막이 사용된다면, 불화수소산 혹은 알칼리에 의해 침식되지 않는다.
희생막(12)이 티탄으로 만들어지고 황산 + 과산화 수소(3:1) 용액을 130℃에서 사용하면, 티탄만이 용해되고 기판(11)의 표면층으로서 흔히 사용되는 산화 실리콘막은 전혀 침식되지 않는다. 이들 조건 하에서, 5분 안에 약 5㎛의 사이드 에칭이 150℃의 온도에서 진행된다.
귀금속 박막 패턴(18)의 형상은 희생막(12) 상에 배치된 마스크층(13)의 개구 패턴에 의해 결정된다. 희생막(12)이 에칭되는 중에 불필요한 귀금속 박막이 리프트 오프된다. 이 제거 공정은 기판의 표면층이 손상받는 것을 방지한다.
도 1h에 도시한 바와 같이, 산화 실리콘막 등의 절연막(19)이 귀금속 박막 패턴(18)을 덮어 피착된다. 절연막은 질화 실리콘막 또는 산화 실리콘막과 질화 실리콘막의 적층물로 형성될 수도 있다. 적층 구조가 채용될 때, 상하 절연막(7, 19)은 산화물-질화물, 질화물-산화물과 같은 대칭 구조를 갖는 것이 바람직하다.
도 1i는 실리콘 기판(1) 및 실리콘 기판(1) 상에 형성된 산화 실리콘막(7)을 포함하는 기판(11)을 도시한 것으로, 귀금속 박막 패턴(18) 밑의 실리콘 기판(1)의 부분은 제거되어 있다. 실리콘 기판의 제거는 에칭에 의해, 또는 연마나 밀링과 에칭의 혼합에 의해 행해질 수 있다. 귀금속 박막 패턴(18)은 상하 절연막(19, 7) 사이에 끼워져 있다.
도 1j는 온도 센서의 레이아웃을 도시한 평면도이다. 기판(11)은 실리콘 기판(1) 및 실리콘 기판(1) 상에 형성된 산화 실리콘막(7)을 포함한다. 점선으로 표시한 창 영역(V) 내의 실리콘 기판(1)이 제거되어 있다. 백금 저항기(18)는 창 영역(V)의 중앙 영역 내 산화 실리콘막(7) 상에 형성되고, 약 수 ㎛의 폭을 갖는다. 리드들(L)은 약 50 내지 100 ㎛의 폭을 갖는 백금 박막으로 만들어지고 백금 저항기(18)와 동일한 층으로 형성된다. 리드들(L)은 백금 저항기(18)의 대향 양단에 전기적으로 접속된다.
백금 저항기(18)와 리드들(L)을 피복하는 산화 실리콘막(19)이 형성된다. 패드들(P)은 산화 실리콘막(19) 상에 형성되고 개구들을 통해 리드들(L)에 전기적으로 접속된다.
희생막(12)의 두께는 형성할 귀금속 박막 패턴의 두께의 0.7 내지 1.7배로 설정되는 것이 바람직하다. 예를 들면, 귀금속 박막 패턴의 두께가 300nm이면, 희생막(12)의 두께는 200 내지 500nm로 설정된다. 희생막(12)이 너무 두꺼우면, 귀금속 박막을 패터닝하는 정밀도가 낮아진다. 희생막이 너무 얇으면, 형성할 귀금속 박막 패턴의 측벽들을 적합하게 경사되게 하는 것이 어렵게 되고, 희생막(12)을 제거하기 위한 약품들의 침입이 불충분하게 된다. 또한, 마스크층 상의 귀금속 박막 및 공동부 내에 피착된 귀금속 박막이 연결될 수도 있어 리프트 오프 공정이 어려워질 수도 있다.
귀금속 박막 패턴의 측벽들의 테이퍼 혹은 경사 각도를 완만하게 한 경우엔, 희생막(12)의 두께를 귀금속 박막의 두께의 1 내지 1.7배로 설정하는 것이 바람직하다. 귀금속 박막 패턴의 측벽들의 경사 각도를 가파르게 할 경우엔, 희생막(12)의 두께를 귀금속 박막의 두께의 0.7 내지 1배로 설정하는 것이 바람직하다.
마스크층(13)으로서는 귀금속 박막을 피착하여도 공동부 위로 확장한 귀금속 박막의 부분이 변형하지 않을 것과, 개구가 쉽게 형성될 수 있는 것과, 희생막(12)을 사이드 에칭할 때 크기 변환 차이(설계된 크기와 실제 가공된 크기와의 차이)가 증가되지 않도록 불화수소산 혹은 플라즈마의 에칭속도가 충분히 낮을 것이 바람직하다. 크기 변환 차이가 크다는 것은 도 1d에 도시한 바와 같이 금속 희생막(12)이 에칭될 때, 마스크층(13)도 에칭되고 마스크층(13)의 개구 폭이 넓어져 귀금속 박막 패턴(18)(도 1g)의 선 폭이 설계 크기보다 넓어지게 됨을 의미한다.
마스크층(13)을 두껍게 하면, 이의 기계적 강도가 증가한다. 그러나, 공동부 내 비스듬히 피착되는 귀금속 입자들이 차폐되는 면적이 크게 된다. 측벽들의 경사와 두께는 선 폭이 넓은 귀금속 박막 패턴과 선 폭이 좁은 귀금속 박막 패턴간에 서로 다르게 된다.
귀금속 박막 패턴의 인접한 패턴 부분들을 형성하기 위해서, 인접한 패턴 부분들 사이에 형성할 마스크층(13)의 폭(도 1e에 W로 표시되었음)을 적합하게 선택할 필요가 있다. 즉, 도 1b에 도시한 레지스트 패턴(14) 내 레지스트 영역의 평면적인 크기를 적합하게 설정해야 한다.
폭(W)은 약 3 내지 40㎛로 설정되는 것이 바람직하다. 후 공정에서 희생막(12) 전체를 제거하는 데 사용되는 약품들이 공동부의 내측에 충분히 도달할 필요가 있다. 이러한 관점에서 폭(W)은 약 40㎛ 이하로 설정하는 것이 바람직하다. 폭(W)은 희생막(12)을 다음 공정에서 사이드 에칭할 때 기계적 강도를 유지하기 위해서 약 3㎛ 정도 이상으로 하는 것이 바람직하다.
도 1c에 도시한 건식 에칭의 에칭조건이 적합하게 선택되면, 개구(15)에 노출된 마스크층(13)의 측벽들을 테이퍼 또는 경사지게 할 수 있으므로, 귀금속 박막 패턴의 측벽들의 경사 형상, 특히 선 폭이 좁은 패턴의 두께를 미세하게 조정할 수 있다.
귀금속 입자들의 기판(11)에의 입사 각도를 기판에 대하여 수직방향보다 경사되게 하는 것이, 귀금속 박막 패턴의 측벽들을 보통의 테이퍼 형상(패턴의 폭을 패턴의 높은 위치에서 더 좁게 된 것)으로 경사되게 할 수 있으므로 바람직하다.
귀금속 입자들의 기판(11)에의 입사 각도는, 예를 들면, 스퍼터링 시스템이나 증기 증착 시스템의 타겟 혹은 증기 증착원과 기판(1)과의 상대적인 위치들을 조정함으로써 쉽게 경사지게 할 수 있다.
도 5는 마그네트론 스퍼터링시 타겟과 기판 간 관계를 도시한 것이다. 웨이퍼(W)는 타겟(T)에 평행하게 배치된다. 일반적으로, 타겟(T)은 웨이퍼(WF)보다 크며 자석이 배치되는 곳인 이로젼(erosion)(E)을 구비하고 있다. 타겟(T)과 웨이퍼(W) 사이의 거리가 짧을 때, 웨이퍼(W)에 더 경사져 입사하는 입자 수가 증가한다. 즉, 웨이퍼와 타겟간 거리가 변경될 때 입사각도 분포도 변한다.
DC 마그네트론 스퍼터링 시스템의 경우에, 기판 상에 입자들이 균일하게 피착되게 하기 위해서 타겟의 이로젼 영역을 기판의 영역과 같은 정도로 확장시킨다. 기판에의 귀금속 입자들의 입사방향은 기판에 대하여 수직한 방향보다 일반적으로 더 경사된 방향이고 공동부(16)에의 평균 입사각 거리가 크게 된다. 도 2b에 도시한 바와 같이 귀금속 박막 패턴(18)의 측벽의 경사는 완만하게 된다.
도 2a에 도시한 바와 같이, 입사 각도가 기판에 대하여 수직한 방향보다 덜 경사지게 하였을 땐, 귀금속 박막 패턴(18)의 측벽의 경사각이 급준하게 된다.
전자 빔(EB) 증착 시스템과 같은 증기 증착 시스템의 경우에, 입사 각도는 스퍼터링 시스템보다 더 경사지게 할 수 없다. 그러나, 피착원으로부터 비행 방향과 기판 수직 간 각도를 자유롭게 변경할 수 있으므로, 귀금속 박막 패턴(18)의 측벽의 경사 각도는 예를 들면, 복수의 피착원으로부터 층을 피착함으로써 원하는 대로 조정될 수 있다.
이러한 귀금속 박막 패턴 형성방법에 의해서, 귀금속 박막 패턴(18)의 측벽의 경사 각도는 넓은 범위에서 재현성이 좋게 제어될 수 있다. 유기 물질은 귀금속 박막이 피착되는 동안 기판(11) 상에 존재하지 않는다. 피착된 귀금속 박막이 유기물질로부터 발생되는 가스 등에 의해 오염되는 것을 방지하는 것이 가능하다. 피착이 고진공 상태 혹은 불활성 가스의 저압 분위기에서 수행되기 때문에, 양호한 막 질의 귀금속 박막 패턴(18)이 형성될 수 있다.
귀금속 박막 패턴(18)에 이물질이 부착되거나 손상받는 것을 피하는 것이 가능하다. 공정들 중에 기판(11)에의 손상이 방지될 수 있고 기계적 강도의 저하 및 수율 저하를 방지할 수 있다. 제조공정들은 반도체 제조라인의 표준적인 설비를 사용하여 수행될 수 있으므로, 추가로 어떠한 특별한 설비 등도 필요하지 않다.
금속 박막 패턴 형성 방법의 구체예를 설명한다.
실리콘 기판의 표면 상에 형성된 산화 실리콘막 상에, 티탄 희생막이 300nm의 두께로 스퍼터링에 의해 피착되었다. 이 희생막 상에, 질화 실리콘의 마스크층을 300nm의 두께로 플라즈마 CVD로 피착하였다. 이 마스크층 상에 포지티브형 포토레지스트막을 코팅, 노광 및 현상하여 1500nm의 폭의 미세한 선 형상의 개구를 갖는 레지스트 패턴을 형성하였다. 레지스트 패턴을 마스크로서 사용함으로써, CF4 + CHF3의 가스를 사용한 플라즈마 에칭에 의해 질화 실리콘의 마스크층을 에칭하여 1500nm의 개구 폭을 갖는 미세 선 형상의 개구를 형성하였다. 개구에 노출된 티탄 희생막을, 황산 및 과산화 수소 수용액으로 에칭 및 사이드 에칭하여 폭 3500 nm의 미세 선 형상의 공동부를 기판의 산화 실리콘 막 상에 형성하였다.
레지스트 패턴을 플라즈마 애싱하여 제거하였다. 기판을 세정 및 건조시킨 후에, 백금 박막을 기판 표면 전체에 걸쳐 DC 마그네트론 스퍼터링 시스템을 사용함으로써 피착하였다. 타겟과 웨이퍼 간 거리 등은 백금 입자들의 입사각도를 기판 수직에 대해 45도가 되게 설정하였다. 피착 두께는 약 300nm이었다.
기판을 황산 및 과산화 수소 수용액의 에칭용액에 담그고 130℃에서 10분 동안 티탄 희생막을 용해시킴으로써 마스크층 및 백금 박막을 리프트 오프하였다. 기판 상에는 1200nm의 상부의 선 폭, 1600nm의 하부의 선 폭, 300nm의 두께 및 약 45도의 측벽 경사각을 갖는 백금 박막 패턴이 형성되었다.
이와 같이 하여 형성된 백금 박막 패턴은 그 측벽, 표면에 이물질이 없었고 기판의 표면 산화층도 침식되지 않았다. 막 질도 양호하였다. 이 백금 박막 패턴은 백금 저항기 온도 센서로서 사용되었다. 양호한 온도특성이 얻어졌다.
본 발명을 바람직한 실시예들에 관련하여 기술하였다. 이 발명은 상기 실시예들로만 한정되는 것은 아니다. 이 기술에 숙련된 자들에게 여러 가지 수정, 개선, 조합, 등이 행해질 수 있음이 명백할 것이다.
전술한 본 발명에 따라서, 귀금속 박막 패턴 형성 방법에 제공되며, 귀금속 박막 패턴은 소정의 형상(패턴)을 갖는 귀금속 박막으로 형성되고 타겟 회로, 저항기 등을 형성하는 데 사용된다.
전술한 귀금속 박막 패턴 형성방법에 따라서, 귀금속 박막 패턴의 측벽들의 테이퍼 혹은 경사 각도는 재현성 좋게 제어될 수 있다. 귀금속 박막이 피착되는 동안, 레지스트와 같은 유기물질이 존재하지 않으므로 피착된 귀금속 박막이 유기물질에 의해 발생된 가스 등에 의해 오염되지 않는다.
모든 공정들은 반도체 제조라인들의 표준 설비들에 의해 수행될 수 있다. 특정한 설비들을 준비할 필요가 없다.
도 1a 내지 도 1h는 귀금속 박막 패턴을 형성하는 방법의 일련의 공정들의 예를 도시한 개략적인 단면도이며, 도 1i 내지 도 1j는 온도 센서의 개략적인 단면도 및 개략적인 평면도.
도 2a 및 도 2b는 기판에 귀금속 박막 그레인들을 형성하기 위한 입자들의 입사 각도들과 완성된 귀금속 박막 패턴의 측벽들의 테이퍼 혹은 경사 각도들 간 관계를 도시한 개략적인 단면도.
도 3a 내지 도 3d는 종래 기술에 따른 귀금속 박막 패턴을 형성하는 방법의 일련의 공정들의 예를 도시한 개략적인 단면도.
도 4a 내지 도 4c는 종래 기술에 따른 귀금속 박막 패턴을 형성하는 방법의 일련의 공정들의 예를 도시한 개략적인 단면도.
도 5는 마그네트론 스퍼터링을 도시한 개략적인 단면도.
<도면의 주요부분에 대한 부호의 설명>
7; 절연막 11; 기판
12; 희생막 13; 마스크층
15; 개구 16; 공동부
18; 귀금속 박막 패턴

Claims (20)

  1. (정정) 귀금속 박막 패턴을 형성하는 방법에 있어서,
    (a) 기판 상에 희생막을 형성하고 상기 희생막 상에 에칭 특성이 다른 마스크층을 적층하는 단계;
    (b) 상기 마스크층에 소정의 패턴을 갖는 개구를 형성하는 단계;
    (c) 상기 개구 내 노출된 상기 희생막을 에칭하고 상기 마스크층 개구 경계에 상기 희생막을 소정의 양만큼 사이드 에칭하는 단계;
    (d) 상기 기판의 전체 표면 상에 귀금속 박막을 피착하는 단계; 및
    (e) 상기 희생막을 용해하여 상기 마스크층 및 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  2. 제1항에 있어서, 상기 단계 (d)는 기판 수직에 대해 경사진 방향을 따라 귀금속 입자들을 피착하는 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  3. 제1항에 있어서, 상기 단계 (b)는 복수의 개구들을 형성하며, 인접 개구들 간 마스크층의 폭은 3 내지 40㎛인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  4. 제1항에 있어서, 상기 희생막의 두께는 귀금속 박막의 두께에 대해 0.7 내지 1인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  5. 제1항에 있어서, 상기 기판은 하측 기판과 상기 하측 기판 상에 형성된 제1 절연막을 포함하고, 상기 귀금속 박막 형성방법은 상기 귀금속 박막 밑에 상기 하측 기판을 제거하는 단계(f)를 더 포함하는 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  6. 제5항에 있어서, 상기 하측기판은 실리콘 기판이며 상기 제1 절연막은 산화 실리콘막인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  7. 제5항에 있어서, 상기 단계 (f) 전에, 상기 제1 절연막 상에 상기 귀금속 박막을 덮는 제2 절연막을 형성하는 단계 (g)를 더 포함하는 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  8. 제7항에 있어서, 상기 제2 절연막은 산화 실리콘막인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  9. 제1항에 있어서, 상기 희생막은 금속으로 형성된 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  10. 제9항에 있어서, 상기 금속은 티탄인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  11. 제9항에 있어서, 상기 마스크층은 절연체로 형성된 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  12. 제11항에 있어서, 상기 단계 (d)는 기판 수직에 대하여 경사진 방향을 따라 귀금속 입자들을 피착하는 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  13. 제11항에 있어서, 상기 단계 (b)는 복수의 개구들을 형성하며, 인접 개구들 간 마스크층의 폭은 3 내지 40㎛인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  14. 제11항에 있어서, 상기 희생막의 두께는 귀금속 박막의 두께에 대해 0.7 내지 1인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  15. 제11항에 있어서, 상기기판은 하측 기판과 상기 하측 기판 상에 형성된 제1 절연막을 포함하고, 상기 귀금속 박막 형성방법은 상기 귀금속 박막 밑에 상기 하측 기판을 에칭하는 단계(f)를 더 포함하는 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  16. 제15항에 있어서, 상기 하측기판은 실리콘 기판이며 상기 제1 절연막은 산화 실리콘막인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  17. 제15항에 있어서, 상기 단계 (f) 전에, 상기 제1 절연막 상에 상기 귀금속 박막을 덮는 제2 절연막을 형성하는 단계 (g)를 더 포함하는 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  18. 제17항에 있어서, 상기 제2 절연막은 산화 실리콘막인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  19. 제18항에 있어서, 상기 마스크층은 산화 실리콘 혹은 질화 실리콘으로 형성된 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
  20. 제19항에 있어서, 상기 귀금속은 백금인 것을 특징으로 하는 귀금속 박막 패턴 형성방법.
KR10-2002-0045262A 2001-08-03 2002-07-31 귀금속 박막 패턴 형성방법 KR100490575B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001236062 2001-08-03
JPJP-P-2001-00236062 2001-08-03
JP2001398728 2001-12-28
JPJP-P-2001-00398728 2001-12-28

Publications (2)

Publication Number Publication Date
KR20030013271A KR20030013271A (ko) 2003-02-14
KR100490575B1 true KR100490575B1 (ko) 2005-05-17

Family

ID=26619903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0045262A KR100490575B1 (ko) 2001-08-03 2002-07-31 귀금속 박막 패턴 형성방법

Country Status (5)

Country Link
US (1) US6890447B2 (ko)
KR (1) KR100490575B1 (ko)
CN (1) CN1306526C (ko)
HK (1) HK1051436A1 (ko)
TW (1) TW554557B (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4334844B2 (ja) * 2002-06-26 2009-09-30 東京エレクトロン株式会社 デバイス用溝構造体の製造方法
JP4085384B2 (ja) * 2003-06-09 2008-05-14 ミネベア株式会社 薄膜パターンの形成方法
US7465674B2 (en) * 2005-05-31 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN100565337C (zh) * 2005-08-22 2009-12-02 昆明物理研究所 一种铂钛金属薄膜图形化方法
US7553738B2 (en) * 2006-12-11 2009-06-30 Intel Corporation Method of fabricating a microelectronic device including embedded thin film capacitor by over-etching thin film capacitor bottom electrode and microelectronic device made according to the method
US7989146B2 (en) * 2007-10-09 2011-08-02 Eastman Kodak Company Component fabrication using thermal resist materials
US8367304B2 (en) 2008-06-08 2013-02-05 Apple Inc. Techniques for marking product housings
US9173336B2 (en) 2009-05-19 2015-10-27 Apple Inc. Techniques for marking product housings
US9884342B2 (en) * 2009-05-19 2018-02-06 Apple Inc. Techniques for marking product housings
DE102009023371A1 (de) * 2009-05-29 2010-12-02 Acandis Gmbh & Co. Kg Verfahren zur Herstellung eines medizinischen Funktionselements mit einer freitragenden Gitterstruktur
US8663806B2 (en) 2009-08-25 2014-03-04 Apple Inc. Techniques for marking a substrate using a physical vapor deposition material
US8809733B2 (en) 2009-10-16 2014-08-19 Apple Inc. Sub-surface marking of product housings
US9845546B2 (en) 2009-10-16 2017-12-19 Apple Inc. Sub-surface marking of product housings
US10071583B2 (en) * 2009-10-16 2018-09-11 Apple Inc. Marking of product housings
US8724285B2 (en) 2010-09-30 2014-05-13 Apple Inc. Cosmetic conductive laser etching
US20120248001A1 (en) 2011-03-29 2012-10-04 Nashner Michael S Marking of Fabric Carrying Case for Portable Electronic Device
US9280183B2 (en) 2011-04-01 2016-03-08 Apple Inc. Advanced techniques for bonding metal to plastic
CN102254815A (zh) * 2011-07-05 2011-11-23 上海宏力半导体制造有限公司 半导体器件制备过程中导电层的刻蚀方法
US8879266B2 (en) 2012-05-24 2014-11-04 Apple Inc. Thin multi-layered structures providing rigidity and conductivity
US10071584B2 (en) 2012-07-09 2018-09-11 Apple Inc. Process for creating sub-surface marking on plastic parts
WO2014144266A1 (en) * 2013-03-15 2014-09-18 Semprius, Inc. Through-silicon vias and interposers formed by metal-catalyzed wet etching
US9314871B2 (en) 2013-06-18 2016-04-19 Apple Inc. Method for laser engraved reflective surface structures
US9434197B2 (en) 2013-06-18 2016-09-06 Apple Inc. Laser engraved reflective surface structures
CN104377117A (zh) * 2014-09-26 2015-02-25 中国科学院半导体研究所 利用相对易腐蚀的金属制备另一种金属图形的剥离方法
CN105655257A (zh) * 2016-01-13 2016-06-08 深圳市华星光电技术有限公司 薄膜晶体管结构的制造方法
US10043672B2 (en) * 2016-03-29 2018-08-07 Lam Research Corporation Selective self-aligned patterning of silicon germanium, germanium and type III/V materials using a sulfur-containing mask
US10999917B2 (en) 2018-09-20 2021-05-04 Apple Inc. Sparse laser etch anodized surface for cosmetic grounding
CN113257662B (zh) * 2021-07-14 2021-09-24 苏州汉天下电子有限公司 一种半导体器件及其制作方法
CN114334616A (zh) * 2021-12-28 2022-04-12 中山大学南昌研究院 一种防止金属剥离残留的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59141222A (ja) * 1983-01-31 1984-08-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6149437A (ja) * 1984-08-17 1986-03-11 Matsushita Electronics Corp 半導体装置
JPS61150379A (ja) * 1984-12-25 1986-07-09 Fujitsu Ltd 半導体装置の製造方法
JPS6465876A (en) * 1987-09-07 1989-03-13 Fujitsu Ltd Manufacture of semiconductor device
KR19980081598A (ko) * 1997-04-24 1998-11-25 빌헬름에핑 리프트-오프 처리에 의한 백금-금속 패턴 형성 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666163B2 (ja) * 1988-07-15 1994-08-24 日本電装株式会社 薄膜抵抗体を有する半導体装置及びその製造方法
US5091342A (en) * 1989-02-24 1992-02-25 Hewlett-Packard Company Multilevel resist plated transfer layer process for fine line lithography
US5017459A (en) * 1989-04-26 1991-05-21 Eastman Kodak Company Lift-off process
JPH0621052A (ja) 1992-06-30 1994-01-28 Sanyo Electric Co Ltd 導電膜の製造方法
JPH06267843A (ja) 1993-03-10 1994-09-22 Hitachi Ltd パターン形成方法
JP3158769B2 (ja) * 1993-04-05 2001-04-23 株式会社デンソー 半導体装置
KR970000538B1 (ko) * 1993-04-27 1997-01-13 엘지전자 주식회사 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법
JPH0770817A (ja) 1993-09-06 1995-03-14 Mitsubishi Rayon Co Ltd 難燃性アクリル繊維、及びそれを用いて得られる難燃繊維複合体
CN1116594C (zh) * 1998-01-21 2003-07-30 光磊科技股份有限公司 白金电阻温度感测元件及其制造方法
US6140198A (en) * 1998-11-06 2000-10-31 United Microelectronics Corp. Method of fabricating load resistor
CN1139081C (zh) * 2000-07-27 2004-02-18 上海维安热电材料股份有限公司 一种热敏电阻器及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59141222A (ja) * 1983-01-31 1984-08-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6149437A (ja) * 1984-08-17 1986-03-11 Matsushita Electronics Corp 半導体装置
JPS61150379A (ja) * 1984-12-25 1986-07-09 Fujitsu Ltd 半導体装置の製造方法
JPS6465876A (en) * 1987-09-07 1989-03-13 Fujitsu Ltd Manufacture of semiconductor device
KR19980081598A (ko) * 1997-04-24 1998-11-25 빌헬름에핑 리프트-오프 처리에 의한 백금-금속 패턴 형성 방법

Also Published As

Publication number Publication date
HK1051436A1 (en) 2003-08-01
US20030024898A1 (en) 2003-02-06
US6890447B2 (en) 2005-05-10
CN1306526C (zh) 2007-03-21
TW554557B (en) 2003-09-21
CN1405797A (zh) 2003-03-26
KR20030013271A (ko) 2003-02-14

Similar Documents

Publication Publication Date Title
KR100490575B1 (ko) 귀금속 박막 패턴 형성방법
JP2008512875A (ja) ストップ−オン−アルミニウム処理を含むウェーハ処理のためのシステム及び方法
JPS588579B2 (ja) ハンドウタイソウチノセイゾウホウホウ
EP0076215B1 (en) Lift-off shadow mask
US6291359B1 (en) Methods of forming openings and methods of controlling the degree of taper of openings
JP4654811B2 (ja) エッチングマスクおよびドライエッチング方法
JP3591529B2 (ja) 貴金属薄膜パターンの形成方法
KR0171733B1 (ko) 반도체 소자의 콘택홀 형성 방법
US20020130349A1 (en) Semiconductor structures formed using redeposition of an etchable layer
US5640038A (en) Integrated circuit structure with self-planarized layers
JP3809754B2 (ja) 転写マスクの製造方法
KR100404477B1 (ko) 티타늄과 백금의 멀티레이어를 매스킹 물질로 이용한다공질 실리콘 형성방법
US6613680B2 (en) Method of manufacturing a semiconductor device
JPS5816545A (ja) 半導体装置の製造方法
KR101258609B1 (ko) Goi평가용 반도체 소자의 제조 방법
JPH0117253B2 (ko)
JP2001291706A (ja) 高融点金属の加工方法及びこの金属を用いた半導体装置の製造方法
JPH0779097B2 (ja) 平坦化エツチング方法
KR100264237B1 (ko) 홀 형성방법
US6319838B1 (en) Lever arm for a scanning microscope
KR100332647B1 (ko) 반도체소자의콘택홀형성방법
KR0170956B1 (ko) 광로 조절 장치의 콘택홀 형성 방법
JP3211287B2 (ja) 半導体装置の製造方法
JPS6111468B2 (ko)
JP2699498B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee