JPH0779097B2 - 平坦化エツチング方法 - Google Patents
平坦化エツチング方法Info
- Publication number
- JPH0779097B2 JPH0779097B2 JP15250186A JP15250186A JPH0779097B2 JP H0779097 B2 JPH0779097 B2 JP H0779097B2 JP 15250186 A JP15250186 A JP 15250186A JP 15250186 A JP15250186 A JP 15250186A JP H0779097 B2 JPH0779097 B2 JP H0779097B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- silicon nitride
- nitride film
- film
- coating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005530 etching Methods 0.000 title claims description 60
- 238000000034 method Methods 0.000 title claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 44
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 44
- 239000011248 coating agent Substances 0.000 claims description 27
- 238000000576 coating method Methods 0.000 claims description 27
- 238000000295 emission spectrum Methods 0.000 claims description 15
- 229910052757 nitrogen Inorganic materials 0.000 claims description 15
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 238000012544 monitoring process Methods 0.000 claims description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 150000002222 fluorine compounds Chemical class 0.000 claims description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 2
- 239000000463 material Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000012495 reaction gas Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は凹凸面を有する窒化シリコン膜の表面、特に半
導体装置の製造工程でできた凹凸面を有する窒化シリコ
ン膜の表面を平坦化する平坦化エッチング方法に関する
ものである。
導体装置の製造工程でできた凹凸面を有する窒化シリコ
ン膜の表面を平坦化する平坦化エッチング方法に関する
ものである。
従来の技術 近年平坦化エッチング方法は半導体集積回路の高集積
化、高密度化に伴ない半導体装置の製造工程において重
要視されている。特に中間絶縁膜として窒化シリコン膜
を使用しAl金属等の２層配線を施す場合、第１層の配線
パターン形成後、その上に窒化シリコン膜を形成すると
その窒化シリコン膜表面には前記第１層の配線パターン
どおりの凹凸面が生じる。このような凹凸面を有する窒
化シリコン膜上に第２層の配線材料をスパッタリング法
などによって形成すると、第２層の配線材料の膜厚は均
一にならず、特に凹凸面の段差部では膜厚が薄くなり、
極端な場合には凹凸面の段差部で第２層の配線材料が段
切れし、断線状態となる。第４図にシリコン基板７上に
SiO2膜８で段差を形成し、その上にAl膜９をスパッタリ
ングで形成した場合の概略図を示すが前記段差部でAl膜
が薄くなる。
化、高密度化に伴ない半導体装置の製造工程において重
要視されている。特に中間絶縁膜として窒化シリコン膜
を使用しAl金属等の２層配線を施す場合、第１層の配線
パターン形成後、その上に窒化シリコン膜を形成すると
その窒化シリコン膜表面には前記第１層の配線パターン
どおりの凹凸面が生じる。このような凹凸面を有する窒
化シリコン膜上に第２層の配線材料をスパッタリング法
などによって形成すると、第２層の配線材料の膜厚は均
一にならず、特に凹凸面の段差部では膜厚が薄くなり、
極端な場合には凹凸面の段差部で第２層の配線材料が段
切れし、断線状態となる。第４図にシリコン基板７上に
SiO2膜８で段差を形成し、その上にAl膜９をスパッタリ
ングで形成した場合の概略図を示すが前記段差部でAl膜
が薄くなる。
又、凹凸面を有する窒化シリコン膜上の第２層の配線材
料をドライエッチングでパターニングする場合には前記
凹凸面の段差部で第２層の配線材料がエッチングされに
くくなり、極端な場合には第２層の配線材料がショート
状態となる。第５図にシリコン基板10上にSiO2膜11で段
差を形成し、その上にAl膜12をスパッタリングで形成し
たのち、通常のレジストマスクを形成し、ドライエッチ
ングを施した後の概略図を示すが、前記段差部でAl配線
がショートしている。
料をドライエッチングでパターニングする場合には前記
凹凸面の段差部で第２層の配線材料がエッチングされに
くくなり、極端な場合には第２層の配線材料がショート
状態となる。第５図にシリコン基板10上にSiO2膜11で段
差を形成し、その上にAl膜12をスパッタリングで形成し
たのち、通常のレジストマスクを形成し、ドライエッチ
ングを施した後の概略図を示すが、前記段差部でAl配線
がショートしている。
以上のような問題点を解決するための従来の技術として
は、例えば特開昭51−66778号公報に示されているよう
に凹凸面を有する膜と同程度のエッチング速度を有する
材料からなる塗布被膜によって平坦化する工程と物理的
エッチング法によって前記塗布被膜と前記凹凸面を有す
る膜の凸部の少なくとも一部を除去し、前記凹凸面を平
坦化する工程とを含むことを特徴とする半導体装置の製
造方法がある。
は、例えば特開昭51−66778号公報に示されているよう
に凹凸面を有する膜と同程度のエッチング速度を有する
材料からなる塗布被膜によって平坦化する工程と物理的
エッチング法によって前記塗布被膜と前記凹凸面を有す
る膜の凸部の少なくとも一部を除去し、前記凹凸面を平
坦化する工程とを含むことを特徴とする半導体装置の製
造方法がある。
発明が解決しようとする問題点 しかしながら上記のような構成では、エッチング速度を
等しくする点から塗布被膜が限定されると共にArガス等
の物理的エッチングではエッチング速度が非常に小さい
ため、エッチング処理時間が長く、半導体装置の生産に
は使用しにくいと言う問題点を有していた。さらに平坦
化を実現する物理的エッチングの処理時間を決定するに
は、事前に凹凸面を段差，塗布被膜の膜厚，エッチング
速度等を測定しなければならず、平坦化状態を再現性よ
く抑制しにくいという問題点を有していた。
等しくする点から塗布被膜が限定されると共にArガス等
の物理的エッチングではエッチング速度が非常に小さい
ため、エッチング処理時間が長く、半導体装置の生産に
は使用しにくいと言う問題点を有していた。さらに平坦
化を実現する物理的エッチングの処理時間を決定するに
は、事前に凹凸面を段差，塗布被膜の膜厚，エッチング
速度等を測定しなければならず、平坦化状態を再現性よ
く抑制しにくいという問題点を有していた。
本発明は上記問題点に鑑み、凹凸面を有する窒化シリコ
ン膜を平坦化エッチングする方法において、そのエッチ
ング速度の向上と前記窒化シリコン膜の平坦化状態を再
現性よく制御することを特徴とする平坦化エッチング方
法を提供するものである。
ン膜を平坦化エッチングする方法において、そのエッチ
ング速度の向上と前記窒化シリコン膜の平坦化状態を再
現性よく制御することを特徴とする平坦化エッチング方
法を提供するものである。
問題点を解決するための手段 上記問題点を解決するために、本発明の平坦化ドライエ
ッチング方法は、凹凸面を有する窒化シリコン膜上に凹
凸段差以上の塗布膜を形成し、その塗布膜表面をまず平
坦化する。次い反応ガスとして窒化シリコン膜と塗布膜
のエッチング速度が等しくなるように混合比を選択した
弗素系化合物と酸素との混合ガスを用いて、そのプラズ
マにより化学的エッチングと物理的エッチングの両作用
により前記凹凸面を有する窒化シリコン膜を平坦化する
方法において、上記平坦化エッチング中のプラズマ光の
うち窒素原子発光スペクトル強度をモニタリングするこ
とにより、前記凹凸面を有する窒化シリコン膜の平坦化
状態を再現性よく検出、制御するという構成を備えたも
のである。
ッチング方法は、凹凸面を有する窒化シリコン膜上に凹
凸段差以上の塗布膜を形成し、その塗布膜表面をまず平
坦化する。次い反応ガスとして窒化シリコン膜と塗布膜
のエッチング速度が等しくなるように混合比を選択した
弗素系化合物と酸素との混合ガスを用いて、そのプラズ
マにより化学的エッチングと物理的エッチングの両作用
により前記凹凸面を有する窒化シリコン膜を平坦化する
方法において、上記平坦化エッチング中のプラズマ光の
うち窒素原子発光スペクトル強度をモニタリングするこ
とにより、前記凹凸面を有する窒化シリコン膜の平坦化
状態を再現性よく検出、制御するという構成を備えたも
のである。
作用 本発明は上記した構成によって、次に示す原理に基づき
凹凸面を有する窒化シリコン膜を平坦化する。
凹凸面を有する窒化シリコン膜を平坦化する。
第１図は本発明の原理を説明するための工程概略図であ
る。まず第１図（ａ）に示すように半導体基板（あるい
は、その上に形成した膜）１にAl等の配線パターン２を
形成し、その上にCVD（化学気相成長）等で凹凸面を有
する窒化シリコン膜３を形成する。さらにその表面に凹
凸段差部４以上の膜厚の塗布膜５を形成する。塗布膜５
は市販されている通常のネガ型，ポジ型どちらのフォト
レジストでも使用可能であり、塗布膜表面の平坦化は十
分に得られる。
る。まず第１図（ａ）に示すように半導体基板（あるい
は、その上に形成した膜）１にAl等の配線パターン２を
形成し、その上にCVD（化学気相成長）等で凹凸面を有
する窒化シリコン膜３を形成する。さらにその表面に凹
凸段差部４以上の膜厚の塗布膜５を形成する。塗布膜５
は市販されている通常のネガ型，ポジ型どちらのフォト
レジストでも使用可能であり、塗布膜表面の平坦化は十
分に得られる。
次に塗布膜５と窒化シリコン膜３とを同じエッチング速
度で除去していくとエッチング時間の経過と共に第１図
（ｂ），（ｃ），（ｄ）に示すような平坦化状態の加工
ができる。本発明は前記従来例のように平坦化すべき膜
と同一のエッチング速度を有する塗布膜を使用すると言
う限定をせずに、プラズマを利用したエッチングにおい
て、反応ガスとして弗素系化合物と酸素との混合ガスを
用いその混合比を制御することにより、市販されている
通常のフォトレジストを使用して、前記塗布膜５と窒化
シリコン膜３とを同一のエッチング速度で、しかも高速
で除去することができる。又、上記平坦化エッチングに
おいて、プラズマ中の窒素原子発光スペクトル強度をモ
ニタリングすることにより、平坦化状態、すなわち、第
１図（ｂ），（ｃ），（ｄ）に示すエッチング状態を検
出することができる。例えば第１図（ａ）に示すエッチ
ング初期状態では窒素原子発光スペクトル強度はゼロで
あり、第１図（ｂ）に示すように窒化シリコン膜３の凸
部が露出すると窒素原子発光スペクトル強度は増加して
くる。さらにエッチングが進行し、第１図（ｃ）に示す
ように塗布膜５がなくなると窒素原子発光スペクトル強
度はピークに達し一定値を示すが、さらにエッチングが
進行し、第１図（ｄ）に示すように、Al等の配線パター
ン２が露出すると、窒素原子発光スペクトル強度は減少
する。
度で除去していくとエッチング時間の経過と共に第１図
（ｂ），（ｃ），（ｄ）に示すような平坦化状態の加工
ができる。本発明は前記従来例のように平坦化すべき膜
と同一のエッチング速度を有する塗布膜を使用すると言
う限定をせずに、プラズマを利用したエッチングにおい
て、反応ガスとして弗素系化合物と酸素との混合ガスを
用いその混合比を制御することにより、市販されている
通常のフォトレジストを使用して、前記塗布膜５と窒化
シリコン膜３とを同一のエッチング速度で、しかも高速
で除去することができる。又、上記平坦化エッチングに
おいて、プラズマ中の窒素原子発光スペクトル強度をモ
ニタリングすることにより、平坦化状態、すなわち、第
１図（ｂ），（ｃ），（ｄ）に示すエッチング状態を検
出することができる。例えば第１図（ａ）に示すエッチ
ング初期状態では窒素原子発光スペクトル強度はゼロで
あり、第１図（ｂ）に示すように窒化シリコン膜３の凸
部が露出すると窒素原子発光スペクトル強度は増加して
くる。さらにエッチングが進行し、第１図（ｃ）に示す
ように塗布膜５がなくなると窒素原子発光スペクトル強
度はピークに達し一定値を示すが、さらにエッチングが
進行し、第１図（ｄ）に示すように、Al等の配線パター
ン２が露出すると、窒素原子発光スペクトル強度は減少
する。
よって、第１図（ｃ）に示す平坦化状態を検出し、第２
層目の配線材料を形成することにより、前記問題点であ
る凹凸段差部での断線やショートを防止できる。さらに
第１図（ｄ）に示す平坦化状態を検出し、その後、第１
図（ｅ）に示すように絶縁膜６（窒化シリコン膜３と同
一でも良い）を形成した後、前記同様に第２層目の配線
材料を形成しても同じ効果が得られる。
層目の配線材料を形成することにより、前記問題点であ
る凹凸段差部での断線やショートを防止できる。さらに
第１図（ｄ）に示す平坦化状態を検出し、その後、第１
図（ｅ）に示すように絶縁膜６（窒化シリコン膜３と同
一でも良い）を形成した後、前記同様に第２層目の配線
材料を形成しても同じ効果が得られる。
実施例 以下本発明の一実施例平坦化エッチング方法について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の実施例における平坦化ドライエッチン
グの原理を説明するための工程概略図を示すものであ
る。第１図において、１はシリコン基板、２はAl−Si合
金（厚み:0.8μｍ）、３はプラズマCVDで形成したSiN膜
（厚み:1μｍ）、５はレジスト膜であり、ネガレジスト
OMR−83とポジレジストOFPR−800（共に厚み:1.2μｍ東
京応化工業製商品名）と使用した。プラズマを利用した
エッチングに使用した反応ガスは四弗化炭素（CF4）と
酸素（O2）との混合ガスである。第２図に示すようにCF
4とO2との混合比を制御することにより、窒化シリコン
膜とネガレジスト膜あるいは窒化シリコン膜とポジレジ
スト膜とのエッチング速度を同一にすることができる。
実施例で用いたエッチング装置の構造は平行平板型でカ
ソードカップリング方式を用いた。エッチング条件は反
応圧力:100mTorr,CF4ガス流量:80SCCM、O2ガス流量:20S
CCM、RFパワー:300Wである。
グの原理を説明するための工程概略図を示すものであ
る。第１図において、１はシリコン基板、２はAl−Si合
金（厚み:0.8μｍ）、３はプラズマCVDで形成したSiN膜
（厚み:1μｍ）、５はレジスト膜であり、ネガレジスト
OMR−83とポジレジストOFPR−800（共に厚み:1.2μｍ東
京応化工業製商品名）と使用した。プラズマを利用した
エッチングに使用した反応ガスは四弗化炭素（CF4）と
酸素（O2）との混合ガスである。第２図に示すようにCF
4とO2との混合比を制御することにより、窒化シリコン
膜とネガレジスト膜あるいは窒化シリコン膜とポジレジ
スト膜とのエッチング速度を同一にすることができる。
実施例で用いたエッチング装置の構造は平行平板型でカ
ソードカップリング方式を用いた。エッチング条件は反
応圧力:100mTorr,CF4ガス流量:80SCCM、O2ガス流量:20S
CCM、RFパワー:300Wである。
その時の窒化シリコン膜のエッチング速度は5.350Å／
分，ポジレジスト（OFPR−800）のエッチング速度は5.2
50Å／分であった。
分，ポジレジスト（OFPR−800）のエッチング速度は5.2
50Å／分であった。
次に第３図を用いて、上記平坦化エッチングにおけるプ
ラズマ中の窒素原子発光スペクトル強度変化をモニタリ
ングすることにより、窒化シリコン膜の平坦化状態を制
御できる点について説明する。第３図は第１図（ａ）に
示すサンプルを前記エッチング条件でエッチングした時
のエッチング時間経過に対するプラズマ中の窒素原子発
光スペクトル（674nm）強度の変化を示している。第３
図（ａ）の部分は第１図（ａ）のエッチング状態と対応
しており、まだ窒化シリコン膜の凸部が露出していない
状態である。第３図（ｂ）の窒素原子発光スペクトル強
度が増加している部分は第１図（ｂ）のエッチング状態
と対応しており、窒化シリコン膜の凸部が露出し、窒化
シリコン膜とレジスト膜とを同時にエッチングしている
状態である。第３図（ｃ）の窒素原子発光スペクトル強
度がピークに達した部分は第１図（ｃ）のエッチング状
態と対応しており、レジスト膜が完全にエッチングさ
れ、凹凸を有していた窒化シリコン膜が平坦化された状
態である。さらにエッチングを続け、第３図（ｄ）の部
分では第１図（ｄ）のエッチング状態と対応しており、
Al−Si合金が露出し、窒化シリコン膜が平坦化された状
態である。第１図（ｄ）の状態から半導体装置製造プロ
セスに応じて、絶縁膜６（窒化シリコン膜３と同一でも
良い）を形成して、第１図（ｅ）に示す平坦化も実現で
きる。以上のように本実施例によれば、凹凸面を有する
窒化シリコン膜上にその凹凸段差以上の膜厚の塗布膜を
形成し、前記窒化シリコン膜の凸部と前記塗布膜をCF4
とO2との混合ガスを用い、前記エッチング条件で平坦化
エッチングしながら、プラズマ中の窒素原子発光スペク
トル強度をモニタリングすることにより、前記窒化シリ
コン膜の平坦化状態を検出，制御できるのは勿論の事、
塗布膜材料に影響されることなく、CF4とO2との混合比
をかえることにより、窒化シリコン膜と塗布膜とを同一
のエッチング速度で除去できると共に、大きなエッチン
グ速度を得ることができる。
ラズマ中の窒素原子発光スペクトル強度変化をモニタリ
ングすることにより、窒化シリコン膜の平坦化状態を制
御できる点について説明する。第３図は第１図（ａ）に
示すサンプルを前記エッチング条件でエッチングした時
のエッチング時間経過に対するプラズマ中の窒素原子発
光スペクトル（674nm）強度の変化を示している。第３
図（ａ）の部分は第１図（ａ）のエッチング状態と対応
しており、まだ窒化シリコン膜の凸部が露出していない
状態である。第３図（ｂ）の窒素原子発光スペクトル強
度が増加している部分は第１図（ｂ）のエッチング状態
と対応しており、窒化シリコン膜の凸部が露出し、窒化
シリコン膜とレジスト膜とを同時にエッチングしている
状態である。第３図（ｃ）の窒素原子発光スペクトル強
度がピークに達した部分は第１図（ｃ）のエッチング状
態と対応しており、レジスト膜が完全にエッチングさ
れ、凹凸を有していた窒化シリコン膜が平坦化された状
態である。さらにエッチングを続け、第３図（ｄ）の部
分では第１図（ｄ）のエッチング状態と対応しており、
Al−Si合金が露出し、窒化シリコン膜が平坦化された状
態である。第１図（ｄ）の状態から半導体装置製造プロ
セスに応じて、絶縁膜６（窒化シリコン膜３と同一でも
良い）を形成して、第１図（ｅ）に示す平坦化も実現で
きる。以上のように本実施例によれば、凹凸面を有する
窒化シリコン膜上にその凹凸段差以上の膜厚の塗布膜を
形成し、前記窒化シリコン膜の凸部と前記塗布膜をCF4
とO2との混合ガスを用い、前記エッチング条件で平坦化
エッチングしながら、プラズマ中の窒素原子発光スペク
トル強度をモニタリングすることにより、前記窒化シリ
コン膜の平坦化状態を検出，制御できるのは勿論の事、
塗布膜材料に影響されることなく、CF4とO2との混合比
をかえることにより、窒化シリコン膜と塗布膜とを同一
のエッチング速度で除去できると共に、大きなエッチン
グ速度を得ることができる。
なお実施例において、平坦化エッチングの反応ガスをCF
4とO2との混合ガスとしたが、反応ガスは弗素系化合物
と酸素との混合ガスを用い、窒化シリコン膜と使用した
塗布膜とのエッチング速度が同一になるように混合ガス
の混合比を決定すれば本発明を適用することができる。
4とO2との混合ガスとしたが、反応ガスは弗素系化合物
と酸素との混合ガスを用い、窒化シリコン膜と使用した
塗布膜とのエッチング速度が同一になるように混合ガス
の混合比を決定すれば本発明を適用することができる。
発明の効果 以上のように本発明は凹凸面を有する窒化シリコン膜上
にその凹凸段差以上の膜厚の塗布膜を形成し、前記窒化
シリコン膜の凸部と前記塗布膜を弗素系化合物と酸素と
の混合ガスプラズマにより、エッチングしながら、前記
混合ガスプラズマ中の窒素原子発光スペクトル強度変化
をモニタリングすることにより、前記窒化シリコン膜の
平坦化状態を再現性よく、検出、制御できると共に、弗
素系化合物と酸素との混合比をかえることにより、塗布
膜材料に限定されることなく、平坦化エッチングが実現
でき、しかも、大きなエッチング速度を得ることができ
る。
にその凹凸段差以上の膜厚の塗布膜を形成し、前記窒化
シリコン膜の凸部と前記塗布膜を弗素系化合物と酸素と
の混合ガスプラズマにより、エッチングしながら、前記
混合ガスプラズマ中の窒素原子発光スペクトル強度変化
をモニタリングすることにより、前記窒化シリコン膜の
平坦化状態を再現性よく、検出、制御できると共に、弗
素系化合物と酸素との混合比をかえることにより、塗布
膜材料に限定されることなく、平坦化エッチングが実現
でき、しかも、大きなエッチング速度を得ることができ
る。
以上の本発明である平坦化エッチング方法を用いること
により、半導体装置製造工程において、窒化シリコン膜
上に形成される導体層の膜厚の不均一化，断線およびシ
ョート状態を防止し、半導体装置の信頼性を向上するこ
とができる。
により、半導体装置製造工程において、窒化シリコン膜
上に形成される導体層の膜厚の不均一化，断線およびシ
ョート状態を防止し、半導体装置の信頼性を向上するこ
とができる。
第１図は本発明の一実施例における平坦化ドライエッチ
ングの原理を示す工程概略図、第２図は平坦化ドライエ
ッチングを実現するためのCF4とO2との混合比に対する
窒化シリコン膜とレジスト膜のエッチング速度を示す
図、第３図はエッチング経過時間に対するプラズマ中の
窒素原子発光スペクトル（674nm）強度変化を示す図、
第４図は段差部でAl膜厚が薄くなっている様子をあらわ
す図、第５図は段差部でAl配線がショートしている様子
をあらわす図である。 ３……窒化シリコン膜、４……凹凸段差部、５……塗布
膜。
ングの原理を示す工程概略図、第２図は平坦化ドライエ
ッチングを実現するためのCF4とO2との混合比に対する
窒化シリコン膜とレジスト膜のエッチング速度を示す
図、第３図はエッチング経過時間に対するプラズマ中の
窒素原子発光スペクトル（674nm）強度変化を示す図、
第４図は段差部でAl膜厚が薄くなっている様子をあらわ
す図、第５図は段差部でAl配線がショートしている様子
をあらわす図である。 ３……窒化シリコン膜、４……凹凸段差部、５……塗布
膜。
Claims (3)
- 【請求項１】凹凸面を有する窒化シリコン膜上にその凹
凸段差以上の膜厚の塗布膜を上面が平坦になるように形
成し、前記窒化シリコン膜のエッチング速度と前記塗布
膜のエッチング速度とが同一になるようにエッチングガ
スである弗素系化合物と酸素との混合比を選択し、前記
窒化シリコン膜の凸部と前記塗布膜とを同時にドライエ
ッチングする平坦化エッチングにおいて、平坦化エッチ
ング中のプラズマ光のうち窒素原子発光スペクトル強度
の変化をモニタリングすることにより、前記窒化シリコ
ン膜の平坦化状態を制御することを特徴とする平坦化エ
ッチング方法。 - 【請求項２】弗素系化合物として四弗化炭素を用いたこ
とを特徴とする特許請求の範囲第１項記載の平坦化エッ
チング方法。 - 【請求項３】窒素原子発光スペクトルとして、674nmを
用いたことを特徴とする特許請求の範囲第１項記載の平
坦化エッチング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294485 | 1985-06-28 | ||
| JP60-142944 | 1985-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290934A JPS6290934A (ja) | 1987-04-25 |
| JPH0779097B2 true JPH0779097B2 (ja) | 1995-08-23 |
Family
ID=15327276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15250186A Expired - Lifetime JPH0779097B2 (ja) | 1985-06-28 | 1986-06-27 | 平坦化エツチング方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0779097B2 (ja) |
| NL (1) | NL8601694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4152393A4 (en) * | 2021-08-04 | 2024-01-03 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564312B2 (ja) * | 1987-07-17 | 1996-12-18 | 株式会社日立製作所 | エッチング終点判定方法および装置 |
| FR2627902B1 (fr) * | 1988-02-26 | 1990-06-22 | Philips Nv | Procede pour aplanir la surface d'un dispositif semiconducteur |
| JPH02292841A (ja) * | 1989-05-02 | 1990-12-04 | Matsushita Electron Corp | 半導体集積回路の平坦度評価方法 |
-
1986
- 1986-06-27 NL NL8601694A patent/NL8601694A/nl not_active Application Discontinuation
- 1986-06-27 JP JP15250186A patent/JPH0779097B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4152393A4 (en) * | 2021-08-04 | 2024-01-03 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6290934A (ja) | 1987-04-25 |
| NL8601694A (nl) | 1987-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100372742B1 (ko) | 무기 반사방지막을 사용한 배선 형성 방법 | |
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| JPH0476496B2 (ja) | ||
| JP3316407B2 (ja) | 半導体装置の製造方法 | |
| US5387312A (en) | High selective nitride etch | |
| JP3511802B2 (ja) | 金属配線の形成方法 | |
| JP2864967B2 (ja) | 高融点金属膜のドライエッチング方法 | |
| JPH0779097B2 (ja) | 平坦化エツチング方法 | |
| US5338395A (en) | Method for enhancing etch uniformity useful in etching submicron nitride features | |
| JPH04251926A (ja) | 半導体装置の製造方法 | |
| JP2650313B2 (ja) | ドライエッチング方法 | |
| US20040048203A1 (en) | Method of manufacturing a semiconductor device for high speed operation and low power consumption | |
| JP3460436B2 (ja) | 半導体装置の製造方法 | |
| JP3371170B2 (ja) | 半導体装置の製造方法 | |
| JP2004363371A (ja) | 電子デバイスの製造方法 | |
| JPS58132933A (ja) | 選択ドライエツチング方法 | |
| US6548413B1 (en) | Method to reduce microloading in metal etching | |
| JPH09321024A (ja) | 半導体装置の製造方法 | |
| JPH09293727A (ja) | 半導体装置の製造方法 | |
| JPH07321091A (ja) | エッチング方法及び配線形成方法 | |
| JP3877461B2 (ja) | 半導体装置の製造方法 | |
| JP2008159717A (ja) | エッチング方法 | |
| KR0172293B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
| JP2991388B2 (ja) | 半導体装置の製造方法 | |
| JP3211287B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |