JPS58132933A - 選択ドライエツチング方法 - Google Patents
選択ドライエツチング方法Info
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- JPS58132933A JPS58132933A JP1611282A JP1611282A JPS58132933A JP S58132933 A JPS58132933 A JP S58132933A JP 1611282 A JP1611282 A JP 1611282A JP 1611282 A JP1611282 A JP 1611282A JP S58132933 A JPS58132933 A JP S58132933A
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Classifications
-
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は選択ドライエツチング方法に関する。
塩素系ガスを使用した反応性イオンエツチングおよび平
行平板プラズマエツチングによる多結晶シリコン膜のエ
ツチングでは、エツチング中に前記金属被膜上に炭素お
よび炭素の化合物およびポリマー等が堆積し前記金属被
膜のエツチングの進行が阻害される丸め、一般に塩素系
ガスに酸素を添加し、前記炭素および炭素の化合物およ
びポリマー等のエツチング中の堆積を除去しエツチング
を行なう・ 半導体基板上に形成した酸化膜上のＰドープされた多結
晶シリコン膜をホトレジスト等をマスクとして反応性イ
オンエツチングおよび平行平板プラズマエツチングによ
シ微細加工する場合、塩素系ガスに酸素を添加したガス
をエツチングガスとしてエツチングを行なうと第１図に
示すアンターカットが生じる。特に酸化膜と前記多結晶
シリコン膜との境界面におけるアンダーカット量が多く
、アンダーカットの量はオーバーエッチの時間に依存し
て増加する・ 前記半導体基板上に形成された酸化膜上のＰドープされ
た多結晶シリ；ン膜を所菫するパターンに微細加工する
際に前記アンダーカットが生じると、前記Ｐドープされ
た多結晶シリコン膜を再現性良く微細加工することが難
しくなる。そのため素子の電気的特性が設計通りになら
ず、再現性良く素子の電気的特性を得ることが困難にな
る。
行平板プラズマエツチングによる多結晶シリコン膜のエ
ツチングでは、エツチング中に前記金属被膜上に炭素お
よび炭素の化合物およびポリマー等が堆積し前記金属被
膜のエツチングの進行が阻害される丸め、一般に塩素系
ガスに酸素を添加し、前記炭素および炭素の化合物およ
びポリマー等のエツチング中の堆積を除去しエツチング
を行なう・ 半導体基板上に形成した酸化膜上のＰドープされた多結
晶シリコン膜をホトレジスト等をマスクとして反応性イ
オンエツチングおよび平行平板プラズマエツチングによ
シ微細加工する場合、塩素系ガスに酸素を添加したガス
をエツチングガスとしてエツチングを行なうと第１図に
示すアンターカットが生じる。特に酸化膜と前記多結晶
シリコン膜との境界面におけるアンダーカット量が多く
、アンダーカットの量はオーバーエッチの時間に依存し
て増加する・ 前記半導体基板上に形成された酸化膜上のＰドープされ
た多結晶シリ；ン膜を所菫するパターンに微細加工する
際に前記アンダーカットが生じると、前記Ｐドープされ
た多結晶シリコン膜を再現性良く微細加工することが難
しくなる。そのため素子の電気的特性が設計通りになら
ず、再現性良く素子の電気的特性を得ることが困難にな
る。
本発明は、上述の従来の塩素系ガスにｗＲ累を添加した
ガスをエツチングガスとして使用した反応性イオンエツ
チングおよび平行平板プラズマエツチングによるＰドー
プされた多結晶シリコン膜を微細加工する技術の欠点を
除去し、反応性イオンエツチングおよび平行平板プラズ
マエツチングによるＰドープ多結晶シリコン膜の微細加
工に適したドライエツチング方法を提供すれものである
。
ガスをエツチングガスとして使用した反応性イオンエツ
チングおよび平行平板プラズマエツチングによるＰドー
プされた多結晶シリコン膜を微細加工する技術の欠点を
除去し、反応性イオンエツチングおよび平行平板プラズ
マエツチングによるＰドープ多結晶シリコン膜の微細加
工に適したドライエツチング方法を提供すれものである
。
本発明による方法は、たとえば半導体基板上に形成され
た酸化膜上のＰ型不純物がドープした多結晶シリコン膜
を選択的に形成されたホトレジストをマスクとして塩素
系ガスをエツチングガスとして使用した反応性イオンエ
ツチングおよび平行平板プラズマエツチングにより、前
記Ｐドープされた多結晶シリコン換金エツチング前の膜
厚の６０％〜９０％までエツチングをするＪＩＥＩのエ
ツチング処理を行なった後、酸素を添加した塩素系ガス
を使用し呻記反応性イオンエツチングおよび平行平板グ
ツズｉエツチングにより前記第１のエツチング処理で残
っているＰドープ多結晶シリコン膜および炭素および炭
素化合物およびポリマーをエツチング除去する第２のエ
ツチング処理を行なうことによシ、前記Ｐドープされた
多結晶シリコン膜をアンダーカットの生じない所望する
パターンに微細加工するドライエツチング方法である。
た酸化膜上のＰ型不純物がドープした多結晶シリコン膜
を選択的に形成されたホトレジストをマスクとして塩素
系ガスをエツチングガスとして使用した反応性イオンエ
ツチングおよび平行平板プラズマエツチングにより、前
記Ｐドープされた多結晶シリコン換金エツチング前の膜
厚の６０％〜９０％までエツチングをするＪＩＥＩのエ
ツチング処理を行なった後、酸素を添加した塩素系ガス
を使用し呻記反応性イオンエツチングおよび平行平板グ
ツズｉエツチングにより前記第１のエツチング処理で残
っているＰドープ多結晶シリコン膜および炭素および炭
素化合物およびポリマーをエツチング除去する第２のエ
ツチング処理を行なうことによシ、前記Ｐドープされた
多結晶シリコン膜をアンダーカットの生じない所望する
パターンに微細加工するドライエツチング方法である。
本発明は、前記第１のエツチング処理によ９生じるＰド
ープ多結晶シリコン上への炭素および炭素の化合物およ
びポリｆｆ−の堆積が、酸素を添加した塩素系ガスを使
用する反応性スパッタエツチングおよび平行平板グツズ
ｉエツチングにおけるＰドープされた多結晶シリコン膜
のアンダーカットを防止することを特徴とする。
ープ多結晶シリコン上への炭素および炭素の化合物およ
びポリｆｆ−の堆積が、酸素を添加した塩素系ガスを使
用する反応性スパッタエツチングおよび平行平板グツズ
ｉエツチングにおけるＰドープされた多結晶シリコン膜
のアンダーカットを防止することを特徴とする。
次に図面を用いて本発明によるドライエツチング方法の
一実施例を説明する。
一実施例を説明する。
ＪＩ２図（ａ）において用いる半導体１例えばＮ型ンリ
コンウェハの表面上に絶縁物層２として酸化膜を形成し
た後に、Ｐドープされた多結晶シリコン膜３を形成し、
ポジタイプホトレジスト４をパターン形成する。以下の
説明においてはＰドープされた多結晶シリコン膜の厚さ
は例えは６０００Ｘとする。
コンウェハの表面上に絶縁物層２として酸化膜を形成し
た後に、Ｐドープされた多結晶シリコン膜３を形成し、
ポジタイプホトレジスト４をパターン形成する。以下の
説明においてはＰドープされた多結晶シリコン膜の厚さ
は例えは６０００Ｘとする。
次に半導体基板１上の酸化膜２上に形成されたＰドープ
された多結晶シリコン３を選択的にパターニングされた
ホトレジスト４をマスクにして、塩素系ガス例えばＣＣ
Ｉｍをエツチングガスとして使用する平行平敬プラズマ
エツチングによシ第２図（ｂ）に示す如くエツチングし
、前記Ｐドープされた多結晶シリコン膜を途中までエツ
チングする。
された多結晶シリコン３を選択的にパターニングされた
ホトレジスト４をマスクにして、塩素系ガス例えばＣＣ
Ｉｍをエツチングガスとして使用する平行平敬プラズマ
エツチングによシ第２図（ｂ）に示す如くエツチングし
、前記Ｐドープされた多結晶シリコン膜を途中までエツ
チングする。
エツチングによシ除去する前記多結晶シリコン膜の厚さ
は、エツチング前の前記多結晶シリコン膜厚の６０％〜
９０％である。
は、エツチング前の前記多結晶シリコン膜厚の６０％〜
９０％である。
この時、途中までエツチングされた前記多結晶シリコン
膜３′の表面に炭素および炭素の化合物およびポリマー
５が堆積する。この時のエツチング条件の圧力は１０〜
ＩＴｏｒｒ程度である。
膜３′の表面に炭素および炭素の化合物およびポリマー
５が堆積する。この時のエツチング条件の圧力は１０〜
ＩＴｏｒｒ程度である。
次にポジタイプレジストをマスクにして前記途中までエ
ツチングされた前記多結晶シリコン膜３′と前記途中ま
でエツチングされた前記多結晶シリコン膜３上に堆積し
た炭素および炭素化合物およびポリマー５とを、０−を
添加した塩素系ガス例えば０２を添加したＣＣＩａをエ
ツチングガスとして使用する平行平板プラズマエツチン
グにより第２図（Ｃ）に示す如くエツチングを行ないア
ンダーカットのない所定のパターンに形成する。この時
のエツチング条件の圧力は１０〜１Ｔｏｒｒ程度である
。
ツチングされた前記多結晶シリコン膜３′と前記途中ま
でエツチングされた前記多結晶シリコン膜３上に堆積し
た炭素および炭素化合物およびポリマー５とを、０−を
添加した塩素系ガス例えば０２を添加したＣＣＩａをエ
ツチングガスとして使用する平行平板プラズマエツチン
グにより第２図（Ｃ）に示す如くエツチングを行ないア
ンダーカットのない所定のパターンに形成する。この時
のエツチング条件の圧力は１０〜１Ｔｏｒｒ程度である
。
以上述べた如く本発明によると塩素系ガスを使用した反
応性イオンエツチングおよび平行平板プラズマエツチン
グにより酸化膜上のＰドープされた多結晶シリコン膜を
選択的にノ（ターニングする方法において、微小なアン
ダーカットを生じることなく所望するパターンに微細加
工できることが可能なことが明らかである・
応性イオンエツチングおよび平行平板プラズマエツチン
グにより酸化膜上のＰドープされた多結晶シリコン膜を
選択的にノ（ターニングする方法において、微小なアン
ダーカットを生じることなく所望するパターンに微細加
工できることが可能なことが明らかである・
籐１図は従来のエツチング方法によシエツチングした後
のＰドープされた多結晶シリコン展のアンダーカットを
示す図である。第２図（ａ）乃至第２図（Ｃ）は本発明
の詳細な説明するための断面図である。 尚、図において、１・・・・・・半導体基板、２・・・
・・・酸化膜、３．３’、３“・・・・・・多結晶シリ
コン膜、４・・・・・・ホトレジスト、５・・・・・炭
素および炭素の化合物およびポリマーである。 第１図 一ゴ 閣づ □」 第２図 一１３３＝ ３ し２ 、、−１ （３′ ′Ｘ−２ 、、−１ ２ １
のＰドープされた多結晶シリコン展のアンダーカットを
示す図である。第２図（ａ）乃至第２図（Ｃ）は本発明
の詳細な説明するための断面図である。 尚、図において、１・・・・・・半導体基板、２・・・
・・・酸化膜、３．３’、３“・・・・・・多結晶シリ
コン膜、４・・・・・・ホトレジスト、５・・・・・炭
素および炭素の化合物およびポリマーである。 第１図 一ゴ 閣づ □」 第２図 一１３３＝ ３ し２ 、、−１ （３′ ′Ｘ−２ 、、−１ ２ １
Claims (1)
- 塩素系ガスを使用した反応性スパッタエツチングおよび
平行平板プラズマエツチングによ〕半導体基板上に形成
された多結晶シリコン膜を微細バターニングする方法に
おいて、前記塩素系ガスにより前記金ｍ被膜を途中まで
エッチジグする第１のエツチング処理と、前記塩素系ガ
スに酸素を添加したガスによシ第１のエツチング処理で
残った前記金輌被膜をエツチング除去する第２のエツチ
ング処理とを有することを特徴とする選択ドライエツチ
ング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1611282A JPS58132933A (ja) | 1982-02-03 | 1982-02-03 | 選択ドライエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1611282A JPS58132933A (ja) | 1982-02-03 | 1982-02-03 | 選択ドライエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58132933A true JPS58132933A (ja) | 1983-08-08 |
Family
ID=11907424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1611282A Pending JPS58132933A (ja) | 1982-02-03 | 1982-02-03 | 選択ドライエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58132933A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0167136A2 (en) * | 1984-07-06 | 1986-01-08 | International Business Machines Corporation | Selective anisotropic reactive ion etching process for polysilicide composite structures |
| JPS61136231A (ja) * | 1984-12-07 | 1986-06-24 | Hitachi Ltd | 半導体装置の製造方法 |
| US4759821A (en) * | 1986-08-19 | 1988-07-26 | International Business Machines Corporation | Process for preparing a vertically differentiated transistor device |
| US5660681A (en) * | 1993-11-16 | 1997-08-26 | Sony Corporation | Method for removing sidewall protective film |
-
1982
- 1982-02-03 JP JP1611282A patent/JPS58132933A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0167136A2 (en) * | 1984-07-06 | 1986-01-08 | International Business Machines Corporation | Selective anisotropic reactive ion etching process for polysilicide composite structures |
| JPS61136231A (ja) * | 1984-12-07 | 1986-06-24 | Hitachi Ltd | 半導体装置の製造方法 |
| US4759821A (en) * | 1986-08-19 | 1988-07-26 | International Business Machines Corporation | Process for preparing a vertically differentiated transistor device |
| US5660681A (en) * | 1993-11-16 | 1997-08-26 | Sony Corporation | Method for removing sidewall protective film |
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