KR0185372B1 - 반도체 제조방법 - Google Patents

반도체 제조방법 Download PDF

Info

Publication number
KR0185372B1
KR0185372B1 KR1019890009781A KR890009781A KR0185372B1 KR 0185372 B1 KR0185372 B1 KR 0185372B1 KR 1019890009781 A KR1019890009781 A KR 1019890009781A KR 890009781 A KR890009781 A KR 890009781A KR 0185372 B1 KR0185372 B1 KR 0185372B1
Authority
KR
South Korea
Prior art keywords
silicon
plasma
layer
polysilicon
oxide
Prior art date
Application number
KR1019890009781A
Other languages
English (en)
Other versions
KR900002415A (ko
Inventor
렌-쥬안츄
Original Assignee
에프.제이.스미트
엔.브이.필립스 글로아이라펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에프.제이.스미트, 엔.브이.필립스 글로아이라펜파브리켄 filed Critical 에프.제이.스미트
Publication of KR900002415A publication Critical patent/KR900002415A/ko
Application granted granted Critical
Publication of KR0185372B1 publication Critical patent/KR0185372B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Abstract

산화물 및 포토레지스트 물질 양쪽에 대해 실리콘이나 폴리실리콘의 높은 에칭 선택도에 의해 IC 제조에 있어서의 실리콘 및 폴리실리콘 에칭이 두드러지게 개선되는 HBr을 사용한 플라즈마 에칭 처리가 설명되어 있다.

Description

반도체 장치 제조방법
제1도는 본 발명을 실행하기 위한 반응성 이온 에쳐(etcher)를 도시하는 도면.
제2a도는 에칭 이전의 반도체 부품의 부분적 단면도.
제2b도는 에칭 이후의 제2a도의 반도체 부품을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반응가 챔버 2 : 반도체 웨이퍼
3 : 수냉전극 4 : 절연체 구조
6 : 입구 7 : 펌프
11 : 실리콘 이산화물 층 12 : 폴리실리콘 층
본 발명은 실리콘의 고 선택성 플라즈마 에칭을 얻기 위한 기술에 관한 것으로서, 특히 이와 같은 고 선택성 에칭을 실현하기 위한 수소 브롬화물이 알려져 왔다.
폴리실리콘을 에칭하기 위해 플라즈마를 이용하는 것은 반도체 공정에서 긴 역사를 갖고있다. 라인 폭 제어가 작은 규격을 얻는데 있어 결정적이 됨에 따라, CFCl3와 같은 염소화 프레온이 이방성 에칭을 위한 평행 판 에쳐(etchers)에 사용된다. 프레온 프라즈마에 형성된 중합체에 의한 측벽 패시베이션(passivation)은 실리콘과 자연적으로 반응하는 원자 플루오르에 의한 가로방향 에칭을 방지한다. 그러나 프레온 방전에서 발생되는 탄소-함유 화학종 (species)이 또한 산화물을 에칭한다. 오버에칭 기술을 적용하는 동안 얇은 게이트 산화물을 보존 하기위해, 염소 플라즈마가 폴리실리콘을 에칭하는데 일반적으로 이용되고, 이때 게이트 산화물의 에칭에 대한 폴리실리콘의 에칭 속도로는 선택적으로 20:1의 에칭 속도를 갖는다. 그러나 이와 같은 에칭은 포토레지스트를 부식시키며, 결과적으로 보다 좁은 에칭된 라인을 초래한다.
장치의 크기가 작아지고 보다 얇은 게이트 산화물이 이용되는, IC 반도체 부품과 같은 장치를 제조하기 위한 고 선택성 에칭 공정을 얻기 위해 종래 기술에서 여러 노력이 이루어져 왔다. 폴리실리콘 구조의 제 2 레벨이 5,000Å 두께를 갖는 제 1 폴리실리콘 레벨과 교차하는 이중 폴리실리콘 구조의 경우에, 스팁(steep)단계에서 스트링어(stringer)를 깨끗하게 하는데 100% 오버 에칭이 필요하다. 그러므로, 1M DRAM 및 다른 개선된 VLSI장치에서 250Å의 게이트 산화물 두께를 본존하기 위해 에칭 공정의 선택성이 30:1 보다 더 양호하게 되어야 한다.
유기 화학에서의 일반적 규칙으로 할고렌의 반응성 F, Cl, Br 순서로 감소된다. 더욱이, 실리콘 표면상에서 브롬 원자의 극도로 낮은 반응 가능성(10-5)은 이온 충격이 플라즈마 에칭에서 중요한 역할을 담당하고 이방성 프로파일(profile)을 실현하기 위해 필요한 측벽 패시베이션을 필요로 하지 않는다는 것을 나타낸다.
BCl3와 같은 Cl 함유 화합물을 갖는 플라즈마를 이용한 실리콘 이방성 에칭은 그것에 가해진 Br2로 연구되어 왔다.
이와 같은 염소 함유 화합물에서의 브롬 첨가는 미합중국 특허 제 4,450,042호에서 볼 수도 있지만, 화학 작용 He-BCl3-Br2에 대해 최고의 에칭 속도가 실현되는 것으로 알려졌다. Br2는 그것이 염소나 플루오르를 함유하는 화합물과 섞이지 않는 한 폴리실리콘을 에칭할 수 없다는 것이 강조된다.
플라즈마 에칭의 종래 시도에서, 미합중국 특허 제 4,490,209호 및 제 4, 502,915호는 수소 화합물과 수소 브롬화물 및 헬륨의 에칭제 조합이 사용된 선택성 이방성 에칭을 위한 2 단계의 플라즈마 공정을 고려하였다. 이 화합물은 실리콘에서 Si-Cl-Br 화합물로서 이방성 에칭을 실현한다.
1988년 1월-2월의 진공과학 가술 저널B 제 6 권 257∼ 262 페이지에서 다른연구가 보고되었는데, 여기서는 단결정 및 다결정 실리콘이 자계적으로 증진된 반응성 이온 에칭 장치를 이용하여 순수 Br2플라즈마에서 에칭되었다.
이 점에 있어서, 플라즈마를 증강시기기 위한 자계를 제공함으로써 방전을 증강시키는데 2개의 페라이트 디스크 자석이 이용되었다. 포토레지스트가 사용되었을 때에는 에칭된 표면이 깨끗하지 않다는 것이 알려졌다. 이 참조 문헌은 자계적으로 증강된 에칭을 실현하기 위해 순수 브롬 플라즈마의 이용을 강조하고 있다.
본 발명은, 폴리실리콘을 에칭하가 위해 수소 브롬 (HBr)플라즈마를 이용하는 폴리실리콘의 반응성 이온 에칭 (RIE)을 현저히 개선하기 위한 것이다. 특히, 얇은 게이트 산화물층이 실리콘상에 존재하는 경우와 폴리 실리콘을 선택적으로 에칭하는데 포토레지스트 마스크가 이용되는 경우에는, 수소 브롬화물 또는 HBr 플라즈마가 폴리 실리콘 및 실리콘의 이온 에칭을 현저하게 개선한다는 것이 알려졌다.
HBr 및 Br2은 둘다 예컨대 Cl2보다 훨씬 양호한 폴리 실리콘 에칭제 또는 실리콘 에칭제 라는 것이 알려졌다. 한편, Br2는 HBr보다 더 크게 프토레지스트를 부식시킨다고 알려 졌다. 즉, 포토레지스트에 대한 실리콘 에칭의 선택성은 Br2의 경우 3:1 에서 4:1 정도인 반면, 본 발명의 에칭제 HBr의 경우 포토레지스트에대한 폴리실리콘의 에칭 속도비는 60:1이다.
본 발명의 HBr 에 대한 높은 선택성은 IC 반도체 장치를 제조하는데 사용되는 얇은 게이트 산화물처럼 산화물층 및 포토레지스트층 모두에 적용된다. 예를들어, 산화물에 대한 폴리실리콘의 에칭의 선택성은 HBr 의 경우 100:1 의 비율이다.
Cl2를 이용하여 폴리실리콘을 에칭하는 종래 기술의 시도는 산화물에 관하여 단지 30:1의 에칭의 선택성만을 실현하였다.
따라서, 본 발명은 산화물 및 포토레지스트 모두에 대해 뚜렷하게 개선된 에칭을 제공한다.
더욱이 종래 기술에 비교하여, 수소 브롬화물이 Br2보다 처리가 더 용이하다.
따라서, 본 발명은, 에칭될 영역만을 노출시키도록 실리콘-함유 물질(silicon-bearing material) 층 위에 패턴화된 마스크를 제공하는 단계와, 산화물 에칭 플라즈마로 실리콘-함유 층으로부터 모든 표면 산화물을 제거하는 단계 및, 포토레지스트 및 실리콘 산화물에 대해 실리콘-함유층을 선택적으로 에칭하기 위해 수소 브롬화물 플라즈마에 실리콘-함유층을 노출시키는 단계를 이용하여 실리콘-함유 물질층을 선택적으로 에칭함으로써 현저히 개선된 반도체 장치 제조 방법을 제공한다.
실리콘-함유 물질은 예를 들어, 실리콘, 폴리 실리콘 (도핑된 것 및 도핑되지 않는 것 모두), 탄타룸(tantalum) 실리사이드, 또는 티타늄 실리사이드 등이 될 수도 있다.
또한 수소 브롬화물 플라즈마는 HBr 가스를 포함할 수도 있고 또는 예를 들어 He, Ar, N2등과 같은 비활성 가스와 혼합된 HBr가스를 포함할 수도 있다. 산화물 에칭 플라즈마는 예를 들어 프레온이나 실리콘 테트라클로라이드, 또는 붕소 트리클로라이드 중 하나가 될 수도 있다. 상기 산화물 에칭 플라즈마는 실리콘-함유물질상에 형성되는 모든 표면 또는 천연의 산화물을 제거한다. 이것은 HBr 플라즈마를 이용하여 실리콘-함유 층의 에칭을 상당히 증진시킨다.
본 발명의 다른 특징은, 실리콘 기판상의 얇은 산화물 덮개층을 갖는 실리콘기판 및 폴리실리콘층의 몇군데에 포토레지스트를 갖는 산화물 상의 폴리실리콘층으로 이루어진 복합 구조를 형성하는 단계가 실행되고, 또한 산소-에칭 플라즈마를이용하여 폴리실리콘층으로부터 모든 표면 산화물을 제거하고, 프토레지스트 및 실리콘 산화물에 대해 폴리실리콘층을 선택적으로 에칭하기 위해 수소 브롬화물 플라즈마에 상기 복합 구조를 노출시기는 에칭에 의해 반도체 IC부품을 제조하는 개선된 방법을 제공한다.
이 기술은 극히 좁은 폴리실리콘 라인을 가진 IC에 사용하기 위한 반도체 장치를 생산하게 된다. 또한 포토레지스트 마스크로 실리콘에 트렌치(trench)가 만들어질 수 있으며, 10μm 깊이의 트렌치가 성공적으로 이루어질 수 있다.
이제 본 발명의 실시예가 첨부 도면을 참조하고 예를 이용하여 기술되게 된다.
제1도에는 반응기 챔버(1)을 포함하는 반응성 이온 에쳐가 도시되어 있다. 이 챔버에는 예를들어 RF전원(5)으로 전력이 공급되는 수냉 전극(3)상에 장착된 반도체 웨이퍼(2)가 제공된다. 이 전극(3)과 웨이퍼(2)는 절연체 구조(4)위에 놓여있다. 가스는 입구(6)를 통해 챔버로 배달되며, 펌프(7)에 의해 진공이 유지된다. 이 구조의 예는 터보 분자 폄프가 장착된 PK-2480 모델과 같은 플라즈마-덤(Plasma-Therm) 반응성 이온 에쳐가 될 수도 있다. 수소 브롬화물 가스는 예를 들어 20 밀리토르의 압력하에서 20 sccm 의 공칭 가스 흐름으로 제공된다.
반도체 웨이퍼는 제2a도에 도시된 바와 같이 500Å 두께의 게이트 실리콘 산화물(11)위에 5,000Å 두께의 폴리실리콘 층(2)을 가진 100mm 직경으로 이루어질 수도 있다. 이들 층들은 실리콘 기판(10)위에 제공된다. 또한 실리콘 이산화물 층(11)에 미리 제공되어 있는 5,000Å 두께의 층(13)이 도시되어 있다. 이 층(13)은 이전에 에칭된 폴리실리콘 층 즉 층(12)으로부터 형성된 유사한 것일 수도 있으며, 또는 반도체 장치에 대한 다른 물질 및/또는 도핑(doping)일 수도 있다. 폴리실리콘 층(12)의 여러 패턴을 형성하기 위해, 패턴(14)과 같은 포토레지스트 패턴이 폴리실리콘 층(12)에 제공된다. 포토레지스트는 예를들어,120℃로 구워진 패턴화된 시플리 AZ-1470 이 될 수도 있다. 이들 패턴의 포토레지스트 적용 범위는 오직 반도체 영역의 10%, 40% 및 60%에서 변할 수도 있다.
이와 같은 포토레지스트 적용범위는 여러 상이한 IC마스크를 제공할 수 있다.
상기 구조를 에칭하기에 앞서, 먼저 폴리실리콘 표면상의 천연적인 산화물을깨끗하게 하기 위해 약 1분 동안 프레온과 같은 산화물 에칭 플라즈마에 웨이퍼를노출시킨다. 이와 같은 천연적인 산화물은 주위 환경에서 예컨대 산소가 존재하기만 해도 실리콘이나 폴리실리콘 표면상에 자연적으로 형성될 수 있다. 실리콘이나 폴리실리콘 층의 표면으로부터 이와 같은 산화물을 제거하는 것은 실리콘 및 폴리실리콘의 HBr에칭을 위한 능력을 뚜렷하게 증진시킨다고 알려졌다.
제2b도는 HBr플라즈마로 에칭한 이후의 반도체 웨이퍼를 도시하고 있다. 이 에칭에 있어서, 폴리실리콘층 (12)은 폴리실리콘(12')이 남아있는 포토레지스트(14)아래를 제외하고는 완전하게 에칭된다. 포토레지스터(14)는 HBr 플라즈마에의해 최소로, 또는 무시할 수 있을만큼 에칭되어졌다.
또한 SiO2와 같은 실리콘 산화물 게이트 층(11)은 상부에 위치한 폴리실리콘 (12)층의 제거 다음에 영역(11')에서 약간 에칭되어 졌다.
실리콘 산화물층(11)과 상기 층(11')의 두께 사이에는 차이가 있지만, 이 차이는 산화물의 에칭이 폴리실리콘의 에칭 보다 휠씬 작다는 사실에서 보면 아주 작고 극미하다. 본 발명은 산화물 에칭 속도에 대한 폴리실리콘 에칭 속도사이에 100:1 정도의 높은 선택성 에칭을 효과적으로 제공한다. 이 값은 종래의 Cl2를이용한 에칭으로 만들어질 수 있는 것보다 훨씬 크다. 폴리실리콘과 포토레지스트사이의 높은 선택성 에칭은, 폴리실리콘의 에칭 속도와 포토레지스터의 에칭 속도사이에 60:1의 선택비가 본 발명에 따라 실현된다는 점에서 발생한다.
한편, Cl2를 이용한 종래의 포토레지스트 에칭은 예를 들어 단지 3:1 정도의 선택성을 가진 포토레지스트 에칭을 발생시킨다.
본 발명에 따른 포토레지스트와 폴리실리콘의 에칭의 선택성과 종래 기술에따른 선택성 사이의 뚜렷한 차이는 IC 장치의 구성에서 극도로 미세한 에칭이 실행되는 것을 가능하게 한다.
HBr을 이용한 에칭은 폴리실리콘 층 뿐만아니라 단결정 실리콘층에 대해서도 효과적인 것이 알려졌다. 또한, 폴리실리콘은 예를 들어 인 등으로 도핑될 수도 있다. 그러므로 HBr 플라즈마는 실리콘 이산화물과 포토레지스트에 대해 극히 높은 선택성으로 폴리실리콘이나 단결정 실리콘을 이방성으로 에칭한다.
포토레지스트의 예로는 시플리 AZ-1470이나 코닥-809 포토레지스트를 들수도 있다. 그러므로 플라즈마 에칭 공정은 이방성 프로파일, 양호한 포토레지스트 보전, 하부층에 대한 고 선택성, 중합체의 자유 등과 같이 패턴 대체를 위한 모든 기본적인 요구 조건에 부합한다.
수소 브롬화물 플라즈마는 He, Ar, N2등과 같은 비활성 가스와 혼합된 HBr가스일 수도 있다. 수소 브롬화물 플라즈마는 더 적합한 폴리실리콘 에칭제인데, 그 이유는 (a) 원자 Br과 Si의 반응 가능성 및 열에너지가 예를들어 Cl 에 대한 것보다 10배는 더 낮기 때문에, HBr플라즈마에서 가로방향 에칭 속도가 매우 느리고, (b)반응 속도가 Cl이온에 의한 것(104)과 비교하여 100eV 에서 Br이온 충격(104)에 의해 훨씬 증강되기 때문에 HBr플라즈마에서의 플라즈마-증강된 폴리실리콘 에칭 속도는 염소화된 플라즈마에서의 에칭 속도와 양립하고, (c) HBr플라즈마에서의고유 산화물 에칭 속도가 염소화 플라즈마에서의 에칭 속도보다 최소한 2배는 더느리며, (d) HBr플라즈마에서의 포토레지스트 에칭 속도는 염소화 플라즈마에서 보다 10배는 더 느리기 때문이다.

Claims (15)

  1. 마스크를 이용하여 실리콘 산화물 이외의 실리콘-함유 물질 층을 선택적으로 에칭하여 반도체 장치를 제조하는 방법으로서, 상기 실리콘-함유 층의 에칭될 영역만을 노출시키기 위해, 패턴화된 포토레지스트 물질 층을 포함하는 마스크를 상기 실리콘-함유 물질 층위에 제공하는 단계와, 상기 마스크된 실리콘-함유 층을 산화물 에칭 플라즈마로 처리하는 단계와, 수소 브롬화물 플라즈마에 상기 마스크된 실리콘-함유 층을 노출시켜, 상기 포토레지스트 물질에 대해서 선택적으로 및 실리콘 산화물 물질에 대해서 선택적으로 상기 실리콘-함유 물질을, 에칭될 상기 노출 영역에서 에칭하는 단계를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 실리콘-함유 물질이 실리콘, 도핑된 폴리실리콘, 도핑되지않은 폴리실리콘, 탄타륨 실리사이드 또는 티타늄 실리사이드 중 하나인 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 수소 브롬화물 플라즈마는 비활성 가스와 혼합된 HBr가스인 반도체 장치 제조방법.
  4. 제3항에 있어서, 상기 비활성 가스는 He, Ar, N2중 하나인 반도체 장치 제조방법.
  5. 제 1항에 있어서, 상기 산화물 에칭 플라즈마는 프레온, 실리콘 테트라클로라이드, 붕소 트리클로라이드 중 하나인 반도체 장치 제조방법.
  6. 에칭에 의해 반도체 IC 장치를 제조하는 방법으로서, (a) 실리콘 기판을 제공하고, 상기 실리콘 기판위에 얇은 실리콘 산화물 층을 형성하고, 상기 실리콘 산화물 위에 폴리실리콘 층을 형성하며, 상기 폴리실리콘 층의 적어도 일부 위에 포토레지스트 물질의 마스크를 형성함으로써 복합 구조를 형성하는 단계와, (b) 상기 복합 구조를 산화물 에칭 플라즈마로 처리하는 단계와, (c) 상기 포토레지스트 물질과 상기 실리콘 산화물에 대해 상기 폴리실리큰층을 선택적으로 에칭하기 위해 수소 브롬화물을 포함하는 플라즈마에 상기 복합구조를 노출시기는 단계를 포함하는 반도체 IC 장치 제조방법.
  7. 제6항에 있어서, 상기 수소 브롬화물 플라즈마는 비활성 가스와 혼합된 HBr가스인 반도체 IC 장치 제조방법.
  8. 제7항에 있어서, 상기 비활성 가스는 He, Ar, N2중 하나인 반도체 IC 장치 제조방법.
  9. 제6항에 있어서, 상기 산화물 에칭 플라즈마는 프레온, 실리콘 테트라클로라이드, 붕소 트리콜로라이드 중 하나인 반도체 IC 장치 제조방법.
  10. 제6항에 있어서, 상기 폴리실리콘 층이 도핑되거나 또는 도핑되지 않는 반도체 IC 장치 제조방법.
  11. 제6항에 있어서, 상기 (b) 단계와 (c) 단계 이후에, 상기 복합 구조로부터 상기 포토레지스트 마스크를 제거하는 단계와, 상기 복합 구조상에 적어도 제 2 폴리실리콘 층을 형성하는 단계와, 상기 제 2 폴리실리콘 층의 적어도 일부 위에 적어도 포토레지스트의 제 2 마스크를 형성하는 단계와, 상기 산화물 에칭 플라즈마를 이용하여 상기 제 2 폴리실리콘 층으로부터 표면 산화물을 제거하는 단계와, 상기 수소 브롬화물 플라즈마에 상기 제 2 폴리실리콘 층을 노출시키는 단계를 더 포함하고, 상기 제 2 폴리실리콘 층은 상기 제 2 마스크의 포토레지스트 물질에 대해 선택적으로 에칭되는 반도체 IC 장치 제조방법.
  12. 제11항에 있어서, 상기 수소 브롬화물 플라즈마는 비활성 가스와 혼합된 HBr 가스인 반도체 IC 장치 제조방법.
  13. 제12항에 있어서, 상기 비활성 가스는 He, Ar, N2중 하나인 반도체 IC 장치 제조방법.
  14. 제11항에 있어서, 상기 산화물 에칭 플라즈마는 프레온, 실리콘 테트라클로라이드, 붕소 트리클로라이드 중 하나인 반도체 IC 장치 제조방법.
  15. 제11항에 있어서, 상기 폴리실리콘 층이 도핑되거나 또는 도핑되지않는 반도체 IC 장치 제조방법.
KR1019890009781A 1988-07-11 1989-07-10 반도체 제조방법 KR0185372B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/217,536 US5007982A (en) 1988-07-11 1988-07-11 Reactive ion etching of silicon with hydrogen bromide
US217,536 1988-07-11

Publications (2)

Publication Number Publication Date
KR900002415A KR900002415A (ko) 1990-02-28
KR0185372B1 true KR0185372B1 (ko) 1999-04-15

Family

ID=22811475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890009781A KR0185372B1 (ko) 1988-07-11 1989-07-10 반도체 제조방법

Country Status (5)

Country Link
US (1) US5007982A (ko)
EP (1) EP0350997B1 (ko)
JP (1) JPH0670989B2 (ko)
KR (1) KR0185372B1 (ko)
DE (1) DE68928826T2 (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0565212A2 (en) * 1986-12-19 1993-10-13 Applied Materials, Inc. Iodine etch process for silicon and silicides
US5316616A (en) * 1988-02-09 1994-05-31 Fujitsu Limited Dry etching with hydrogen bromide or bromine
DE69126149T2 (de) * 1990-01-22 1998-01-02 Sony Corp Trockenätzverfahren
JP2577488B2 (ja) * 1990-05-18 1997-01-29 株式会社東芝 半導体装置の製造方法
JPH0496223A (ja) * 1990-08-03 1992-03-27 Fujitsu Ltd 半導体装置の製造方法
JP3127454B2 (ja) * 1990-08-08 2001-01-22 ソニー株式会社 シリコン系被エッチング材のエッチング方法
JPH0779102B2 (ja) * 1990-08-23 1995-08-23 富士通株式会社 半導体装置の製造方法
JP3004699B2 (ja) * 1990-09-07 2000-01-31 東京エレクトロン株式会社 プラズマ処理方法
US5242536A (en) * 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
US5167762A (en) * 1991-01-02 1992-12-01 Micron Technology, Inc. Anisotropic etch method
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
US5560804A (en) * 1991-03-19 1996-10-01 Tokyo Electron Limited Etching method for silicon containing layer
JP2920848B2 (ja) * 1991-03-19 1999-07-19 東京エレクトロン株式会社 シリコン層のエッチング方法
JP3088178B2 (ja) * 1991-04-22 2000-09-18 日本電気株式会社 ポリシリコン膜のエッチング方法
US5314573A (en) * 1991-05-20 1994-05-24 Tokyo Electron Limited Dry etching polysilicon using a bromine-containing gas
JP3179872B2 (ja) * 1991-12-19 2001-06-25 東京エレクトロン株式会社 エッチング方法
JP2903884B2 (ja) * 1992-07-10 1999-06-14 ヤマハ株式会社 半導体装置の製法
US5286337A (en) * 1993-01-25 1994-02-15 North American Philips Corporation Reactive ion etching or indium tin oxide
JP3318801B2 (ja) * 1993-12-29 2002-08-26 ソニー株式会社 ドライエッチング方法
US5670018A (en) * 1995-04-27 1997-09-23 Siemens Aktiengesellschaft Isotropic silicon etch process that is highly selective to tungsten
US5705433A (en) * 1995-08-24 1998-01-06 Applied Materials, Inc. Etching silicon-containing materials by use of silicon-containing compounds
US5550085A (en) * 1995-09-07 1996-08-27 Winbond Electronics Corp. Method for making a buried contact
US6794301B2 (en) 1995-10-13 2004-09-21 Mattson Technology, Inc. Pulsed plasma processing of semiconductor substrates
US6253704B1 (en) 1995-10-13 2001-07-03 Mattson Technology, Inc. Apparatus and method for pulsed plasma processing of a semiconductor substrate
US5983828A (en) * 1995-10-13 1999-11-16 Mattson Technology, Inc. Apparatus and method for pulsed plasma processing of a semiconductor substrate
US6451706B1 (en) * 1996-06-03 2002-09-17 Chartered Semiconductor Manufacturing Ltd. Attenuation of reflecting lights by surface treatment
US5736418A (en) * 1996-06-07 1998-04-07 Lsi Logic Corporation Method for fabricating a field effect transistor using microtrenches to control hot electron effects
US5843226A (en) * 1996-07-16 1998-12-01 Applied Materials, Inc. Etch process for single crystal silicon
DE69725245T2 (de) * 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US5798303A (en) * 1996-09-05 1998-08-25 Micron Technology, Inc. Etching method for use in fabrication of semiconductor devices
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US6083815A (en) * 1998-04-27 2000-07-04 Taiwan Semiconductor Manufacturing Company Method of gate etching with thin gate oxide
US6417013B1 (en) 1999-01-29 2002-07-09 Plasma-Therm, Inc. Morphed processing of semiconductor devices
US6340603B1 (en) * 2000-01-27 2002-01-22 Advanced Micro Devices, Inc. Plasma emission detection during lateral processing of photoresist mask
US6358859B1 (en) * 2000-05-26 2002-03-19 Taiwan Semiconductor Manufacturing Company HBr silicon etching process
US6402301B1 (en) 2000-10-27 2002-06-11 Lexmark International, Inc Ink jet printheads and methods therefor
DE10226603A1 (de) * 2002-06-14 2004-01-08 Infineon Technologies Ag Verfahren zum Strukturieren einer Siliziumschicht sowie dessen Verwendung zur Herstellung einer integrierten Halbleiterschaltung
DE10226604B4 (de) * 2002-06-14 2006-06-01 Infineon Technologies Ag Verfahren zum Strukturieren einer Schicht
US7029958B2 (en) * 2003-11-04 2006-04-18 Advanced Micro Devices, Inc. Self aligned damascene gate
US8034153B2 (en) * 2005-12-22 2011-10-11 Momentive Performances Materials, Inc. Wear resistant low friction coating composition, coated components, and method for coating thereof
KR100780832B1 (ko) * 2006-08-16 2007-11-30 인하대학교 산학협력단 산화아연 물질에 대한 건식 식각 방법
WO2008053008A2 (en) * 2006-10-31 2008-05-08 Interuniversitair Microelektronica Centrum (Imec) Method for manufacturing a micromachined device
JP5537324B2 (ja) * 2010-08-05 2014-07-02 株式会社東芝 半導体装置の製造方法
CN109659222B (zh) 2017-10-10 2020-10-27 联华电子股份有限公司 半导体装置的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5814507B2 (ja) * 1975-07-09 1983-03-19 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション シリコンを選択的にイオン食刻する方法
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4450042A (en) * 1982-07-06 1984-05-22 Texas Instruments Incorporated Plasma etch chemistry for anisotropic etching of silicon
JPS58100684A (ja) * 1982-11-26 1983-06-15 Nippon Telegr & Teleph Corp <Ntt> ドライ・エツチング方法
US4490209B2 (en) * 1983-12-27 2000-12-19 Texas Instruments Inc Plasma etching using hydrogen bromide addition
US4502915B1 (en) * 1984-01-23 1998-11-03 Texas Instruments Inc Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US4702795A (en) * 1985-05-03 1987-10-27 Texas Instruments Incorporated Trench etch process
US4784720A (en) * 1985-05-03 1988-11-15 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
JPS62202523A (ja) * 1986-02-28 1987-09-07 Nec Corp 半導体装置の製造方法
EP0565212A2 (en) * 1986-12-19 1993-10-13 Applied Materials, Inc. Iodine etch process for silicon and silicides
US4778563A (en) * 1987-03-26 1988-10-18 Applied Materials, Inc. Materials and methods for etching tungsten polycides using silicide as a mask

Also Published As

Publication number Publication date
DE68928826D1 (de) 1998-11-12
JPH0286126A (ja) 1990-03-27
EP0350997A3 (en) 1990-04-11
JPH0670989B2 (ja) 1994-09-07
US5007982A (en) 1991-04-16
KR900002415A (ko) 1990-02-28
EP0350997B1 (en) 1998-10-07
DE68928826T2 (de) 1999-05-12
EP0350997A2 (en) 1990-01-17

Similar Documents

Publication Publication Date Title
KR0185372B1 (ko) 반도체 제조방법
US5942446A (en) Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
JP2915807B2 (ja) 六弗化イオウ、臭化水素及び酸素を用いる珪化モリブデンのエッチング
US6008139A (en) Method of etching polycide structures
EP0122776A2 (en) Dry etching aluminum or aluminum alloy layer
US4264409A (en) Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide
US6156629A (en) Method for patterning a polysilicon gate in deep submicron technology
JPH0533530B2 (ko)
JPH03291921A (ja) 集積回路製作方法
US5651856A (en) Selective etch process
US5387312A (en) High selective nitride etch
EP0328350A2 (en) Dry etching with hydrogen bromide or bromine
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US6271144B1 (en) Process for etching a polycrystalline Si(1-x)Ge(x) layer or a stack of polycrystalline Si(1-x)Ge(x) layer and of a polycrystalline Si layer, and its application to microelectronics
US6069087A (en) Highly selective dry etching process
US4937643A (en) Devices having tantalum silicide structures
KR100218772B1 (ko) 드라이에칭방법
US5338395A (en) Method for enhancing etch uniformity useful in etching submicron nitride features
US7091081B2 (en) Method for patterning a semiconductor region
JP3318777B2 (ja) ドライエッチング方法
JPH07335624A (ja) ドライエッチング方法
JP3111640B2 (ja) ドライエッチング方法
JPS58132933A (ja) 選択ドライエツチング方法
JPH11135481A (ja) エッチング方法
JPH0629257A (ja) 反応性イオン・エッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091210

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee