NL8601694A - Werkwijze voor het vervaardigen van halfgeleider inrichtingen. - Google Patents
Werkwijze voor het vervaardigen van halfgeleider inrichtingen. Download PDFInfo
- Publication number
- NL8601694A NL8601694A NL8601694A NL8601694A NL8601694A NL 8601694 A NL8601694 A NL 8601694A NL 8601694 A NL8601694 A NL 8601694A NL 8601694 A NL8601694 A NL 8601694A NL 8601694 A NL8601694 A NL 8601694A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- stepped
- etching
- insulating layer
- silicon nitride
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000005530 etching Methods 0.000 claims description 54
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 13
- 238000000295 emission spectrum Methods 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 150000002222 fluorine compounds Chemical class 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 claims description 6
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 5
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 239000004922 lacquer Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 92
- 239000000758 substrate Substances 0.000 description 13
- 238000009499 grossing Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- AIXMJTYHQHQJLU-UHFFFAOYSA-N chembl210858 Chemical compound O1C(CC(=O)OC)CC(C=2C=CC(O)=CC=2)=N1 AIXMJTYHQHQJLU-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 229910052909 inorganic silicate Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
Description
fl
II
Werkwijze voor het vervaardigen van halfgeleider inrichtingen i i
De uitvinding heeft algemeen betrekking op een werkwijze voor het vervaardigen van halfgeleider inrichtingen en in het bijzonder op een ets werkwijze voor het vlak maken van een isolerende siliciumnitridelaag die verhoogde trapjes op 5 het oppervlak heeft die zijn ontstaan tijdens de vervaardiging van halfgeleider inrichtingen.
De laatste jaren wordt veel belang gehecht aan een ets-werkwijze voor het vlak-maken van oppervlakken bij werkwijzen voor het vervaardigen van halfgeleider inrichtingen 10 waarbij sprake is van een grote mate van integratie en een hoge dichtheid van geïntegreerde halfgeleider-schakelingen. In het bijzonder als een siliciumnitridelaag of film wordt toegepast als isolerende tussenlaag en er twee bedradingslagen zijn bijvoorbeeld uit aluminium met de isolerende laag er tussen, treden de volgende 15 problemen op. Na het vormen van een eerste bedradingspatroon op een substraat wordt het siliciumnitridelaagje over de eerste be-dradingslaag heen gevormd, waarbij onvermijdelijk trapsgewijze verhogingen op het oppervlak van het siliciumnitridelaagje ontstaan overeenkomstig de draden van het eerste bedradingspa troon. Als een 20 tweede laag van een bedradingspatroon wordt gevormd, bijvoorbeeld door afzetten door middel van een spetter-techniek op het silicium* nitridelaagje met de trapsgewijze verhogingen erin, kan de tweede laag niet met een gelijkmatig dikte worden gevormd. In het bijzonder wordt de dikte geringer op de plaatsen waar een trapsge-25 wijze verhoging optreedt. In extreme gevallen breekt de tweede laag op plaatsen waar de trapsgewijze verhoging optreedt waardoor breuk in de bedrading wordt veroorzaakt.
Dit wordt nader geïllustreerd door figuur 1 die schematisch een half bewerkt voortbrengsel of voorwerp 1 weergeeft 30 Het voortbrengsel of voorwerp 1 bestaat uit een substraat van silicium met een patroon van aluminium 3 er op in de vorm van 8 δ ö 169 4 s » - 2 - een trapsgewijs verhoogd patroonlaagje, waaroverheen een siliciumnitridelaag 4 is gevormd. Het oppervlakte profiel van het voortbrengsel of voorwerp 1 vertoont scheurtjes of dunne plaatsen 5.
5 Als een tweede laag van bedradingsmateriaal wordt -gevormd op de siliciumnitridelaag 4 en daarin door droog etsen een patroon wordt gevormd, bestaat er grote kans dat het bedradingsmateriaal niet wordt (weg) geetst op de dunne plaatsen bij de trapsgewijze verhogingen. In 10 een extreèm geval kan de tweede laag zelfs kortsluitingen vertonen.
Om dit probleem op te lossen is, bijvoorbeeld in de terinzage gelegde Japanse Octrooiaanvrage 51-66778, een werkwijze voorgesteld voor het vervaardigen van een halfgeleider 15 inrichting die wordt gekenmerkt doordat op een trapsgewijs verhoogd oppervlak van een laagje een bekleding wordt aangebracht van een materiaal met dezelfde ets-snelheid als die van het laagje waarin de trapsgewijze verhogingen voorfcmen en verwijderen van de bekledingslaag en van tenminste een gedeelte van de 20 trapsgewijs verhoogde gedeelten van het (eerdere) laagje door fysisch etsen, zodat het oppervlak met de trapsgewijze verhogingen wordt afgevlakt of vlak gemaakt.
De bovengenoemde werkwijze heeft echter het bezwaar dat er beperkingen gelden voor het type:., bekledings-25 materiaal en dat de fysische ets^snelheid onder toepassing van Ar-gas zeer gering is, zodat het etsen een lange tijd vergd. Deze werkwijze is derhalve niet geschikt voor toepassing bij de industrieële vervaardiging van halfgeleider inrichtingen. Bovendien is het voor het bepalen van de tijdsduur voor het 30 fysisch etsen om afvlakken of vlak maken te bereiken, essentieel dat de hoogte van de trapsgewijze verhogingen, de dikte van de bekledingslaag en de ets-snelheden vooraf worden gemeten met het bijkomende probleem dat het moeilijk is om een reproduceerbare afvlakking van het oppervlak te regelen.
8S0 1694 m -i - 3 -
De uitvinding heeft nu ten doel te voorzien in een werkwijze voor het vervaardigen van een halfgeleider inrichting met een isolerende tussenlaag met trapsgewijze verhogingen door afzetten over een schakelings of bedradings-5 patroon waarmee de trapsgewijze verhogingen worden afgevlakt of vlak gemaakt door te etsen met een hoge ets-snelheid.
De uitvinding heeft bovendien ten doel te voorzien in een ets-werkwijze voor het afvlakken of vlak maken van een oppervlak waarbij een trapsgewijs verhoogd oppervlak van een tussenliggende 10 isolerende laag op siliciumbasis betrouwbaar wordt afgevlakt of gemaakt door de mate van afvlakken tijdens het proces te bewaken.
Nog een doelstelling van de uitvinding is te voorzien in een ets-werkwijze voor het afvlakken of vlak 15 maken van een oppervlak waarbij een oppervlak met trapsgewijze verhogingen van een tussenliggende isolerende laag op Si-basis wordt bekleed met een gewoon resist-materiaal zonder dat daaraan enige beperkingen wordt gesteld en dat wordt geetst met nagenoeg dezelfde snelheid als geldt voor de re si st-materialen 20 Volgens de uitvinding wordt voorzien in een werkwijze voor eht vervaardigen van een halfgeleider inrichting met een tussenliggende isolerende laag op Si-basis die is afgezet over een patroon van een (ander) materiaal dat de laag onvermijdelijk trapsgewijze verhogingen van het oppervlak 25 te zien geeft die overeenkomen met het patroon. Om het oppervlak met de trapsgewijze verhogingen van de isolerende laag op Si-basis af te vlakken of vlak te maken, wordt op het oppervlak met de trapsgewijze verhogingen van de isolerende laag op Si-basis een resist-laag gevormd met een grotere dikte 30 dan de hoogte van de trapsgewijze verhogingen. Vervolgens worden de resist-laag en de trapsgewijze verhogingen van -de isolerende laag op Si-basis door middel van een plasma van een gasmengsel van een fluorverbinding en zuurstof nagenoeg met dezelfde ets-snelheden geetst totdat de trapsgewijs verhoogde gedeelten •B S 0 1 69 4 .....
si - 4 - van de isolerende laag en de resist-laag nagenoeg geheel zijn verwijderd en de isolerende laag een glad oppervlak heeft verkregen. De mate waarin materiaal wordt verwijderd of af-vlakken plaatsvindt 5 : wordt bepaald door de intensiteit van een emissie-spectrum in het plasma te bewaken en in het bijzonder een stikstof atoom emissie-spectrum te bewaken als siliciumnitride wordt gebruikt als de isolerende laag op Si-basis. De isolerende laag kan door etsen verder worden verwijderd zodanig dat het patroon 10 onder de isolerende laag bloot komt te liggen. In dat geval wordt een andere isolerende laag afgezet over het verkregen gladde oppervlak heen waarop een ander patroon van een gewenst materiaal wordt gevormd. De isolerende laag die met de werkwijze volgens de uitvinding moet worden (weg) geetst 15 bestaat bij voorkeur uit siliciumnitride.
De uitvinding wordt nu meer in detail beschreven aan de hand van de tekeningen.
Figuur 1 geeft een schematisch zijaanzicht van een bekende half afgewerkte halfgeleider inrichting; 20 Figuur 2a t/m 2e geven schematisch zijaanzichten weer die het afvlakken van een oppervlak van een isolerende tussenlaag met trapsgewijze verhogingen volgens de uitvinding illustreren;
Figuur 3 geeft een grafiek weer van de ets-25 snelheid als functie van een verandering in de concentratie sen zuurstof in een reagerend gas voor verschillende resist-materialen en
Figuur 4 toont het verband tussen de intensiteit van een emissie-spectrum en de ets-tijd, dat 30 wordt gebruikt voor het bepalen van de mate van afvlakken van een oppervlak met trapsgewijze verhogingen.
Beschouwen we nu de figuren 2a t/m 2e waarin een ets-werkwijze voor het afvlakken van een oppervlak volgens de uitvinding wordt geïllustreerd.
8i Λ ί Λ Λ ί ow j oS # - 5 -
In figuur 2a is een half afgewerkte halfgeleider inrichting S weergegeven die een halfgeleider substraat 10 en een patroon 12 uit, bijvoorbeeld, een geleidend bedradingsmateriaal dat op het substraat 10 is gevormd, omvat. Het substraat 10 kan een .
5 combinatie zijn van een isolerend substraat en een op dat substraat gevormde halfgeleider-laag. Op het substraat 10 is door middel van een daarvoor geschikte techniek, bijvoorbeeld afzetten vanuit een chemische dampt (CVD) een isolerende laag 14, bijvoorbeeld een siliciumnitride-laag gevormd. De afgezette 10 isolerende laag vertoont trapsgewijze verhogingen zoals is weergegeven bij 16/ als gevolg van de aanwezigheid van het patroon 12. Om het oppervlak met de trapsgewijze verhogingen van de laag 14 af te vlakken wordt een laag 18 van een negatief of positief resist-materiaal aangebracht over het trapsgewijze 15 verhogingen van de isolerende laag 14. De resist-materialen voor de laag 18 zijn niet kritisch en alle in de handel verkrijgbare resist-materialen kunnen hiervoor worden gebruikt. Na het vormen van de resist-laag 18 heeft het bekeldingsmateriaal neiging enigszins uit te vloeien waardoor een nagenoeg gelijkmatig vlak 20 oppervlak van de resist-laag 18 ontstaat. Deze resist-laag 18 wordt soms ook een op te offeren laag genoemd.
In deze toestand wordt de halfgeleider inrichting S onderworpen aan een ets-behandeling door middel van een plasma van een gasmengsel van een fluorverbinding en 25 zuurstof. Naarmate het etsen voortgaat worden de resist-laag 18 en de trapsgewijze verhogingen 16 van de isolerende laag 14 weggeetst zoals is weergegeven in de figuren 2b t/m 2d.
In figuur 2c heeft de isolerende laag 14 een glad oppervlak en dan kan een patroon van een gewenst materiaal op dat 30 gladde oppervlak worden gevormd. Dit garandeert een gelijkmatige vorming van het patroon, als gevolg van het ontbreken van trapsgewijze verhogingen aan het siliciumnitride oppervlak.
8801 594 lX t .
- 6 - < Ook kan de siliciumnitride laag 14 verder worden geëtst zoals weergegeven in figuur 2d, waarbij het patroon 12 aan de bovenzijde bloot komt te liggen. In dit geval wordt nog een gelijkmatige isolerende laag 20 gevormd of aangebracht waarop 5 desgewenst een ander patroon kan worden gevormd of aangebracht.
In de praktijk van de uitvinding wordt het etsen uitgevoerd door toepassing van een plasma van een gasmengsel bestaande uit een fluorverbinding en zuurstof in een zodanige mengverhouding dat de ets-snelheden voor de isolerende 10 laag 14 en voor de resist-laag 18 nagenoeg gelijk zijn. Het is derhalve niet nodig om selectief een resist-laag te gebruiken met dezelfde ets-snelheid als de isolerende laag, zoals volgens de stand van de techniek noodzakelijk is.
De mengverhouding van fluorverbindingen en zuurstof die zorgt 15 voor dezelfde ets-snelheden, wordt bepaald door de respectieve materialen te etsen in een atmosfeer met verschillende meng-verhoudingen van de gassen zoals hierna meer in detail zal worden beschreven. Het plasma-etsen onder toepassing van het gasmengsel verloopt sneller dan bij bekende ets-technieken 20 waarbij bijvoorbeeld Ar-gas wordt gebruikt,
De mate van etsen of afvlakken zoals wordt weergegeven in figuren 2b t/m 2d kan worden bepaald door de intensiteit van een emissie-spectrum in het plasma te bewaken.
Als siliciumnitride is toegepast, wordt een atoom-emissie-spectrum 25 van stikstof in het plasma gebruikt. In het begin stadium van het etsen dat is weergegeven in figuur 2a is de intensiteit van dit emissie-spectrum bijvoorbeeld nul. Als de trapsgewijs verhoogde gedeelten van de isolerende laag 18 bloot komen zoals wordt weergegeven in figuur 2b, neemt de intensiteit toe.
30 Als het etsen voortschreidt en een stadium wordt bereikt waarin de resist-laag 18 volledig is verwijderd zoals wordt weergegeven in figuur 2c, bereikt de intensiteit een maximum bij een constant niveau.
Naarmate het etsen verder vootgaat zoals wordt weergegeven in 8601694 * » - 7 - figuur 2d en de bovenzijde van het patroon 12 bloot komt, neemt de intensiteit (van het spectrum) op zijn beurt weer af, evenredig mét het oppervlak van het patroon dat is bloot komen te liggen.
5 Als wordt vastgesteld dat een afvlakking is bereikt zoals is. weergegeven in figuur 2c, wordt het etsen gestopt waarna een gladde isolerende laag over-blijft l waarop een anderpatroon kan worden gevormd. Hierdoor kunnen breuken in het andere patroon bij de trapsgewijze verhoogde 10 gedeelten die anders zouden optreden, volledig worden voorkomen.
In de praktijk van de uitvinding kan het substraat zijn vervaardigd uit allerlei materialen, bijvoorbeeld silicium en kan het op het substraat gevormde patroon 12 zijn vervaardigd uit geleidende materialen zoals Al, Al-Si 15 legeringen en dergelijke, in het algemeen in een dikte van 0,5 tot 2,0yUm. De tussenliggende isolerende laag op Si-basis wordt bij voorkeur gevormd uit siliciumnitride, hoewel ook andere typen van isolerende materialen bijvoorbeeld SiO^ gebruikt kunnen worden. Als de isolerende laag 20 moet 20 worden gevormd kunnen hiervoor materialen zoals siliciumnitride of dergeli^cé worden gebruikt.
De bekledingsmaterialen voor de resist-laag 18 moeten worden opgebracht in een grotere dikte dan de hoogte van de trapsgewijze verhogingen 16 om di* trapsgewijs verhoogde 25 gedeelten volledig af te dekken. In de praktijk vindt het etsen plaats door middel van een plasma van een gasmengsel van een fluorverbinding en zuurstof. Voorbeelden van de fluorverbinding zijn o.a. CF , C„F. en dergelijke van welke 4 2 6 verbindingen aan koolstof-tetrafluoride de voorkeur wordt 30 gegeven, vanwege de hoge ets-snelheid. De plasma-ets omstandigheden zijn niet kritisch en het etsen vind in het algemeen plaats onder een druk van 50 tot 500 mTorr en met een RF vermogen van 100 tot 500 W.
860 1 694 V ί - 8 -
De werkwijze volgens de uitvinding is bijzonder effectief, in het bijzonder als twee lagen van bedradingsmateriaal in gewenste patronen van elkaar zijn geïsoleerd . door een laag van SiN. In dat geval moet de 5 laag van SiN worden gevormd over een eerste patroon van bedradingsmateriaal heen waardoor in de SiN laag trapsgewijs verhoogde gedeelten ontstaan corresponderend met het be-dradingspatroon. Deze trapsgewijs verhoogde gedeelten kunnen geschikt worden vlak gemaakt of afgevlakt met de werkwijze 10 volgens de uitvinding.
De uitvinding wordt nu nader beschreven aan de hand van het volgende voorbeeld.
Voorbeeld ^ Er werd een half afgewerkte halfgeleider inrichting S zoals weergegeven in figuur 2a gevormd, omvattende een siliciumsubstraat 1.0, een op het substraat 10 in een dikte van 0,8yUm gevormd bedradingspatroon 12 uit een Al-Si legering een SiN laag 14 die op het substraat 10 werd gevormd door middel van plasma CVD in een dikte van l^um en een laag 18 van een negatief resist-materiaal OMR-83 of een positief resist-materiaal OFPR-800 (handelsnamen van Tokyo Ohka Ind.
Co., Ltd.) in een dikte van l,2^um. De inrichting S werd onderworpen aan een ets behandeling in een ets-apparaat van een 25 type met een evenwijdige vlaWce plaatvormige kathode-koppeling onder toepassing van een gas-mengsel van koolstof^-tetrafluoride en zuurstof. De mengverhouding van koolstof-'tetrafluoride en zuurstof werd bepaald door onafhankelijk de positieve en negatieve resisten en de SiN laag te etsen met verschillende zuurstofgehalten zodat de resist en SiN laag nagenoeg met dezelfde snelheden kunnen worden geetst. De resultaten zijn weergegeven in figuur 3, waaruit blijkt dat voor dezelfde ets-snelheden de zuurstof concentratie in het gasmengsel 20 volume % moet zijn voor de combinatie van positieve resist en SiN laag en 8 SO 16 9 4 - 9 - 17,5 volume % moet zijn voor de combinatie van negatieve resist en de SiN laag.
Onder toepassing van de positieve resist werd het etsen uitgevoerd bij een reactiedruk van 5 100 mTorr met een stroomsnelheid van CF^ gas van 80 SCCM
en een stroomsnelheid van het zuurstofgas van 20 SCCM bij een RF vermogen van 300 W. De ets-snelheid van desiliciumnitride-laag bleek 5.350 angstrom/minuut te zijn en die van de positieve resist (OFPR-800) was 5.250 angstrom/minuut.
10 Het resultaat was dat een glad oppervlak van de silicium-nitride laag kon worden verkregen. Soortgelijke resultaten worden verkregen bij toepassing van de negatieve resist.
De mate van afvlakken van de siliciumnitride-laag kan ongeveer worden beheerst en geregeld door de vaiatie 15 in de intensiteit van een stikstof atoomemissie-spectrum in het plasma dat voor het etsen wordt gebruikt, te bewaken. Dit wordt in het bijzonder beschreven aan de hand van de figuren 2a en 2b en figuur 4. Figuur 4 toont de variatie in de intensiteit van het stikstof emissie-spectrum (674 nm) als 20 functie van de ets-duur als een monster zoals weergegeven in figuur 2a wordt geëtst onder omstandigheden zoals zijn vermeld in het hiervoor beschreven voorbeeld. De situatie (a) in figuur 4 komt overeen met de toestand bij het etsen volgens figuur 2a waarbij de trapsgewijze verhoging van de silicium-25 nitride laag nog niet bloot ligt. De situatie (b) uit figuur 4 waarin de intensiteit van het stikstof emissie-spectrum abrupt toeneemt komt overeen met de toestand bij het etsen volgens figuur 2b. Het trapsgewijs verhoogde gedeelte van de siliciumnitridelaag en de resistlaag worden gelijk-30 tijdig geëtst. De situatie (cj in figuur 4 waarbij de intensiteit van het spectrum een maimum bereikt, komt overeen met de toestand die is weergegeven in figuur 2c. De resist-laag is volledig verwijderd door etsen en de siliciumnitridelaag met trapsgewijze verhogingen is afgevlakt.
ISO 1 Sl-A
- 10 -
Als het etsen voort-gaat ontstaat de situatie (d) van figuur 4, die overeenkomt met de toestand die is weergegeven in figuur 2d, waarbij de Al-Si legering bloot komt te liggen terwijl de siliciumnitride-iaag is afgevlakt. Al naar 5 het geval zich voordoet kan een isolerende laag 20 worden gevormd afhankelijk van de werkwijze voor het vervaardigen van een halfgeleider inrichting (die wordt toegepast).
Het resultaat is dat een afvlakking of een vlak oppervlak zoals is weergegeven in figuur 2e wordt verkregen.
10 ... Zoals uit het voorgaande voorbeeld duidelijk zal zijn geeft de werkwijze volgens de uitvinding een goede verwijdering van een isolerende laag en van een resist-laag door deze nagenoeg met dezelfde ets-snelheid snel te etsen.
In het voorbeeld werden voor het etsen CF„ en CL gebruikt 4 2 15 maar andere typen fluorverbindingen kunnen ook worden gebruikt wanneer de mengverhouding ervan tot zuurstof zodanig wordt bepaald dat de isolerende laag en de resist-laag nagenoeg met dezelfde snelheid worden geëtst.
De werkwijze volgens de uitvinding kan 20 op een geschikte wijze het optreden van ongelijkmatigJieden, breuken en/of kortsluitingen in de geleidende laag die wordt gevormd op een isolerende laag bij vervaardiging van halfgeleider inrichtingen in aanwezigheid van trapsgewijze verhogingen in de isolerende laag, voorkomen. De betrouwbaarheid 25 van de halfgeleider inrichtingen neemt dankzij de werkwijze volgens de uitvinding derhalve toe.
8301694
Claims (10)
1. Werkwijze voor het vervaardigen van een halfgeleider inrichting met een tussen gelegen isolerende laag op Si-basis die is afgezet over een patroon van (ander) materiaal zodat de laag op Si-basis onvermijdelijk traps-5 gewijze verhoogde gedeelten aan het oppervlak bezit die overeenkomen met het genoemde patroon, met het kenmerk, dat men op het oppervlak van de isolerende laag op Si-basis met de trapsgewijze verhogingen een resist-laag 10 aanbrengt in een laacp-dikte die groter is dan de hoogte van de trapsgewijze verhogingen en de resist-laag en de trapsgewijze verhoogde gedeelten van de isolerende laag op Si-basis door middel van een plasma van een gasmengsel van een fluorverbinding 15 en zuurstof met nagenoeg dezelfde ets-snelheden etst tot de trapsgewijs verhoogde gedeelten van de. isolerende laag op Si-basis en de resist-laag nagenoeg geheel zijn verwijderd en de isolerende laag op Si-basis een glad oppervlak verkrijgt.
2. Werkwijze volgens conclusie 1 met het kenmerk 20 dat de fluorverbinding koolstof-tetrafluoride is.
3. Werkwijze volgens conclusie 1 of 2 met het kenmerk dat de isolerende laag op Si-basis een laag is van SiN en dat de mate van etsen wordt beïnvloed door de intensiteit ’©n eei stikstof atoom emissie-spectrum in .het plasma te 25 bewaken.
4. Werkwijze volgens conclusie 3, met het kenmerk dat het stikstof emissie-spectrum een golflengte heeft van 674 nm.
5 Werkwijze volgens een van der voorgaande 30 conclusies met het kenmerk, dat het etsen wordt uitgevoerd tot een gewenst patroon dat is bedekt met de isolerende laag op Si-basis bloot komt. ö 5 Ö1694 -12 -
6. Werkwijze voor het vervaardigen van een halfgeleider inrichting met een tussenliggende laag van siliciumnitride die is aangebracht over een bedradingspatoon uit een geleidend materiaal zodat deze laag onvermijdelijk 5 trapsgewijze verhoogde gedeelten bezit aan het oppervlak ervan die overeenkomen met het bedradingspatroon met het kenmerk dat men een resist laag aanbrengt op het oppervlak van de isolerende laag met trapsgewijs verhoogde gedeelten in een laacKdikte die groter is dan de hoogte van de 10 trapsgewijs verhoogde gedeelten en de resist-laag en de trapsgewijs verhoogde gedeelten van de isolerende siliciumnitride laag door middel van een plasma van een gasmengsel van een fluorverbinding en zuurstof etst met nagenoeg dezelfde ets-snelheden tot 15 de trapsgewijs verhoogde gedeelten van de isolerende siliciumnitride laag en de resist-laag nagenoeg geheel zijn verwijderd en de isolerende siliciumnitride laag een glad oppervlak verkrijgt.
7. Werkwijze volgens conclusie 6, 20 met het kenmerk, dat de fluorverbinding koolstof-tetrafluoride is.
8 Werkwijze volgens conclusie 6 of 7 met het kenmerk dat de mate van etsen wordt geregeld door de intensiteit, van een< stikstof atoom emissie-spectrum in het plasma, 25 te bewaken.
9. Werkwijze volgens conclusie 8, met het kenmerk, cht het stikstof emissie-spectrum een golflengte heeft van 674 nm.
10 Werkwijze volgens conclusie 6-9 30 met het kenmerk dat het etsen wordt uitgevoerd tot een gewenst patroon dat met de isolerende laag was afgedekt, bloot komt te liggen. 8601 694
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294485 | 1985-06-28 | ||
| JP14294485 | 1985-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8601694A true NL8601694A (nl) | 1987-01-16 |
Family
ID=15327276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8601694A NL8601694A (nl) | 1985-06-28 | 1986-06-27 | Werkwijze voor het vervaardigen van halfgeleider inrichtingen. |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0779097B2 (nl) |
| NL (1) | NL8601694A (nl) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564312B2 (ja) * | 1987-07-17 | 1996-12-18 | 株式会社日立製作所 | エッチング終点判定方法および装置 |
| FR2627902B1 (fr) * | 1988-02-26 | 1990-06-22 | Philips Nv | Procede pour aplanir la surface d'un dispositif semiconducteur |
| JPH02292841A (ja) * | 1989-05-02 | 1990-12-04 | Matsushita Electron Corp | 半導体集積回路の平坦度評価方法 |
| EP4152393A4 (en) * | 2021-08-04 | 2024-01-03 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF |
-
1986
- 1986-06-27 JP JP15250186A patent/JPH0779097B2/ja not_active Expired - Lifetime
- 1986-06-27 NL NL8601694A patent/NL8601694A/nl not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6290934A (ja) | 1987-04-25 |
| JPH0779097B2 (ja) | 1995-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4919748A (en) | Method for tapered etching | |
| US5160407A (en) | Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer | |
| US6087273A (en) | Process for selectively etching silicon nitride in the presence of silicon oxide | |
| US4354896A (en) | Formation of submicron substrate element | |
| US3986912A (en) | Process for controlling the wall inclination of a plasma etched via hole | |
| US5139974A (en) | Semiconductor manufacturing process for decreasing the optical refelctivity of a metal layer | |
| US6103457A (en) | Method for reducing faceting on a photoresist layer during an etch process | |
| US5393709A (en) | Method of making stress released VLSI structure by the formation of porous intermetal layer | |
| JPH07101708B2 (ja) | 半導体装置の層間接続方法 | |
| EP0076215B1 (en) | Lift-off shadow mask | |
| EP1359609A2 (en) | Method of fabricating a sub-lithographic sized via | |
| NL8601694A (nl) | Werkwijze voor het vervaardigen van halfgeleider inrichtingen. | |
| US20060151428A1 (en) | Method for roughening a surface of a body, and optoelectronic component | |
| US6306313B1 (en) | Selective etching of thin films | |
| US5167760A (en) | Etchback process for tungsten contact/via filling | |
| US4470871A (en) | Preparation of organic layers for oxygen etching | |
| JPS58212136A (ja) | 微細パタ−ンの形成方法 | |
| US4648939A (en) | Formation of submicrometer lines | |
| EP0203931B1 (en) | Method of producing devices using nonplanar lithography | |
| JPH052981B2 (nl) | ||
| RU2094902C1 (ru) | Способ изготовления субмикронных и нанометровых элементов твердотельных приборов | |
| US5964629A (en) | Method of fabricating a field emission display device having a silicon tip | |
| JPH03152925A (ja) | 半導体装置の製造方法 | |
| JP3004329B2 (ja) | 半導体装置の製造方法 | |
| KR100479960B1 (ko) | 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BV | The patent application has lapsed |