KR100479960B1 - 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조를 위한 금속 식각 공정시 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조 방법에 관한 것이다. 즉, 본 발명은 금속 식각 공정 시 난반사 방지막으로써 굴절률과 흡광계수 조절이 용이한 질화산화막을 하드 마스크로 사용함으로서, 종래와는 달리 패턴 밀도가 조밀하지 않은 영역에서도 금속막이 비스듬히 형성되지 않고 직각으로 정확히 식각되어 감광막 패턴의 정확한 선폭 구현이 가능하되는 이점이 있으며, 또한 감광막 패턴의 정확한 선폭 구현에 따라 후속 공정인 H에 IMD gap fill 공정을 용이하게 수행할 수 있는 이점이 있다.
Description
본 발명은 반도체 소자 제작을 위한 금속 식각 공정에 관한 것으로, 특히 반도체 소자 제조를 위한 금속 식각 공정시 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조 방법에 관한 것이다.
반도체 디바이스의 사이즈가 감소함에 따라 반도체의 금속배선간 결합을 위한 콘텍 크기는 고집적, 고용량을 위해 계속 줄어드는 추세에 있으며, 이러한 사이즈의 감소로 인해 미세 선폭화 구현을 위해 i-line(365nm)에 비해 단파장(248nm)을 지니고 있는 DUV(Deep Ultraviolet)를 이용한 노광 공정이 요구되고 있다.
도 1a 내지 도 1b는 종래 금속막 식각 공정을 도시한 공정 수순도이다. 이하 상기 도 1a 내지 도 1b를 참조하여 종래 금속막 식각 공정을 설명하면,
먼저 도 1a에서와 같이 금속막(1020 상부에 Organic ARC(104)층을 형성한 후, 포토레지스트(Photo Resist) 층(106)을 증착시킨다. 이어 포토레지스트 층(106)에 DUV(Deep Ultraviolet)를 조사하여 노광을 수행한 후, Organic ARC층(104)을 건식 식각으로 제거시킨다. 그런 후, 도 1b에서와 같이 금속막(102)과 산화막(Oxide)(100)의 선택비를 이용하여 금속막(102) 하부의 산화막(100)이 약간 드러나도록 금속막(102)을 건식 식각하게 된다.
그러나 종래 노광 공정에서는 감광막 패턴 형성을 위한 노광 시 감광막(106) 하부에 형성되어 있는 금속막(102)의 높은 반사도에 의해 상기 도 1b에서와 같이 식각된 금속막(102)이 비스듬히 형성되는 등, 감광막 패턴의 정확한 선폭 구현이 어려운 문제점이 있었으며, 이는 또한 후속 공정인 고밀도 플라즈마(High Density Plasma)를 이용한 IMD gap fill 공정시 증착과 식각을 동시에 수행하는 공정상의 특성으로 인해 금속층 상부의 타이타늄/질화 타이타늄(Ti/TiN) 영역이 식각되거나 심한 경우에는 알루미늄(AL) 배선까지 식각시키게 되는 문제점이 있으며, 텅스텐 증착 및 텅스텐 CMP 공정을 거치면서 텅스텐 잔존물의 원인이 되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 소자 제조를 위한 금속 식각 공정시 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 금속 식각 시 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조 방법에 있어서, (a)금속막 상부에 난반사 방지막을 증착시키는 단계와; (b)상기 난반사 방지막 상부에 금속막 식각을 위한 감광막을 도포시키는 단계와; (c)상기 감광막을 포로리소그래피 공정 및 식각 공정으로 패터닝시키는 단계와; (d)상기 패터닝된 감광막을 마스크로하여 난반사 방지막을 식각시키는 단계와; (e)상기 난반사 방지막을 하드 마스크로하여 금속막을 건식 식각시키는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 금속막 식각을 위한 노광공정시 금속막의 난반사를 방지시키는 다단계 증착법을 이용한 질화산화막(SiON) 제조방법을 도시한 공정 수순도이다. 이하 상기 도 2a 내지 도 2e를 참조하여 본 발명의 다단계 증착법을 이용한 금속 난반사 방지막 제조 공정을 상세히 설명하기로 한다.
먼저 도 2a에서와 같이 금속막(202) 상부에 노광 공정시 금속막 반사를 방지시키기 위한 질화산화막(SiON)(204)을 원하는 만큼 증착시킨다. 이때 상기 질화산화막은 PECVD장치를 이용하여 다단계 증착법(Multi Step Deposition)으로 1개 층 당 약 30∼50Å 정도씩 3∼5층으로 증착시키게 되는데, 상기 증착되는 질화산화막(202)은 두께에 따라 굴절률(Refractive Index) 및 흡광계수(K, Extinction Coef.)가 달라지므로 증착막의 층 수를 조절함으로써, 제어 가능한 굴절률 및 흡광계수를 갖는 난반사 방지막으로 제조가능하게 된다.
상기 다단계 증착법이라 함은 매엽식 PECVD장치에서 SiH4, N2O 가스를 원료 가스로 하여 낮은 증착속도를 갖도록 SiH4, N2O 가스비를 조절하는 것으로, 동일 챔버내에서 원하는 층 수 만큼의 난반사 방지막을 증착할 수 있는 방법을 말한다. 즉, 예를 들어 2개 층의 난반사 방지막 증착시에는 먼저 30∼50Å 정도 두께의 제1층 난반사 방지막을 증착한 후에 펌프(Pump)를 이용하여 퍼즈(Purge)를 행하고, 연속하여 제2층의 난반사 방지막을 증착시키게 되는 것이다. 이때 각 층의 얇은 질화산화막을 증착한 후, 다음 층의 질화산화막 증착 전에 막의 조밀도 향상을 위해 NH3 가스를 이용하여 플라즈마 처리를 수행하게 된다.
이어 도 2b에서와 같이 상기 질화산화막(202) 상부에 감광막 도포전에 감광막과 질화산화막(204)간의 접착력 향상 및 Amine 기와의 반응을 억제시켜 주기 위해 N2O 플라즈마 처리를 행하거나 얇고 균일한 산화막(206)을 입혀주는 공정을 수행한다. 이때 질화산화막(204) 상부에 산화막(206)을 얇게 증착시키는 경우에는 질화산화막(204) 자체가 가지고 있는 굴절률과 흡광계수 값이 산화막 증착 후, 굴절률을 감소하고, 흡광계수는 증가하는 경향이 있는데, 이는 산화막(206)으로 인한 굴절률 감소에 따른 빛 투과의 용이성 및 흡광계수 감소에 따른 난반사 방지막 기능이 강화되는 효과가 발생하게 된다.
그리고 도 2c에서와 같이 상기 산화막(206) 상부에 감광막(208)을 증착시키고, DUV 빛을 조사하여 노광을 통해 감광막(208)을 패터닝시킨 후, 상기 패터닝된 감광막(208)을 마스크로하여 상부의 얇은 산화막(206) 및 질화산화막(204)을 건식 식각으로 제거시킨다.
이어 도 2d에서와 같이 금속막(202)과 산화막(200)의 선택비를 이용하여 금속막(200) 하부의 산화막(200)이 약간 드러나도록 건식 식각을 수행한다. 이때 상기 도 2d에서 보여지는 바와 같이 굴절률과 흡광계수 조절이 용이한 질화산화막(204)을 하드 마스크로 사용하는 경우 종래와는 달리 패턴 밀도가 조밀하지 않은 영역에서도 금속막이 비스듬히 형성되지 않고 직각으로 정확히 식각되어 감광막 패턴의 정확한 선폭 구현이 가능하게 된다.
그런 후 도 2e에서와 같이 금속막(202) 상부의 감광막(208) 및 얇은 산화막(206)과 질화산화막(204)을 차례로 제거시킨 후, 후속 공정인 H에 IMD gap fill 공정을 수행하게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 금속 식각 공정 시 난반사 방지막으로써 굴절률과 흡광계수 조절이 용이한 질화산화막을 하드 마스크로 사용함으로서, 종래와는 달리 패턴 밀도가 조밀하지 않은 영역에서도 금속막이 비스듬히 형성되지 않고 직각으로 정확히 식각되어 감광막 패턴의 정확한 선폭 구현이 가능하되는 이점이 있으며, 또한 감광막 패턴의 정확한 선폭 구현에 따라 후속 공정인 H에 IMD gap fill 공정을 용이하게 수행할 수 있는 이점이 있다.
도 1a 내지 도 1b는 종래 금속막 식각 공정 수순도,
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 금속 난반사 방지막을 이용한 금속막 식각 공정 수순도.
Claims (6)
- 금속 식각 시 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조 방법에 있어서,(a)금속막 상부에 매엽식 PECVD장치에서 다단계 증착법에 의해 난반사 방지막을 증착시키는 단계와;(b)상기 난반사 방지막 상부에 금속막 식각을 위한 감광막을 도포시키는 단계와;(c)상기 감광막을 포로리소그래피 공정 및 식각 공정으로 패터닝시키는 단계와;(d)상기 패터닝된 감광막을 마스크로하여 난반사 방지막을 식각시키는 단계와;(e)상기 난반사 방지막을 하드 마스크로하여 금속막을 건식 식각시키는 단계;를 포함하는 것을 특징으로 하는 난반사 방지막 제조 방법.
- 제1항에 있어서,상기 난반사 방지막은, 30∼50Å 두께의 다층 막으로 형성되는 것을 특징으로 하는 난반사 방지막 제조 방법.
- 제2항에 있어서,상기 다단계 난반사 방지막은, 1개 층 형성 후, 막의 조밀도 향상을 위해 NH3 플라즈마 처리 수행한 후 다음 층을 형성시키는 것을 특징으로 하는 난반사 방지막 제조 방법.
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6446932A (en) * | 1987-08-17 | 1989-02-21 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
US5963841A (en) * | 1997-08-01 | 1999-10-05 | Advanced Micro Devices, Inc. | Gate pattern formation using a bottom anti-reflective coating |
US6027959A (en) * | 1997-12-18 | 2000-02-22 | Advanced Micro Devices, Inc. | Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process |
JP2000058830A (ja) * | 1998-05-28 | 2000-02-25 | Texas Instr Inc <Ti> | 反射防止構造体とその製造法 |
KR20020027503A (ko) * | 2000-05-25 | 2002-04-13 | 롤페스 요하네스 게라투스 알베르투스 | 반도체 디바이스 제조 방법 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6446932A (en) * | 1987-08-17 | 1989-02-21 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
US5963841A (en) * | 1997-08-01 | 1999-10-05 | Advanced Micro Devices, Inc. | Gate pattern formation using a bottom anti-reflective coating |
US6027959A (en) * | 1997-12-18 | 2000-02-22 | Advanced Micro Devices, Inc. | Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process |
JP2000058830A (ja) * | 1998-05-28 | 2000-02-25 | Texas Instr Inc <Ti> | 反射防止構造体とその製造法 |
KR20020027503A (ko) * | 2000-05-25 | 2002-04-13 | 롤페스 요하네스 게라투스 알베르투스 | 반도체 디바이스 제조 방법 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10553625B2 (en) | 2017-12-27 | 2020-02-04 | Samsung Display Co., Ltd. | Method of manufacturing display device including multilayered lines arranged at fine intervals |
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