KR100308421B1 - 반도체 소자의 금속 배선층 형성 방법 - Google Patents
반도체 소자의 금속 배선층 형성 방법 Download PDFInfo
- Publication number
- KR100308421B1 KR100308421B1 KR1019990046413A KR19990046413A KR100308421B1 KR 100308421 B1 KR100308421 B1 KR 100308421B1 KR 1019990046413 A KR1019990046413 A KR 1019990046413A KR 19990046413 A KR19990046413 A KR 19990046413A KR 100308421 B1 KR100308421 B1 KR 100308421B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- chemical vapor
- vapor deposition
- enhanced chemical
- plasma enhanced
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 33
- 239000002184 metal Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 34
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 230000008021 deposition Effects 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000002156 mixing Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 230000003667 anti-reflective effect Effects 0.000 claims 1
- 125000003277 amino group Chemical group 0.000 abstract description 8
- 238000002310 reflectometry Methods 0.000 abstract description 7
- 239000000126 substance Substances 0.000 abstract description 2
- 239000012808 vapor phase Substances 0.000 abstract description 2
- 230000000903 blocking effect Effects 0.000 abstract 1
- 238000009832 plasma treatment Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
원자외 노광법에 의해 금속 배선층 형성을 위한 감광막 패턴을 형성할 경우 푸팅 현상을 방지함과 동시에 선폭 구현을 정확히 할 수 있도록 하기 위하여, 금속막이 형성된 웨이퍼를 다수의 증착 스테이션을 가지는 플라즈마 인핸스드 화학 기상 증착 배치 챔버에서 각 스테이션을 순차적으로 이동시키면서 플라즈마 인핸스드 화학 기상 증착에 의해 금속막 상부 전면에 비반사막인 SiON막을 증착한 후, 최종 스테이션에서만 플라즈마 인핸스드 화학 기상 증착에 의해 SiON막 상부 전면에 산화막을 증착하고, 산화막 상부 전면에 원자외 노광용 감광막을 증착한 다음 원자외 노광하고 현상하여 감광막 패턴을 형성한 후, 드러난 산화막, SiON막, 금속막을 식각 제거하여 반도체 소자의 금속 배선층을 형성하는 것으로, SiON막 상부에 산화막을 형성함으로써 SiON막 계면의 아민기와 감광막의 반응을 차단함으로써 감광막 패턴의 푸팅 현상을 방지할 수 있을 뿐만 아니라 원자외 노광시 안정된 반사도를 얻을 수 있어 미세 패턴 형성시 균일한 선폭을 얻을 수 있으며 항상 일정한 회로 선폭을 구현할 수 있다.
Description
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 금속 배선층을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자는 개략적으로 반도체 기판에 트랜지스터와 같은 개별 소자들을 소자 분리하여 형성한 후 절연막을 증착하고, 패드 연결 또는 분리된 개별 소자들을 전기적으로 연결하기 위한 콘택홀을 형성한 후 알루미늄 또는 알루미늄 합금 등과 같은 금속막을 증착하고 패터닝(patterning)하여 금속 배선층을 형성한 다음, 패시베이션(passivation)막을 증착함으로써 제조한다.
이러한 반도체 소자를 제조하는 공정 중 금속 배선층을 형성하기 위한 금속막의 패터닝에는 일반적으로 포토리소그래피(photolithography) 공정이 이용되며, 특히 포토리소그래피 공정 중 감광막 패턴을 형성하기 위하여 300nm 내지 400nm 정도의 파장을 가진 자외선(ultra violet, UV)과 그것에 대해서 감도를 가진 감광막을 이용한 자외 노광법이 이용된다.
그리고, 반도체 소자의 미세화에 따라 최근에는 패턴의 해상도를 높이기 위하여 200nm 내지 300nm 정도의 파장을 가진 원자외선(deep UV)과 그것에 대해서 감도를 가진 감광막을 이용한 원자외 노광법이 이용되고 있으며. 원자외 노광법에 의해 감광막 패턴을 형성하기 위한 노광시 감광막 하부에 형성된 금속막에서의 반사광에 의해 감광막 패턴의 선폭 구현이 정확하지 않고 변화폭이 커지게 되므로 금속막에 의한 원자외선의 반사도를 최소화하기 위하여 비반사막(anti reflectance coating), 특히 SiON막을 플라즈마 화학 기상 증착에 의해 금속막 상부에 형성한다.
그러나, 플라즈마 화학 기상 증착에 의한 SiON막의 증착에서는 SiON막 계면에 필연적으로 아민(amine)기가 존재하게 되며, SiON막 계면의 아민기와 감광막이 반응하게 되어 감광막의 노광 현상에 의한 감광막 패턴 형성시 감광막 하부 영역에 푸팅(footing) 현상이 발생한다. 따라서 디자인 룰(design rule)에 의해 구현하고자 하는 금속 배선층 회로 선폭을 정확하게 형성할 수 없게 된다.
이러한 감광막의 푸팅 현상을 방지하기 위하여 종래에는 플라즈마 화학 기상 증착에 의해 비반사막인 SiON막을 형성한 이후, N2O 플라즈마 처리를 통해 비반사막인 SiON막 계면의 아민기를 제거한다.
그러나, 종래와 같이 감광막 패턴의 푸팅 현상을 방지하기 위하여 N2O 플라즈마 처리를 할 경우, N2O 플라즈마 처리 후 반사도가 원자외선에서 3%를 초과하므로 노광 현상에 의한 감광막 패턴 형성시 선폭 구현이 정확하지 않고 변화폭이 커지는 문제점이 발생하여 반도체 소자의 미세화에 따른 미세 금속 배선층을 형성하는 데 어려움이 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 원자외 노광법에 의해 금속 배선층 형성을 위한 감광막 패턴을 형성할 경우 푸팅 현상을 방지함과 동시에 선폭 구현을 정확히 할 수 있도록 하는 데 있다.
도 1은 일반적인 플라즈마 인핸스드 화학 기상 증착 배치 챔버 시스템을 개략적으로 도시한 것이고,
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 반도체 소자의 금속 배선층을 형성하는 공정을 도시한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 원자외 노광용 감광막을 사용하는 금속 배선층 형성시 플라즈마 인핸스드 화학 기상 증착 배치 챔버를 이용하여 비반사막인 SiON막을 증착한 후 최종 스테이션에서만 플라즈마 인핸스드 화학 기상 증착으로 SiON막 상부에 산화막을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 1은 일반적인 플라즈마 인핸스드 화학 기상 증착 배치 챔버(plasma enhanced chemical vapor deposition batch chamber)를 개략적으로 도시한 것으로,챔버 내에는 플라즈마 인핸스드 화학 기상 증착(PE CVD)을 수행하는 6개의 스테이션(#1, #2, #3, #4, #5, #6)이 형성되어 있으며, 웨이퍼를 각 스테이션에 순차적으로 이동시키면서 플라즈마 인핸스드 화학 기상 증착을 수행하여 원하는 두께의 박막을 다중으로 증착한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 반도체 소자의 금속 배선층을 형성하는 공정을 도시한 것이다.
먼저 도 2a에 도시한 바와 같이, 콘택이나 비아(미도시)가 형성된 하부 절연막(11) 상부 전면에 금속 배선층 형성을 위한 금속막(12)이 형성되어 있으며, 금속막(12) 상부 전면에 비반사막인 TiN막(13)이 형성된 웨이퍼를 도 1의 플라즈마 언핸스드 화학 기상 증착 배치 챔버에 로딩(loading)시킨다.
그리고, 플라즈마 인핸스드 화학 기상 증착 배치 챔버의 각 스테이션(#1, #2, #3, #4, #5, #6)으로 웨이퍼를 순차적으로 이동시키면서 비반사막인 TiN막(13) 상부 전면에 비반사막인 SiON막(14)을 다중 증착한다. 이때 각 스테이션(#1, #2, #3, #4, #5, #6)에서의 플라즈마 인핸스드 화학 기상 증착은 SiON막이 각각 30Å 내지 50Å 정도의 두께가 되도록 하여 최종적으로 SiON막(14)이 200Å 내지 300Å 정도의 두께가 되도록 한다. 그리고, 각 스테이션(#1, #2, #3, #4, #5, #6)에서의 플라즈마 언핸스드 화학 기상 증착은 SiH4130sccm 내지 190sccm와 N2O 450sccm 내지 650sccm를 그 혼합비(SiH4/N2O)가 0.29 정도가 되도록 혼합한 혼합 가스를 공급하며, 고주파 전력을 250W 내지 400W로 인가함으로써 수행한다.
이후, 1번에서 5번까지의 스테이션(#1, #2, #3, #4, #5)에서는 고주파 전력을 오프하고 마지막 스테이션인 6번 스테이션(#6)에서만 고주파 전력을 200W 내지 300W로 인가하고, SiH440sccm 내지 80sccm와 N2O 1000sccm 내지 2000sccm를 그 혼합비가 0.04 정도가 되도록 혼합한 혼합 가스를 공급하면서 2초 내지 5초 동안의 플라즈마 인핸스드 화학 기상 증착에 의해 비반사막인 SiON막(14) 상부 전면에 산화막(15)을 35Å 내지 50Å의 두께로 증착한 후 플라즈마 인핸스드 화학 기상 증착 배치 챔버에서 웨이퍼를 언로딩(unloading)시킨다.
그 다음 도 2b에 도시한 바와 같이, 웨이퍼 상부의 산화막(15) 상부 전면에 원자외 노광용 감광막(16)을 스핀 코팅 등의 방법에 의해 코팅한다. 그리고, 감광막(16)을 마스크(미도시)를 통해 200nm 내지 300nm 정도의 원자외선으로 노광한 후, 현상하여 금속 배선 패턴 형성을 위한 감광막 패턴을 형성한다.
이때, 종래와 달리 비반사막인 SiON막(14)과 감광막(16) 사이에 산화막(15)이 형성되어 있어 SiON막(14) 계면의 아민기와 감광막(16)의 반응을 차단하므로 감광막 패턴의 푸팅 현상을 효과적으로 방지할 수 있을 뿐만 아니라 다음의 표 1에서 알 수 있는 바와 같이 SiON막(14) 계면의 아민기를 제거하는 종래 N2O 플라즈마 처리에 비해 반사도를 낮게 유지할 수 있어 원하는 미세 패턴 선폭을 구현할 수 있다.
조건 | 산화막 | N2O 플라즈마처리 | 반사도(%) |
SiON 250Å | 50Å | * | 0.62 |
SiON 250Å | * | 8ℓ , 5 sec | 3.45 |
SiON 250Å | * | 13ℓ , 5 sec | 3.49 |
SiON 250Å | * | 13ℓ , 8 sec | 3.69 |
표 1에서 비반사막인 SiON막은 6개의 각 스테이션에서 SiH4160sccm, N2O 550sccm의 혼합 가스를 공급하며 고주파 전력을 320W로 인가하여 250Å의 두께로 증착하였다.
그리고, N2O 플라즈마 처리는 6번 스테이션(#6)에서만 고주파 전력을 400W로 인가하고, SiH4가스는 차단하고 N2O 가스만 각각 8ℓ로 5초, 13ℓ로 5초, 13ℓ로 8초동안 공급하여 수행한 것으로, 248nm 파장의 원자외 노광에서 반사도는 각각 3.45%, 3.49%, 3.69%로 3%를 모두 초과하였다.
반면에 본 발명에 따른 산화막 증착은 6번 스테이션(#6)에서만 고주파 전력을 250W로 인가하고, SiH460sccm와 N2O 1550sccm의 혼합 가스를 공급하여 50Å 두께가 되도록 수행한 것으로, 248nm 파장의 원자외 노광에서 반사도는 0.62%로 종래 N2O 플라즈마 처리에 비해 월등히 낮게 측정되었다.
그 다음 도 2c에 도시한 바와 같이, 도 2b에서 형성된 감광막 패턴(16)을 마스크로 드러난 산화막(15), SiON막(14), TiN막(13)을 식각하여 제거하고, 다시 드러난 금속막(12)을 식각 제거함으로써 원하는 회로 선폭을 가지는 반도체 소자의 금속 배선층을 형성한다.
이와 같이 본 발명은 N2O 플라즈마 처리에 의해 SiON막 계면의 아민기를 제거하는 종래의 방법과는 달리 SiON막 상부에 산화막을 형성함으로써 SiON막 계면의 아민기와 감광막의 반응을 차단함으로써 감광막 패턴의 푸팅 현상을 방지할 수 있을 뿐만 아니라 원자외 노광시 안정된 반사도를 얻을 수 있어 미세 패턴 형성시 균일한 선폭을 얻을 수 있으며 항상 일정한 회로 선폭을 구현할 수 있다.
Claims (6)
- 하부 절연막 상부 전면에 금속막이 형성된 웨이퍼를 다수의 증착 스테이션을 가지는 플라즈마 인핸스드 화학 기상 증착 배치 챔버에 로딩시킨 후, 각 스테이션을 순차적으로 이동시키면서 플라즈마 인핸스드 화학 기상 증착에 의해 상기 금속막 상부 전면에 비반사막인 SiON막을 증착하는 단계와;상기 플라즈마 언핸스드 화학 기상 증착 배치 챔버의 최종 스테이션에서만 플라즈마 인핸스드 화학 기상 증착에 의해 상기 SiON막 상부 전면에 산화막을 증착하는 단계와;상기 웨이퍼를 상기 플라즈마 인핸스드 화학 기상 증착 배치 챔버에서 언로딩시킨 후, 상기 산화막 상부 전면에 원자외 노광용 감광막을 증착하는 단계와;상기 원자외 노광용 감광막을 원자외 노광하고 현상하여 감광막 패턴을 형성하는 단계와;상기 감광막 패턴을 마스크로 드러난 상기 산화막, SiON막, 금속막을 식각 제거하여 반도체 소자의 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
- 제 1 항에 있어서, 상기 금속막 상부 전면에 비반사막인 TiN막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
- 제 1 항에 있어서, 상기 SiON막의 플라즈마 인핸스드 화학 기상 증착은 상기 각 스테이션에서 250W 내지 400W의 고주파 전력을 인가하며 챔버 내로 SiH4130sccm 내지 190sccm과 N2O 450sccm 내지 650sccm를 그 혼합비가 0.29정도가 되도록 혼합한 혼합 가스를 공급하면서 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
- 제 3 항에 있어서, 상기 증착되는 SiON막의 두께는 180Å 내지 300Å인 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 산화막의 플라즈마 인핸스드 화학 기상 증착은 상기 최종 스테이션에서만 200W 내지 300W의 고주파 전력을 인가하며 챔버 내로 SiH4400sccm 내지 80sccm과 N2O 1000sccm 내지 2000sccm를 그 혼합비가 0.04정도가 되도록 혼합한 혼합 가스를 공급하면서 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
- 제 5 항에 있어서, 상기 증착되는 산화막의 두께는 35Å 내지 50Å인 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990046413A KR100308421B1 (ko) | 1999-10-25 | 1999-10-25 | 반도체 소자의 금속 배선층 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990046413A KR100308421B1 (ko) | 1999-10-25 | 1999-10-25 | 반도체 소자의 금속 배선층 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010038444A KR20010038444A (ko) | 2001-05-15 |
KR100308421B1 true KR100308421B1 (ko) | 2001-11-02 |
Family
ID=19616809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990046413A KR100308421B1 (ko) | 1999-10-25 | 1999-10-25 | 반도체 소자의 금속 배선층 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100308421B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101031066B1 (ko) * | 2009-05-08 | 2011-04-25 | 주식회사 유일 | 커튼레일용 고정클립 |
-
1999
- 1999-10-25 KR KR1019990046413A patent/KR100308421B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101031066B1 (ko) * | 2009-05-08 | 2011-04-25 | 주식회사 유일 | 커튼레일용 고정클립 |
Also Published As
Publication number | Publication date |
---|---|
KR20010038444A (ko) | 2001-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6645851B1 (en) | Method of forming planarized coatings on contact hole patterns of various duty ratios | |
US6156485A (en) | Film scheme to solve high aspect ratio metal etch masking layer selectivity and improve photo I-line PR resolution capability in quarter-micron technology | |
US5986344A (en) | Anti-reflective coating layer for semiconductor device | |
US5670298A (en) | Method of forming a metal pattern in manufacturing a semiconductor device | |
US7390753B2 (en) | In-situ plasma treatment of advanced resists in fine pattern definition | |
CN110610898A (zh) | 图案化半导体装置的方法 | |
US6037276A (en) | Method for improving patterning of a conductive layer in an integrated circuit | |
US6395644B1 (en) | Process for fabricating a semiconductor device using a silicon-rich silicon nitride ARC | |
US6051369A (en) | Lithography process using one or more anti-reflective coating films and fabrication process using the lithography process | |
US20020052107A1 (en) | Wiring forming method | |
US10361112B2 (en) | High aspect ratio gap fill | |
KR100308421B1 (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
US6162586A (en) | Method for substantially preventing footings in chemically amplified deep ultra violet photoresist layers | |
US6544885B1 (en) | Polished hard mask process for conductor layer patterning | |
KR100532737B1 (ko) | 반도체 제조 공정에서의 반사방지막 형성 방법 | |
US20070231746A1 (en) | Treating carbon containing layers in patterning stacks | |
WO2001009683A1 (en) | Reduction of resist poisoning | |
KR100479960B1 (ko) | 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조방법 | |
US6221558B1 (en) | Anti-reflection oxynitride film for polysilicon substrates | |
US7887875B2 (en) | Method to reduce photoresist poisoning | |
US20060199375A1 (en) | Structure applied to a photolithographic process | |
US7022622B2 (en) | Method and structure to improve properties of tunable antireflective coatings | |
KR100454821B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100262532B1 (ko) | 반도체 소자의 폴리실리콘 패턴 형성 방법 | |
KR100685618B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |