JPS6290934A - 平坦化エツチング方法 - Google Patents
平坦化エツチング方法Info
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- JPS6290934A JPS6290934A JP15250186A JP15250186A JPS6290934A JP S6290934 A JPS6290934 A JP S6290934A JP 15250186 A JP15250186 A JP 15250186A JP 15250186 A JP15250186 A JP 15250186A JP S6290934 A JPS6290934 A JP S6290934A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は凹凸面を有する窒化シリコン膜の表面、特に半
導体装置の製造工程でできだ凹凸面を有する窒化シリコ
ン膜の表面を平坦化する平坦化エツチング方法に関する
ものである。
導体装置の製造工程でできだ凹凸面を有する窒化シリコ
ン膜の表面を平坦化する平坦化エツチング方法に関する
ものである。
従来の技術
近年平坦化エツチング方法は半導体集積回路の高集積化
、高密度化に伴ない半導体装置の製造工程において重要
視されている。特に中間絶縁膜として窒化シリコン膜を
使用しＡｔ金属等の２層配線を施す場合、第１層の配線
パターン形成後、その上に窒化シリコン膜を形成すると
その窒化シリコン膜表面には前記第１層の配線パターン
どお如の凹凸面が生じる。このような凹凸面を有する窒
化シリコン膜上に第２層の配線材料をスパッタリング法
などによって形成すると、第２層の配線材料の膜厚は均
一にならず、特に凹凸面の段差部では膜厚が薄くなり、
極端な場合には凹凸面の段差部で第２層の配線材料が段
切れし、断線状態となる。第４図にシリコン基板７上に
Ｓ ｉ Ｏ２膜８で段差を形成し、その上にＡｔ膜９を
スパッタリングで形成した場合の概略図を示すが前記段
差部でＡｔ膜が薄くなる。
、高密度化に伴ない半導体装置の製造工程において重要
視されている。特に中間絶縁膜として窒化シリコン膜を
使用しＡｔ金属等の２層配線を施す場合、第１層の配線
パターン形成後、その上に窒化シリコン膜を形成すると
その窒化シリコン膜表面には前記第１層の配線パターン
どお如の凹凸面が生じる。このような凹凸面を有する窒
化シリコン膜上に第２層の配線材料をスパッタリング法
などによって形成すると、第２層の配線材料の膜厚は均
一にならず、特に凹凸面の段差部では膜厚が薄くなり、
極端な場合には凹凸面の段差部で第２層の配線材料が段
切れし、断線状態となる。第４図にシリコン基板７上に
Ｓ ｉ Ｏ２膜８で段差を形成し、その上にＡｔ膜９を
スパッタリングで形成した場合の概略図を示すが前記段
差部でＡｔ膜が薄くなる。
又、凹凸面を有する窒化シリコン膜上の第２層の配線材
料をドライエツチングでパターニングする場合には前記
凹凸面の段差部で第２層の配線材料がエヅチングされに
くくなシ、極端な場合には第２層の配線材料がショート
状態となる。第５図にシリコン基板１０上に３１０２膜
１１で段差を形成し、その上にＡｔ膜１２をスパッタリ
ングで形成したのち、通常のレジストマスクを形成し、
ドライエツチングを施した後の概略図を示すが、前記段
差部でＡｔ配線がショートしている。
料をドライエツチングでパターニングする場合には前記
凹凸面の段差部で第２層の配線材料がエヅチングされに
くくなシ、極端な場合には第２層の配線材料がショート
状態となる。第５図にシリコン基板１０上に３１０２膜
１１で段差を形成し、その上にＡｔ膜１２をスパッタリ
ングで形成したのち、通常のレジストマスクを形成し、
ドライエツチングを施した後の概略図を示すが、前記段
差部でＡｔ配線がショートしている。
以上のような問題点を解決するための従来の技術として
は、例えば特開昭５１−６６７７８号公報に示されてい
るように凹凸面を有する膜と同種度のエツチング速度を
有する材料からなる塗布被膜によって平坦化する工程と
物理的エツチング法によって前記塗布被膜と前記凹凸面
を有する膜の凸部の少なくとも一部を除去し、前記凹凸
面を平坦化する工程とを含むことを特徴とする半導体装
置の製造方法がある。
は、例えば特開昭５１−６６７７８号公報に示されてい
るように凹凸面を有する膜と同種度のエツチング速度を
有する材料からなる塗布被膜によって平坦化する工程と
物理的エツチング法によって前記塗布被膜と前記凹凸面
を有する膜の凸部の少なくとも一部を除去し、前記凹凸
面を平坦化する工程とを含むことを特徴とする半導体装
置の製造方法がある。
発明が解決しようとする問題点
しかしながら上記のような構成では、エツチング速度を
等しくする点から塗布被膜が限定されると共にＡｒ ガ
ス等の物理的エツチングではエツチング速度が非常に小
さいため、エツチング処理時間が長く、半導体装置の生
産には使用しにくいと言う問題点を有していた。さらに
平坦化を実現する物理的エツチングの処理時間を決定す
るには、事前に凹凸面の段差、塗布被膜の膜厚、エツチ
ング速度等を測定しなければならず、平坦化状態を再現
性よく制御しにくいという問題点を有していた。
等しくする点から塗布被膜が限定されると共にＡｒ ガ
ス等の物理的エツチングではエツチング速度が非常に小
さいため、エツチング処理時間が長く、半導体装置の生
産には使用しにくいと言う問題点を有していた。さらに
平坦化を実現する物理的エツチングの処理時間を決定す
るには、事前に凹凸面の段差、塗布被膜の膜厚、エツチ
ング速度等を測定しなければならず、平坦化状態を再現
性よく制御しにくいという問題点を有していた。
本発明は上記問題点に鑑み、凹凸面を有する窒化シリコ
ン膜を平坦化エツチングする方法において、そのエツチ
ング速度の向上と前記窒化シリコン膜の平坦化状態を制
御することを特徴とする平坦化エツチング方法を提供す
るものである。
ン膜を平坦化エツチングする方法において、そのエツチ
ング速度の向上と前記窒化シリコン膜の平坦化状態を制
御することを特徴とする平坦化エツチング方法を提供す
るものである。
問題点を解決するだめの手段
上記問題点を解決するために、本発明の平坦化ドライエ
ツチング方法は、凹凸面を有する窒化シリコン膜上に凹
凸段差以上の塗布膜を形成し、その塗布膜表面をまず平
坦化する。次に反応ガスとして窒化シリコン膜と塗布膜
のエツチング速度が等しくなるように混合比を選択した
弗素系化合物と酸素との混合ガスを用いて、そのプラズ
マにょシ化学的エツチングと物理的エツチングの間作用
によシ前記凹凸面を有する窒化シリコン膜を平坦化する
。さらに上記平坦化エツチング中のプラズマ光のうち窒
素原子発光スペクトル強度をモニタリングすることによ
り、前記凹凸面を有する窒化シリコン膜の平坦化状態を
制御するという構成を備えたものである。
ツチング方法は、凹凸面を有する窒化シリコン膜上に凹
凸段差以上の塗布膜を形成し、その塗布膜表面をまず平
坦化する。次に反応ガスとして窒化シリコン膜と塗布膜
のエツチング速度が等しくなるように混合比を選択した
弗素系化合物と酸素との混合ガスを用いて、そのプラズ
マにょシ化学的エツチングと物理的エツチングの間作用
によシ前記凹凸面を有する窒化シリコン膜を平坦化する
。さらに上記平坦化エツチング中のプラズマ光のうち窒
素原子発光スペクトル強度をモニタリングすることによ
り、前記凹凸面を有する窒化シリコン膜の平坦化状態を
制御するという構成を備えたものである。
作 用
本発明は上記した構成によって、次に示す原理に基づき
凹凸面を有する窒化シリコン膜を平坦化する。
凹凸面を有する窒化シリコン膜を平坦化する。
第１図は本発明の詳細な説明するための工程概略図であ
る。まず第１図（ａ）に示すように半導体基板（あるい
は、その上に形成した膜）１にＡ１等の配線パターン２
を形成し、その上にＣｖＤ（化学気相成長）等で凹凸面
を有する窒化シリコン膜３を形成する。さらにその表面
に凹凸段差部４以上の膜厚の塗布膜５を形成する。塗布
膜５は市販されている通常のネガ型、ポジ型どちらのフ
ォトレジストでも使用可能であり、塗布膜表面の平坦化
は十分に得られる。
る。まず第１図（ａ）に示すように半導体基板（あるい
は、その上に形成した膜）１にＡ１等の配線パターン２
を形成し、その上にＣｖＤ（化学気相成長）等で凹凸面
を有する窒化シリコン膜３を形成する。さらにその表面
に凹凸段差部４以上の膜厚の塗布膜５を形成する。塗布
膜５は市販されている通常のネガ型、ポジ型どちらのフ
ォトレジストでも使用可能であり、塗布膜表面の平坦化
は十分に得られる。
次に塗布膜６と窒化シリコン膜３とを同じエツチング速
度で除去していくとエツチング時間の経過と共に第１図
（ｂ） 、 ’（ｃ） 、 （ｄ）に示すような平坦化
状態の加工ができる。本発明は前記従来例のように平坦
化すべき膜と同一のエツチング速度を有する塗布膜を使
用すると言う限定をせずに、プラズマを利用したエツチ
ングにおいて、反応ガスとして弗素系化合物と酸素との
混合ガスを用いその混合比を制御することにより、市販
されている通常のフォトレジストを使用して、前記塗布
膜６と窒化シリコン膜３とを同一のエツチング速度で、
しかも高速で除去することができる。又、上記平坦化エ
ツチングにおいて、プラズマ中の窒素原子発光スペクト
ル強度をモニタリングすることによシ、平坦化状態、す
なわち、第１図（ｂ） 、 （ｃ） 、 （ｄ）に示す
エツチング状態を検出することができる。例えば第１図
（−）に示すエツチング初期状態では窒素原子発光スペ
クトル強度はゼロであシ、第１図（ロ）に示すように窒
化シリコン膜３の凸部が露出すると窒素原子発光スペク
トル強度は増加してくる。さらにエツチングが進行し、
第１図（Ｃ）に示すように塗布膜５がなくなると窒素原
子発光スペクトル強度はピークに達し一定値を示すが、
さらにエツチングが進行し、第１図（ｄ）に示すように
、Ａ１等の配線パターン２が露出すると、窒素原子発光
スペクトル強度は減少する。
度で除去していくとエツチング時間の経過と共に第１図
（ｂ） 、 ’（ｃ） 、 （ｄ）に示すような平坦化
状態の加工ができる。本発明は前記従来例のように平坦
化すべき膜と同一のエツチング速度を有する塗布膜を使
用すると言う限定をせずに、プラズマを利用したエツチ
ングにおいて、反応ガスとして弗素系化合物と酸素との
混合ガスを用いその混合比を制御することにより、市販
されている通常のフォトレジストを使用して、前記塗布
膜６と窒化シリコン膜３とを同一のエツチング速度で、
しかも高速で除去することができる。又、上記平坦化エ
ツチングにおいて、プラズマ中の窒素原子発光スペクト
ル強度をモニタリングすることによシ、平坦化状態、す
なわち、第１図（ｂ） 、 （ｃ） 、 （ｄ）に示す
エツチング状態を検出することができる。例えば第１図
（−）に示すエツチング初期状態では窒素原子発光スペ
クトル強度はゼロであシ、第１図（ロ）に示すように窒
化シリコン膜３の凸部が露出すると窒素原子発光スペク
トル強度は増加してくる。さらにエツチングが進行し、
第１図（Ｃ）に示すように塗布膜５がなくなると窒素原
子発光スペクトル強度はピークに達し一定値を示すが、
さらにエツチングが進行し、第１図（ｄ）に示すように
、Ａ１等の配線パターン２が露出すると、窒素原子発光
スペクトル強度は減少する。
よって、第１図（ｃ）に示す平坦化状態を検出し、第２
層目の配線材料を形成することによシ、前記問題点であ
る凹凸段差部での断線やショートを防止できる。さらに
第１図（ｄ）に示す平坦化状態を検出し、その後、第１
図（ｅ）に示すように絶縁膜６（窒化シリコン膜３と同
一でも良い）を形成した後、前記同様に第２層目の配線
材料を形成しても同じ効果が得られる。
層目の配線材料を形成することによシ、前記問題点であ
る凹凸段差部での断線やショートを防止できる。さらに
第１図（ｄ）に示す平坦化状態を検出し、その後、第１
図（ｅ）に示すように絶縁膜６（窒化シリコン膜３と同
一でも良い）を形成した後、前記同様に第２層目の配線
材料を形成しても同じ効果が得られる。
実施例
以下本発明の一実施例平坦化エツチング方法について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の実施例における平坦化ドライエツチン
グの原理を説明するための工程概略図を示すものである
。第１図において、１はシリコン基板、２はへ１−８ｔ
合金（厚み： ０ 、８ｔｔｍ）、３はプラズマＣＶＤ
で形成したＳｉＮ膜（厚み：１μｍ）、５はレジスト膜
であり、ネガレジストＯＭＲ−８３とポジレジスト０Ｆ
ＰＲ−ｓｏｏ （共に厚み：１．２１ｔｍ東京応化工業
製商品名）を使用した。プラズマを利用したエツチング
に使用した反応ガスは四弗化炭素（ＣＦ ）と酸素（
ｏ２）との混合ガスである。
グの原理を説明するための工程概略図を示すものである
。第１図において、１はシリコン基板、２はへ１−８ｔ
合金（厚み： ０ 、８ｔｔｍ）、３はプラズマＣＶＤ
で形成したＳｉＮ膜（厚み：１μｍ）、５はレジスト膜
であり、ネガレジストＯＭＲ−８３とポジレジスト０Ｆ
ＰＲ−ｓｏｏ （共に厚み：１．２１ｔｍ東京応化工業
製商品名）を使用した。プラズマを利用したエツチング
に使用した反応ガスは四弗化炭素（ＣＦ ）と酸素（
ｏ２）との混合ガスである。
第２図に示すようにＣＦ とＱ２との混合比を制御す
ることによシ、窒化シリコン膜とネガレジスト膜あるい
は窒化シリコン膜とポジレジスト膜とのエツチング速度
を同一にすることができる。実施例で用いたエツチング
装置の構造は平行平板型でカンードカップリング方式を
用いた。エツチング条件は反応圧カニ １００ ｍＴｏ
ｒｒ、ＣＦ４ガス流量：８ｏＳＣＣＭ１０２ガス流量：
２０ ＳＣＣＭ、 ＲＦパワー：３００Ｗである。
ることによシ、窒化シリコン膜とネガレジスト膜あるい
は窒化シリコン膜とポジレジスト膜とのエツチング速度
を同一にすることができる。実施例で用いたエツチング
装置の構造は平行平板型でカンードカップリング方式を
用いた。エツチング条件は反応圧カニ １００ ｍＴｏ
ｒｒ、ＣＦ４ガス流量：８ｏＳＣＣＭ１０２ガス流量：
２０ ＳＣＣＭ、 ＲＦパワー：３００Ｗである。
その時の窒化シリコン膜のエツチング速度は５．３５０
八／分、ポジレジスト（ＯＦＰＲ−８００） のエツ
チング速度は５．２５０八／分であった。
八／分、ポジレジスト（ＯＦＰＲ−８００） のエツ
チング速度は５．２５０八／分であった。
次に第３図を用いて、上記平坦化エツチングにおけるプ
ラズマ中の窒素原子発光スペクトル強度変化をモニタリ
ングすることによシ、窒化シリコン膜の平坦化状態を制
御できる点について説明する。第３図は第１図（ａ）に
示すサンプルを前記エツチング条件でエツチングした時
のエツチング時間経過に対するプラズマ中の窒素原子発
光スペクトル（６７−４ｎｍ） 強度の変化を示して
いる。第３図（ａ）の部分は第１図（ａ）のエツチング
状態と対応しておシ、まだ窒化シリコン膜の凸部が露出
していない状態である。第３図（ｂ）の窒素原子発光ス
ペクトル強度が増加している部分は第１図（ｂ）のエツ
チング状態と対応しておシ、窒化シリコン膜の凸部が露
出し、窒化シリコン膜とレジスト膜とを同時にエツチン
グしている状態である。第３図（Ｃ）の窒素原子発光ス
ペクトル強度がピークに達した部分は第１図（Ｃ）のエ
ツチング状態と対応しており、レジスト膜が完全にエツ
チングされ、凹凸を有していた窒化シリコン膜が平坦化
された状態である。
ラズマ中の窒素原子発光スペクトル強度変化をモニタリ
ングすることによシ、窒化シリコン膜の平坦化状態を制
御できる点について説明する。第３図は第１図（ａ）に
示すサンプルを前記エツチング条件でエツチングした時
のエツチング時間経過に対するプラズマ中の窒素原子発
光スペクトル（６７−４ｎｍ） 強度の変化を示して
いる。第３図（ａ）の部分は第１図（ａ）のエツチング
状態と対応しておシ、まだ窒化シリコン膜の凸部が露出
していない状態である。第３図（ｂ）の窒素原子発光ス
ペクトル強度が増加している部分は第１図（ｂ）のエツ
チング状態と対応しておシ、窒化シリコン膜の凸部が露
出し、窒化シリコン膜とレジスト膜とを同時にエツチン
グしている状態である。第３図（Ｃ）の窒素原子発光ス
ペクトル強度がピークに達した部分は第１図（Ｃ）のエ
ツチング状態と対応しており、レジスト膜が完全にエツ
チングされ、凹凸を有していた窒化シリコン膜が平坦化
された状態である。
さらにエツチングを続け、第３図（ｄ）の部分では第１
図（ｄ）のエツチング状態と対応しておシ、Ａ（１−８
ｉ合金が露出し、窒化シリコン膜が平坦化された状態で
ある。第１図（ｄ）の状態から半導体装置製造プロセス
に応じて、絶縁膜６（窒化シリコン膜３と同一でも良い
）を形成して、第１図（ｅ）に示す平坦化も実現できる
。以上のように本実施例によれば、凹凸面を有する窒化
シリコン膜上にその凹凸段差以上の膜厚の塗布膜を形成
し、前記窒化シリコン膜の凸部と前記塗布膜をＣＦ４と
Ｑ２との混合ガスを用い、前記エツチング条件で平坦化
エツチングしながら、プラズマ中の窒素原子発光スペク
トル強度をモニタリングすることにより、前記窒化シリ
コン膜の平坦化状態を検出、制御できるのは勿論の事、
塗布膜材料に影響されることなく、ＣＦ４と０２との混
合比をかえることにより、窒化シリコン膜と塗布膜とを
同一のエツチング速度で除去できると共に、大きなエツ
チング速度を得ることができる。
図（ｄ）のエツチング状態と対応しておシ、Ａ（１−８
ｉ合金が露出し、窒化シリコン膜が平坦化された状態で
ある。第１図（ｄ）の状態から半導体装置製造プロセス
に応じて、絶縁膜６（窒化シリコン膜３と同一でも良い
）を形成して、第１図（ｅ）に示す平坦化も実現できる
。以上のように本実施例によれば、凹凸面を有する窒化
シリコン膜上にその凹凸段差以上の膜厚の塗布膜を形成
し、前記窒化シリコン膜の凸部と前記塗布膜をＣＦ４と
Ｑ２との混合ガスを用い、前記エツチング条件で平坦化
エツチングしながら、プラズマ中の窒素原子発光スペク
トル強度をモニタリングすることにより、前記窒化シリ
コン膜の平坦化状態を検出、制御できるのは勿論の事、
塗布膜材料に影響されることなく、ＣＦ４と０２との混
合比をかえることにより、窒化シリコン膜と塗布膜とを
同一のエツチング速度で除去できると共に、大きなエツ
チング速度を得ることができる。
なお実施例において、平坦化エツチングの反応ガスをＣ
Ｆ とｏ２との混合ガスとしたが、反応ガスは弗素系
化合物と酸素との混合ガスを用い、窒化シリコン膜と使
用した塗布膜とのエツチング速度が同一になるように混
合ガスの混合比を決定すれば本発明を適用することがで
きる。
Ｆ とｏ２との混合ガスとしたが、反応ガスは弗素系
化合物と酸素との混合ガスを用い、窒化シリコン膜と使
用した塗布膜とのエツチング速度が同一になるように混
合ガスの混合比を決定すれば本発明を適用することがで
きる。
発明の効果
以上のように本発明は凹凸面を有する窒化シリコン膜上
にその凹凸段差以上の膜厚の塗布膜を形成し、前記窒化
シリコン膜の凸部と前記塗布膜を弗素系化合物と酸素と
の混合ガスプラズマにより、エツチングしながら、前記
混合ガスプラズマ中の窒素原子発光スペクトル強度変化
をモニタリングすることにより、前記窒化シリコン膜の
平坦化状態を検出、制御できると共に、弗素系化合物と
酸素との混合比をかえることにより、塗布膜材料に限定
されることなく、平坦化エツチングが実現でき、しかも
、大きなエツチング速度を得ることができる。
にその凹凸段差以上の膜厚の塗布膜を形成し、前記窒化
シリコン膜の凸部と前記塗布膜を弗素系化合物と酸素と
の混合ガスプラズマにより、エツチングしながら、前記
混合ガスプラズマ中の窒素原子発光スペクトル強度変化
をモニタリングすることにより、前記窒化シリコン膜の
平坦化状態を検出、制御できると共に、弗素系化合物と
酸素との混合比をかえることにより、塗布膜材料に限定
されることなく、平坦化エツチングが実現でき、しかも
、大きなエツチング速度を得ることができる。
以上の本発明である平坦化エツチング方法を用いること
により、半導体装置製造工程において、窒化シリコン膜
上に形成される導体層の膜厚の不均一化、断線およびシ
ョート状態を防止し、半導体装置の信頼性を向上するこ
とができる。
により、半導体装置製造工程において、窒化シリコン膜
上に形成される導体層の膜厚の不均一化、断線およびシ
ョート状態を防止し、半導体装置の信頼性を向上するこ
とができる。
第１図は本発明の一実施例における平坦化ドライエツチ
ングの原理を示す工程概略図、第２図は平坦化ドライエ
ツチングを実現するためのＣＦ４と０２との混合比に対
する窒化シリコン膜とレジスト膜のエツチング速度を示
す図、第３図はエツチング経過時間に対するプラズマ中
の窒素原子発光スペクトル（ｓ７４ｎｍ）強度変化を示
す図、第４図は段差部でＡｇ膜厚が薄くなっている様子
をあられす図、第５図は段差部でＡｌ配線がショートし
ている様子をあられす図である。 ３・・・・・・窒化シリコン膜、４・・・・・・凹凸段
差部、６・・・・・・塗布膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３・
−・１−イごシソコン月ツ 第２図 ０２５襄夜Ｃ体繞２） 第３図 エソテンプＢ８開−−−！
ングの原理を示す工程概略図、第２図は平坦化ドライエ
ツチングを実現するためのＣＦ４と０２との混合比に対
する窒化シリコン膜とレジスト膜のエツチング速度を示
す図、第３図はエツチング経過時間に対するプラズマ中
の窒素原子発光スペクトル（ｓ７４ｎｍ）強度変化を示
す図、第４図は段差部でＡｇ膜厚が薄くなっている様子
をあられす図、第５図は段差部でＡｌ配線がショートし
ている様子をあられす図である。 ３・・・・・・窒化シリコン膜、４・・・・・・凹凸段
差部、６・・・・・・塗布膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３・
−・１−イごシソコン月ツ 第２図 ０２５襄夜Ｃ体繞２） 第３図 エソテンプＢ８開−−−！
Claims (5)
- （１）凹凸面を有する窒化シリコン膜上にその凹凸段差
以上の膜厚の塗布膜を上面が平坦になるように形成し、
前記窒化シリコン膜のエッチング速度と前記塗布膜のエ
ッチング速度とが同一になるようにエッチングガスであ
る弗素系化合物と酸素との混合比を選択し、前記窒化シ
リコン膜の凸部と前記塗布膜とを同時にドライエッチン
グすることを特徴とする平坦化エッチング方法。 - （２）弗素系化合物として四弗化炭素を用いたことを特
徴とする特許請求の範囲第１項記載の平坦化エッチング
方法。 - （３）凹凸面を有する窒化シリコン膜上にその凹凸段差
以上の膜厚の塗布膜を上面が平坦になるように形成し、
前記窒化シリコン膜の凸部と前記塗布膜を、前記窒化シ
リコン膜のエッチング速度と前記塗布膜のエッチング速
度が同一になるように混合比を選択した弗素系化合物と
酸素との混合ガスプラズマによりエッチングしながら、
前記混合ガスプラズマ中の窒素原子発光スペクトル強度
変化をモニタリングすることにより、前記窒化シリコン
膜の平坦化状態を制御することを特徴とする平坦化エッ
チング方法。 - （４）窒素原子発光スペクトルとして、１．７４ｎｍを
用いたことを特徴とする特許請求の範囲第３項記載の平
坦化エッチング方法。 - （５）弗素系化合物として、四弗化炭素を用いたことを
特徴とする特許請求の範囲第３項記載の平坦化エッチン
グ方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294485 | 1985-06-28 | ||
| JP60-142944 | 1985-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290934A true JPS6290934A (ja) | 1987-04-25 |
| JPH0779097B2 JPH0779097B2 (ja) | 1995-08-23 |
Family
ID=15327276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15250186A Expired - Lifetime JPH0779097B2 (ja) | 1985-06-28 | 1986-06-27 | 平坦化エツチング方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0779097B2 (ja) |
| NL (1) | NL8601694A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421927A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Method and apparatus for judging end point of etching and usage thereof |
| JPH01261828A (ja) * | 1988-02-26 | 1989-10-18 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
| JPH02292841A (ja) * | 1989-05-02 | 1990-12-04 | Matsushita Electron Corp | 半導体集積回路の平坦度評価方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4152393A4 (en) * | 2021-08-04 | 2024-01-03 | Changxin Memory Tech Inc | SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF |
-
1986
- 1986-06-27 JP JP15250186A patent/JPH0779097B2/ja not_active Expired - Lifetime
- 1986-06-27 NL NL8601694A patent/NL8601694A/nl not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421927A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Method and apparatus for judging end point of etching and usage thereof |
| JPH01261828A (ja) * | 1988-02-26 | 1989-10-18 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
| JPH02292841A (ja) * | 1989-05-02 | 1990-12-04 | Matsushita Electron Corp | 半導体集積回路の平坦度評価方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779097B2 (ja) | 1995-08-23 |
| NL8601694A (nl) | 1987-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |