JPH07321091A - エッチング方法及び配線形成方法 - Google Patents
エッチング方法及び配線形成方法Info
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- JPH07321091A JPH07321091A JP10572594A JP10572594A JPH07321091A JP H07321091 A JPH07321091 A JP H07321091A JP 10572594 A JP10572594 A JP 10572594A JP 10572594 A JP10572594 A JP 10572594A JP H07321091 A JPH07321091 A JP H07321091A
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- conductive film
- wiring
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 簡単な工程にて良好なエッチング形状が得ら
れるエッチング方法と、これを用いて寸法制御性に優れ
たパターン配線を再現性良く形成する配線形成方法とを
提供する。 【構成】 シリコン基板３上に導電性膜２，レジストパ
ターン１を積層形成し（ａ）、レジストパターン１にシ
リル化剤４を反応させてその表面にシリル化層５を形成
し（ｂ）、更にこのレジストパターン１を酸素プラズマ
雰囲気にさらして表面にシリコン酸化層６を形成した後
（ｃ）、このレジストパターン１をマスクとしてドライ
エッチングを施して導電性膜２をエッチングする
（ｄ）。
れるエッチング方法と、これを用いて寸法制御性に優れ
たパターン配線を再現性良く形成する配線形成方法とを
提供する。 【構成】 シリコン基板３上に導電性膜２，レジストパ
ターン１を積層形成し（ａ）、レジストパターン１にシ
リル化剤４を反応させてその表面にシリル化層５を形成
し（ｂ）、更にこのレジストパターン１を酸素プラズマ
雰囲気にさらして表面にシリコン酸化層６を形成した後
（ｃ）、このレジストパターン１をマスクとしてドライ
エッチングを施して導電性膜２をエッチングする
（ｄ）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置を作製する
際に利用されるエッチング方法とパターン配線形成方法
とに関する。
際に利用されるエッチング方法とパターン配線形成方法
とに関する。
【０００２】
【従来の技術】図３は、導電性膜をエッチングしてパタ
ーン配線を形成する従来の方法の工程を示す断面図であ
る。図３に示す従来の方法では、シリコン基板３上に堆
積したＡｌ合金，ポリシリコンまたはシリサイドからな
る導電性膜２上にノボラック系レジストを塗布し、塗布
したレジストをステッパー等の露光装置を用いたリソグ
ラフィー法によりパターニングしてレジストパターン１
を形成する（図３（ａ））。なお、導電性膜２の中でＡ
ｌ合金膜はスパッタリング法で、ポリシリコン膜及びシ
リサイド膜はＣＶＤ法により成膜される。そして、レジ
ストパターン１をマスクとして導電性膜２にドライエッ
チングを施し、配線を形成する (図３（ｂ））。
ーン配線を形成する従来の方法の工程を示す断面図であ
る。図３に示す従来の方法では、シリコン基板３上に堆
積したＡｌ合金，ポリシリコンまたはシリサイドからな
る導電性膜２上にノボラック系レジストを塗布し、塗布
したレジストをステッパー等の露光装置を用いたリソグ
ラフィー法によりパターニングしてレジストパターン１
を形成する（図３（ａ））。なお、導電性膜２の中でＡ
ｌ合金膜はスパッタリング法で、ポリシリコン膜及びシ
リサイド膜はＣＶＤ法により成膜される。そして、レジ
ストパターン１をマスクとして導電性膜２にドライエッ
チングを施し、配線を形成する (図３（ｂ））。
【０００３】図４は、導電性膜をエッチングしてパター
ン配線を形成する他の従来方法の工程を示す断面図であ
る。図４に示す従来の方法では、ポリシリコンまたはシ
リサイドからなる導電性膜９をＣＶＤ法によりシリコン
基板３上に堆積した後、同じくＣＶＤ法によりシリコン
酸化膜（ＳｉＯ2 膜）８を〜2000Å堆積し、その上にノ
ボラック系レジストを塗布し、塗布したレジストをパタ
ーニングしてレジストパターン１を形成する (図４
（ａ））。そして、レジストパターン１をマスクとして
ＳｉＯ2 膜８をエッチングする (図４（ｂ））。次に、
レジストパターン１を剥離した後、残存したＳｉＯ2 膜
８をマスクとして導電性膜９をエッチングし、配線を形
成する (図４（ｃ））。
ン配線を形成する他の従来方法の工程を示す断面図であ
る。図４に示す従来の方法では、ポリシリコンまたはシ
リサイドからなる導電性膜９をＣＶＤ法によりシリコン
基板３上に堆積した後、同じくＣＶＤ法によりシリコン
酸化膜（ＳｉＯ2 膜）８を〜2000Å堆積し、その上にノ
ボラック系レジストを塗布し、塗布したレジストをパタ
ーニングしてレジストパターン１を形成する (図４
（ａ））。そして、レジストパターン１をマスクとして
ＳｉＯ2 膜８をエッチングする (図４（ｂ））。次に、
レジストパターン１を剥離した後、残存したＳｉＯ2 膜
８をマスクとして導電性膜９をエッチングし、配線を形
成する (図４（ｃ））。
【０００４】
【発明が解決しようとする課題】Ａｌ合金膜のエッチン
グでは対レジスト選択比が２程度であって、ポリシリコ
ン膜, シリサイド膜のエッチングでは対レジスト選択比
が５程度であり、何れも比較的低い値となっている。こ
れは、エッチングガスに塩素系の比較的重い元素を使用
しているのでレジストのスパッタ率が高くなること、ま
た、スパッタリングによって飛散したレジスト成分が被
エッチング領域に付着してエッチングレートを低下させ
ることに起因していると考えられる。レジスト選択比が
低いと、エッチング中にマスクであるレジストのエッチ
ングレートが非常に高いため、レジスト側壁が後退し配
線幅が細くなる。このような線幅の細りの発生は線幅制
御性を悪くし、極端な場合にはエッチング中にレジスト
パターンが消失し配線の断線を招いたりする。
グでは対レジスト選択比が２程度であって、ポリシリコ
ン膜, シリサイド膜のエッチングでは対レジスト選択比
が５程度であり、何れも比較的低い値となっている。こ
れは、エッチングガスに塩素系の比較的重い元素を使用
しているのでレジストのスパッタ率が高くなること、ま
た、スパッタリングによって飛散したレジスト成分が被
エッチング領域に付着してエッチングレートを低下させ
ることに起因していると考えられる。レジスト選択比が
低いと、エッチング中にマスクであるレジストのエッチ
ングレートが非常に高いため、レジスト側壁が後退し配
線幅が細くなる。このような線幅の細りの発生は線幅制
御性を悪くし、極端な場合にはエッチング中にレジスト
パターンが消失し配線の断線を招いたりする。
【０００５】また、レジストをエッチングマスクに使用
した場合には、エッチング時にレジスト及び被エッチン
グ材の側壁に付着する側壁保護膜の量が被エッチング領
域の開口面積によって異なるので、この開口面積の違い
よってエッチング変換差が異なる現象も発生し、寸法制
御性を悪化させている原因となっている。配線の断線に
対しての解決策の一つとして、レジストを厚膜化する方
法がある。しかし、レジストの厚膜化は解像度及び焦点
深度の低下を招き、リソグラフィー工程のプロセスマー
ジンを小さくしてしまうという別の問題が生じてくる。
した場合には、エッチング時にレジスト及び被エッチン
グ材の側壁に付着する側壁保護膜の量が被エッチング領
域の開口面積によって異なるので、この開口面積の違い
よってエッチング変換差が異なる現象も発生し、寸法制
御性を悪化させている原因となっている。配線の断線に
対しての解決策の一つとして、レジストを厚膜化する方
法がある。しかし、レジストの厚膜化は解像度及び焦点
深度の低下を招き、リソグラフィー工程のプロセスマー
ジンを小さくしてしまうという別の問題が生じてくる。
【０００６】そこで、低い対レジスト選択比及びエッチ
ング変換差が異なる現象に対する対策として、被エッチ
ング材の表面に予め薄い酸化膜 (例えばＳｉＯ2 膜) を
形成しておく前述したような方法 (図４参照) がある。
この場合、前述したように、レジストをマスクとしてま
ず酸化膜をエッチングし、レジストを剥離後、酸化膜を
マスクとして導電性膜をエッチングすることになる。ド
ライエッチングに塩素系ガスを使用した場合、導電性膜
(Ａｌ合金膜, ポリシリコン膜またはシリサイド膜) の
対酸化膜選択比は約10以上になり、所望の形状に導電性
膜がエッチングされて、配線の線幅制御性が向上する。
また、導電性膜をエッチングするときにレジストをマス
クにしないため、前述したようなエッチング変換差が異
なる現象も発生しにくい。しかしながら、この方法では
ＣＶＤ法による酸化膜の成膜工程と酸化膜のエッチング
工程とが必要となり、ウエハープロセスの複雑化, 高温
プロセスの増加, コストの増加などの問題が残ってい
る。
ング変換差が異なる現象に対する対策として、被エッチ
ング材の表面に予め薄い酸化膜 (例えばＳｉＯ2 膜) を
形成しておく前述したような方法 (図４参照) がある。
この場合、前述したように、レジストをマスクとしてま
ず酸化膜をエッチングし、レジストを剥離後、酸化膜を
マスクとして導電性膜をエッチングすることになる。ド
ライエッチングに塩素系ガスを使用した場合、導電性膜
(Ａｌ合金膜, ポリシリコン膜またはシリサイド膜) の
対酸化膜選択比は約10以上になり、所望の形状に導電性
膜がエッチングされて、配線の線幅制御性が向上する。
また、導電性膜をエッチングするときにレジストをマス
クにしないため、前述したようなエッチング変換差が異
なる現象も発生しにくい。しかしながら、この方法では
ＣＶＤ法による酸化膜の成膜工程と酸化膜のエッチング
工程とが必要となり、ウエハープロセスの複雑化, 高温
プロセスの増加, コストの増加などの問題が残ってい
る。
【０００７】本発明は斯かる事情に鑑みてなされたもの
であり、簡単な工程により、所望の良好なエッチング形
状を得ることができるエッチング方法、及び、寸法制御
性に優れたパターン配線を再現性良く形成できる配線形
成方法を提供することを目的とする。
であり、簡単な工程により、所望の良好なエッチング形
状を得ることができるエッチング方法、及び、寸法制御
性に優れたパターン配線を再現性良く形成できる配線形
成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本願の請求項１に係るエ
ッチング方法は、レジストパターンの表面をシリル化及
び酸化してシリコン酸化層を形成した後、このレジスト
パターンをマスクとして下地層をドライエッチングする
ことを特徴とする。
ッチング方法は、レジストパターンの表面をシリル化及
び酸化してシリコン酸化層を形成した後、このレジスト
パターンをマスクとして下地層をドライエッチングする
ことを特徴とする。
【０００９】本願の請求項２に係る配線形成方法は、半
導体装置におけるパターン配線を形成する方法におい
て、基板上に導電性膜及びレジストパターンを積層形成
し、該レジストパターンの表面をシリル化及び酸化して
シリコン酸化層を形成した後、このレジストパターンを
マスクとしたドライエッチングにより前記導電性膜をエ
ッチングすることを特徴とする。
導体装置におけるパターン配線を形成する方法におい
て、基板上に導電性膜及びレジストパターンを積層形成
し、該レジストパターンの表面をシリル化及び酸化して
シリコン酸化層を形成した後、このレジストパターンを
マスクとしたドライエッチングにより前記導電性膜をエ
ッチングすることを特徴とする。
【００１０】本願の請求項３に係る配線形成方法は、半
導体装置におけるパターン配線を形成する方法におい
て、基板上に導電性膜，レジストパターンを積層形成す
る工程と、該レジストパターンの表面をシリル化してシ
リル化層を形成する工程と、該シリル化層を有するレジ
ストパターンを酸化して該シリル化層をシリコン酸化層
に変える工程と、該シリコン酸化層を有するレジストパ
ターンをマスクとしたドライエッチングにより前記導電
性膜をエッチングする工程とを有することを特徴とす
る。
導体装置におけるパターン配線を形成する方法におい
て、基板上に導電性膜，レジストパターンを積層形成す
る工程と、該レジストパターンの表面をシリル化してシ
リル化層を形成する工程と、該シリル化層を有するレジ
ストパターンを酸化して該シリル化層をシリコン酸化層
に変える工程と、該シリコン酸化層を有するレジストパ
ターンをマスクとしたドライエッチングにより前記導電
性膜をエッチングする工程とを有することを特徴とす
る。
【００１１】本願の請求項４に係る配線形成方法は、半
導体装置におけるパターン配線を形成する方法におい
て、基板上に導電性膜とシリコンを含有したレジストに
よるレジストパターンとを積層形成する工程と、該レジ
ストパターンの表面を酸化してシリコン酸化層を形成す
る工程と、該シリコン酸化層を有するレジストパターン
をマスクとしたドライエッチングにより前記導電性膜を
エッチングする工程とを有することを特徴とする。
導体装置におけるパターン配線を形成する方法におい
て、基板上に導電性膜とシリコンを含有したレジストに
よるレジストパターンとを積層形成する工程と、該レジ
ストパターンの表面を酸化してシリコン酸化層を形成す
る工程と、該シリコン酸化層を有するレジストパターン
をマスクとしたドライエッチングにより前記導電性膜を
エッチングする工程とを有することを特徴とする。
【００１２】本願の請求項５に係る配線形成方法は、請
求項２，３または４において、前記レジストパターンを
酸素プラズマ雰囲気にさらすことにより前記シリコン酸
化層を形成することを特徴とする。
求項２，３または４において、前記レジストパターンを
酸素プラズマ雰囲気にさらすことにより前記シリコン酸
化層を形成することを特徴とする。
【００１３】
【作用】本発明のエッチング方法では、表面にシリコン
酸化層が形成されたレジストパターンをマスクとして下
地層をドライエッチングする。レジストパターンの表面
にシリコン酸化層が形成されているので、下地層のドラ
イエッチングにおける対レジスト選択比が向上し、上述
したエッチング変換差が異なる現象の低減を図れる。こ
のため、低温で且つ簡便に、しかも、リソグラフィー工
程のプロセスマージンを低下させることなく、下地層の
良好なエッチング形状が得られる。
酸化層が形成されたレジストパターンをマスクとして下
地層をドライエッチングする。レジストパターンの表面
にシリコン酸化層が形成されているので、下地層のドラ
イエッチングにおける対レジスト選択比が向上し、上述
したエッチング変換差が異なる現象の低減を図れる。こ
のため、低温で且つ簡便に、しかも、リソグラフィー工
程のプロセスマージンを低下させることなく、下地層の
良好なエッチング形状が得られる。
【００１４】本発明の配線形成方法では、基板上に導電
性膜，レジストパターンを積層形成し、そのレジストパ
ターンの表面をシリル化してシリル化層を形成し、更に
シリル化層を有するレジストパターンを酸化してシリコ
ン酸化層を形成した後、このレジストパターンをマスク
として導電性膜にドライエッチングを施すことにより配
線パターンを形成する。また、本発明の他の配線形成方
法では、基板上に、導電性膜とシリコンを含有したレジ
ストによるレジストパターンとを積層形成し、そのレジ
ストパターンの表面を酸化してシリコン酸化層を形成し
た後、このレジストパターンをマスクとして導電性膜に
ドライエッチングを施すことにより配線パターンを形成
する。
性膜，レジストパターンを積層形成し、そのレジストパ
ターンの表面をシリル化してシリル化層を形成し、更に
シリル化層を有するレジストパターンを酸化してシリコ
ン酸化層を形成した後、このレジストパターンをマスク
として導電性膜にドライエッチングを施すことにより配
線パターンを形成する。また、本発明の他の配線形成方
法では、基板上に、導電性膜とシリコンを含有したレジ
ストによるレジストパターンとを積層形成し、そのレジ
ストパターンの表面を酸化してシリコン酸化層を形成し
た後、このレジストパターンをマスクとして導電性膜に
ドライエッチングを施すことにより配線パターンを形成
する。
【００１５】本発明の配線形成方法によれば、レジスト
パターンの表面にシリコン酸化層が形成されているの
で、導電性膜のドライエッチングにおける対レジスト選
択比が向上して、容易に導電性膜を所望の形状にエッチ
ングできて、配線の高精度の寸法制御性が得られる。
パターンの表面にシリコン酸化層が形成されているの
で、導電性膜のドライエッチングにおける対レジスト選
択比が向上して、容易に導電性膜を所望の形状にエッチ
ングできて、配線の高精度の寸法制御性が得られる。
【００１６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１７】（実施例１）図１は、本発明の実施例１に
よる配線形成方法の工程を示す断面図である。従来例と
同様に例えばＡｌ合金からなる導電性膜２をシリコン基
板３上に堆積した後、ノボラック系樹脂からなるレジス
トを塗布し、露光処理, 現像処理を経てレジストパター
ン１を形成する (図１（ａ））。
よる配線形成方法の工程を示す断面図である。従来例と
同様に例えばＡｌ合金からなる導電性膜２をシリコン基
板３上に堆積した後、ノボラック系樹脂からなるレジス
トを塗布し、露光処理, 現像処理を経てレジストパター
ン１を形成する (図１（ａ））。
【００１８】次に、Jane M. Shaw等がJ. Vac. Sci. Tec
hnol. B, Vol.7, No.6, pp1709−1716(1989)において発
表した液相における低温シリル化法を用いて、レジスト
パターン１をシリル化する。具体的にはＨＭＣＴＳ（He
xamethylcyclotrisilazane）等のシリル化剤４をキシレ
ンで10％の濃度に希釈して、更に少量のＮＭＰ（N-meth
yl pyrrolidinone) を添加した溶液に、レジストパター
ン１を40℃の温度下で２分間浸漬して、レジストパター
ン１の表面にシリル化層５を約 0.5μｍ形成する (図１
（ｂ））。
hnol. B, Vol.7, No.6, pp1709−1716(1989)において発
表した液相における低温シリル化法を用いて、レジスト
パターン１をシリル化する。具体的にはＨＭＣＴＳ（He
xamethylcyclotrisilazane）等のシリル化剤４をキシレ
ンで10％の濃度に希釈して、更に少量のＮＭＰ（N-meth
yl pyrrolidinone) を添加した溶液に、レジストパター
ン１を40℃の温度下で２分間浸漬して、レジストパター
ン１の表面にシリル化層５を約 0.5μｍ形成する (図１
（ｂ））。
【００１９】そして、このレジストパターン１をＯ2 プ
ラズマ雰囲気下にさらして、シリル化層５を酸化し、レ
ジストパターン１の表面にシリコン酸化層（ＳｉＯ
2 層）６を形成する (図１（ｃ））。最後に、表面にＳ
ｉＯ2 層６を有するレジストパターン１をマスクとし
て、塩素系ガスを含むエッチングガスを用いたリアクテ
ィブイオンエッチング法により、導電性膜２をエッチン
グしてパターン配線を形成する (図１（ｄ））。
ラズマ雰囲気下にさらして、シリル化層５を酸化し、レ
ジストパターン１の表面にシリコン酸化層（ＳｉＯ
2 層）６を形成する (図１（ｃ））。最後に、表面にＳ
ｉＯ2 層６を有するレジストパターン１をマスクとし
て、塩素系ガスを含むエッチングガスを用いたリアクテ
ィブイオンエッチング法により、導電性膜２をエッチン
グしてパターン配線を形成する (図１（ｄ））。
【００２０】ノボラック系レジストを使用したエッチン
グの場合、Ａｌ合金の対レジスト選択比が２程度である
のに対して、対ＳｉＯ2 選択比は約10以上と高いので、
表面がＳｉＯ2 層６に改質したレジストパターン１をマ
スクとして導電性膜２をエッチングすると、良好なエッ
チング形状が得られる。
グの場合、Ａｌ合金の対レジスト選択比が２程度である
のに対して、対ＳｉＯ2 選択比は約10以上と高いので、
表面がＳｉＯ2 層６に改質したレジストパターン１をマ
スクとして導電性膜２をエッチングすると、良好なエッ
チング形状が得られる。
【００２１】(実施例２)図２は、本発明の実施例２によ
る配線形式方法の工程を示す断面図である。実施例２で
はシリコンを含有したレジストを使用する。まず実施例
１と同様にシリコン基板３に堆積した導電性膜２上に、
シリコン含有レジストからなるレジストパターン７を形
成する (図２（ａ））。
る配線形式方法の工程を示す断面図である。実施例２で
はシリコンを含有したレジストを使用する。まず実施例
１と同様にシリコン基板３に堆積した導電性膜２上に、
シリコン含有レジストからなるレジストパターン７を形
成する (図２（ａ））。
【００２２】そして、このレジストパターン７をＯ2 プ
ラズマ雰囲気下にさらして、その表面にＳｉＯ2 層６を
形成する (図２（ｂ））。その後、実施例１と同様に表
面をＳｉＯ2 層６に改質したレジストパターン７をマス
クとして、塩素系ガスを含むエッチングガスを用いたリ
アクティブイオンエッチング法により、導電性膜２をエ
ッチングして、良好な形状のパターン配線を形成する
(図２（ｃ））。
ラズマ雰囲気下にさらして、その表面にＳｉＯ2 層６を
形成する (図２（ｂ））。その後、実施例１と同様に表
面をＳｉＯ2 層６に改質したレジストパターン７をマス
クとして、塩素系ガスを含むエッチングガスを用いたリ
アクティブイオンエッチング法により、導電性膜２をエ
ッチングして、良好な形状のパターン配線を形成する
(図２（ｃ））。
【００２３】なお、上述した実施例では、ノボラック系
樹脂からなるレジストを使用したが、ポリビニールフェ
ノール樹脂等の他のフェノール系樹脂からなるレジスト
を用いてもよい。また、導電性膜２の材料としてＡｌ合
金を用いたが、ポリシリコン，タングステン，タングス
テンシリサイド，チタンシリサイド，モリブデン，モリ
ブデンシリサイド等の他の導電性材料を用いてもよい。
ポリシリコン，チタンシリサイドを用いる場合には、Ａ
ｌ合金と同様に、エッチングガスとして塩素系ガスを使
用する。一方、タングステン，タングステンシリサイ
ド，モリブデン，モリブデンシリサイドを用いる場合に
は、エッチングガスとしてＳＦ6 ，ＮＦ3等のフッ素系
ガスを使用する。また、エッチング時にリアクティブイ
オンエッチング法を利用したが、他の種類のドライエッ
チング法でも同様の効果を奏する。
樹脂からなるレジストを使用したが、ポリビニールフェ
ノール樹脂等の他のフェノール系樹脂からなるレジスト
を用いてもよい。また、導電性膜２の材料としてＡｌ合
金を用いたが、ポリシリコン，タングステン，タングス
テンシリサイド，チタンシリサイド，モリブデン，モリ
ブデンシリサイド等の他の導電性材料を用いてもよい。
ポリシリコン，チタンシリサイドを用いる場合には、Ａ
ｌ合金と同様に、エッチングガスとして塩素系ガスを使
用する。一方、タングステン，タングステンシリサイ
ド，モリブデン，モリブデンシリサイドを用いる場合に
は、エッチングガスとしてＳＦ6 ，ＮＦ3等のフッ素系
ガスを使用する。また、エッチング時にリアクティブイ
オンエッチング法を利用したが、他の種類のドライエッ
チング法でも同様の効果を奏する。
【００２４】また、下地層としての導電性膜をエッチン
グしてパターン配線を形成する場合を実施例として説明
したが、被エッチング材としての下地層が導電性膜に限
られるものではなく、基板，絶縁性膜等をエッチングす
る場合にも本発明のエッチング方法が適用できることは
言うまでもない。
グしてパターン配線を形成する場合を実施例として説明
したが、被エッチング材としての下地層が導電性膜に限
られるものではなく、基板，絶縁性膜等をエッチングす
る場合にも本発明のエッチング方法が適用できることは
言うまでもない。
【００２５】
【発明の効果】以上のように、本発明のエッチング方法
によれは、表面にシリコン酸化層が形成されたレジスト
パターンをマスクとして下地層をドライエッチングする
ので、下地層のドライエッチングにおける対レジスト選
択比が向上して、低温で且つ簡便に、しかも、リソグラ
フィー工程のプロセスマージンを低下させることなく、
下地層の良好なエッチング形状を得ることができる。
によれは、表面にシリコン酸化層が形成されたレジスト
パターンをマスクとして下地層をドライエッチングする
ので、下地層のドライエッチングにおける対レジスト選
択比が向上して、低温で且つ簡便に、しかも、リソグラ
フィー工程のプロセスマージンを低下させることなく、
下地層の良好なエッチング形状を得ることができる。
【００２６】また、このエッチング方法を利用した本発
明の配線形成方法によれば、導電性膜を所望の形状に容
易にエッチングできるので、簡単な工程により寸法制御
性良く配線を形成することができる。
明の配線形成方法によれば、導電性膜を所望の形状に容
易にエッチングできるので、簡単な工程により寸法制御
性良く配線を形成することができる。
【図１】本発明の実施例１による配線形成方法の工程を
示す断面図である。
示す断面図である。
【図２】本発明の実施例２による配線形成方法の工程を
示す断面図である。
示す断面図である。
【図３】従来の配線形成方法の工程を示す断面図であ
る。
る。
【図４】従来の他の配線形成方法の工程を示す断面図で
ある。
ある。
１ レジストパターン ２ 導電性膜 ３ シリコン基板 ４ シリル化剤 ５ シリル化層 ６ シリコン酸化層（ＳｉＯ2 層） ７ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3213 Ｈ０１Ｌ 21/88 Ｄ
Claims (5)
- 【請求項１】 レジストパターンの表面をシリル化及び
酸化してシリコン酸化層を形成した後、このレジストパ
ターンをマスクとして下地層をドライエッチングするこ
とを特徴とするエッチング方法。 - 【請求項２】 半導体装置におけるパターン配線を形成
する方法において、基板上に導電性膜及びレジストパタ
ーンを積層形成し、該レジストパターンの表面をシリル
化及び酸化してシリコン酸化層を形成した後、このレジ
ストパターンをマスクとしたドライエッチングにより前
記導電性膜をエッチングすることを特徴とする配線形成
方法。 - 【請求項３】 半導体装置におけるパターン配線を形成
する方法において、基板上に導電性膜，レジストパター
ンを積層形成する工程と、該レジストパターンの表面を
シリル化してシリル化層を形成する工程と、該シリル化
層を有するレジストパターンを酸化して該シリル化層を
シリコン酸化層に変える工程と、該シリコン酸化層を有
するレジストパターンをマスクとしたドライエッチング
により前記導電性膜をエッチングする工程とを有するこ
とを特徴とする配線形成方法。 - 【請求項４】 半導体装置におけるパターン配線を形成
する方法において、基板上に導電性膜とシリコンを含有
したレジストによるレジストパターンとを積層形成する
工程と、該レジストパターンの表面を酸化してシリコン
酸化層を形成する工程と、該シリコン酸化層を有するレ
ジストパターンをマスクとしたドライエッチングにより
前記導電性膜をエッチングする工程とを有することを特
徴とする配線形成方法。 - 【請求項５】 前記レジストパターンを酸素プラズマ雰
囲気にさらすことにより前記シリコン酸化層を形成する
ことを特徴とする請求項２，３または４記載の配線形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10572594A JPH07321091A (ja) | 1994-05-19 | 1994-05-19 | エッチング方法及び配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10572594A JPH07321091A (ja) | 1994-05-19 | 1994-05-19 | エッチング方法及び配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321091A true JPH07321091A (ja) | 1995-12-08 |
Family
ID=14415290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10572594A Pending JPH07321091A (ja) | 1994-05-19 | 1994-05-19 | エッチング方法及び配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321091A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020000351A (ko) * | 2000-06-23 | 2002-01-05 | 박종섭 | 반도체소자의 미세패턴 형성방법 |
| WO2003081665A1 (fr) * | 2002-03-22 | 2003-10-02 | Sony Corporation | Procede de production de dispositif semi-conducteur et dispositif semi-conducteur |
| JP2010219106A (ja) * | 2009-03-13 | 2010-09-30 | Tokyo Electron Ltd | 基板処理方法 |
| JP2010219105A (ja) * | 2009-03-13 | 2010-09-30 | Tokyo Electron Ltd | 基板処理方法 |
| US9627218B2 (en) | 2015-02-24 | 2017-04-18 | Kabushiki Kaisha Toshiba | Pattern forming method and manufacturing method for semiconductor device |
-
1994
- 1994-05-19 JP JP10572594A patent/JPH07321091A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020000351A (ko) * | 2000-06-23 | 2002-01-05 | 박종섭 | 반도체소자의 미세패턴 형성방법 |
| WO2003081665A1 (fr) * | 2002-03-22 | 2003-10-02 | Sony Corporation | Procede de production de dispositif semi-conducteur et dispositif semi-conducteur |
| JP2010219106A (ja) * | 2009-03-13 | 2010-09-30 | Tokyo Electron Ltd | 基板処理方法 |
| JP2010219105A (ja) * | 2009-03-13 | 2010-09-30 | Tokyo Electron Ltd | 基板処理方法 |
| US8491804B2 (en) | 2009-03-13 | 2013-07-23 | Tokyo Electron Limited | Substrate processing method |
| US9627218B2 (en) | 2015-02-24 | 2017-04-18 | Kabushiki Kaisha Toshiba | Pattern forming method and manufacturing method for semiconductor device |
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