JPH0621052A - 導電膜の製造方法 - Google Patents
導電膜の製造方法Info
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- JPH0621052A JPH0621052A JP17311692A JP17311692A JPH0621052A JP H0621052 A JPH0621052 A JP H0621052A JP 17311692 A JP17311692 A JP 17311692A JP 17311692 A JP17311692 A JP 17311692A JP H0621052 A JPH0621052 A JP H0621052A
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- film
- etching
- mask
- mask material
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Abstract
(57)【要約】
【目的】 従来の導電膜の製造方法では、リフトオフ法
を２度もちいるため、導電膜パターンの間隔を少なくと
も４〜５μｍ必要としていたが、本発明はこの点を改善
し、１回のリフトオフで導電膜パターンを形成し、導電
膜パターンの間隔を減少させる導電膜の製造方法を実現
することを目的とする。 【構成】 基板１上に第１導電膜３を形成し、該第１導
電膜３上に第１導電膜３に対してエッチング選択性のあ
るマスク膜４を堆積する堆積工程と、該マスク膜４を所
定形状にエッチングする第１のエッチング工程と、該マ
スク膜４に対して第１導電膜３のサイドエッチ寸法を制
御しつつ該第１導電膜３をオーバーエッチングする第２
のエッチング工程と、第１導電膜３より薄膜の第２導電
膜５を全面に堆積し、該マスク膜４をエッチング除去す
る第３のエッチング工程からなる導電膜の製造方法。
を２度もちいるため、導電膜パターンの間隔を少なくと
も４〜５μｍ必要としていたが、本発明はこの点を改善
し、１回のリフトオフで導電膜パターンを形成し、導電
膜パターンの間隔を減少させる導電膜の製造方法を実現
することを目的とする。 【構成】 基板１上に第１導電膜３を形成し、該第１導
電膜３上に第１導電膜３に対してエッチング選択性のあ
るマスク膜４を堆積する堆積工程と、該マスク膜４を所
定形状にエッチングする第１のエッチング工程と、該マ
スク膜４に対して第１導電膜３のサイドエッチ寸法を制
御しつつ該第１導電膜３をオーバーエッチングする第２
のエッチング工程と、第１導電膜３より薄膜の第２導電
膜５を全面に堆積し、該マスク膜４をエッチング除去す
る第３のエッチング工程からなる導電膜の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、膜厚または材質などが
異なる導電膜パターンを微小間隔で同一平面上に両者の
接触や重畳事故なしにパターニングするための導電膜の
製造方法に関する。
異なる導電膜パターンを微小間隔で同一平面上に両者の
接触や重畳事故なしにパターニングするための導電膜の
製造方法に関する。
【０００２】
【従来の技術】アクティブマトリックスＬＣＤのスイッ
チング素子などに使用される電極の形成には、導電膜パ
ターンを同一平面上に、両者の接触や重畳事故なしに形
成しなければならない。そこで、従来からＬＣＤの表示
電極の占有面積拡大を図るために、電極間のより微細な
加工が望まれてきた。その加工法としては従来、リフト
オフ法が用いられてきた。
チング素子などに使用される電極の形成には、導電膜パ
ターンを同一平面上に、両者の接触や重畳事故なしに形
成しなければならない。そこで、従来からＬＣＤの表示
電極の占有面積拡大を図るために、電極間のより微細な
加工が望まれてきた。その加工法としては従来、リフト
オフ法が用いられてきた。
【０００３】例えば２種の導電膜を形成する場合につい
ては、１回目のリフトオフにより第１導電膜が形成さ
れ、更に２回目のリフトオフにより第２導電膜が形成さ
れる。
ては、１回目のリフトオフにより第１導電膜が形成さ
れ、更に２回目のリフトオフにより第２導電膜が形成さ
れる。
【０００４】ところで、上述のような従来技術によれ
ば、リフトオフを２度用いなければならないので、アラ
イナーでマスクを配置する際に生じる誤差、及びマスク
の歪み等の原因から生じるずれも、１度のリフトオフか
ら生じる誤差の２倍考慮しなければならない。従って、
プロセスマージンを考慮すれば、両導電膜の間隔として
少なくとも４〜５μｍを必要としなければならなかっ
た。
ば、リフトオフを２度用いなければならないので、アラ
イナーでマスクを配置する際に生じる誤差、及びマスク
の歪み等の原因から生じるずれも、１度のリフトオフか
ら生じる誤差の２倍考慮しなければならない。従って、
プロセスマージンを考慮すれば、両導電膜の間隔として
少なくとも４〜５μｍを必要としなければならなかっ
た。
【０００５】
【発明が解決しようとする課題】本発明は上述の点を改
善し １回のリフトオフで導電膜パターンを形成し導電
膜パターンの間隔を減少させる導電膜の製造方法を実現
することを目的とする。
善し １回のリフトオフで導電膜パターンを形成し導電
膜パターンの間隔を減少させる導電膜の製造方法を実現
することを目的とする。
【０００６】
【課題を解決するための手段】本発明の第１の導電膜の
製造方法は、基板上に第１導電膜を形成し、該第１導電
膜上に第１導電膜に対してエッチング選択性のあるマス
ク材料を堆積する堆積工程と、該マスク材料を所定形状
にエッチングする第１のエッチング工程と、該マスク材
料に対して第１導電膜のサイドエッチ寸法を制御しつつ
該第１導電膜をオーバーエッチングする第２のエッチン
グ工程と、第１導電膜より薄膜の第２導電膜を全面に堆
積し、該マスク材料をエッチング除去する第３のエッチ
ング工程からなる導電膜の製造方法。
製造方法は、基板上に第１導電膜を形成し、該第１導電
膜上に第１導電膜に対してエッチング選択性のあるマス
ク材料を堆積する堆積工程と、該マスク材料を所定形状
にエッチングする第１のエッチング工程と、該マスク材
料に対して第１導電膜のサイドエッチ寸法を制御しつつ
該第１導電膜をオーバーエッチングする第２のエッチン
グ工程と、第１導電膜より薄膜の第２導電膜を全面に堆
積し、該マスク材料をエッチング除去する第３のエッチ
ング工程からなる導電膜の製造方法。
【０００７】本発明の第１の導電膜の製造方法は、基板
上に第１導電膜を形成し、該第１導電膜上に第１導電膜
に対してエッチング選択性のある第１マスク材料、及び
該第１マスク材料に対してエッチング選択性のある第２
マスク材料を順次堆積しする堆積工程と該第２マスク材
料を所定形状にエッチングする第１のエッチング工程
と、該第２マスク材料に対して第１マスク材料のサイド
エッチ寸法を制御しつつ該第１マスクをオーバーエッチ
ングする第２のエッチング工程と、前記第１及び第２の
マスク材料に対して第１導電膜をサイドエッチ寸法を制
御しつつオーバーエッチングする第３のエッチング工程
と、第１導電膜より厚膜の第２導電膜を全面に堆積し、
該マスク材料をエッチング除去する第４のエッチング工
程からなる導電膜の製造方法。
上に第１導電膜を形成し、該第１導電膜上に第１導電膜
に対してエッチング選択性のある第１マスク材料、及び
該第１マスク材料に対してエッチング選択性のある第２
マスク材料を順次堆積しする堆積工程と該第２マスク材
料を所定形状にエッチングする第１のエッチング工程
と、該第２マスク材料に対して第１マスク材料のサイド
エッチ寸法を制御しつつ該第１マスクをオーバーエッチ
ングする第２のエッチング工程と、前記第１及び第２の
マスク材料に対して第１導電膜をサイドエッチ寸法を制
御しつつオーバーエッチングする第３のエッチング工程
と、第１導電膜より厚膜の第２導電膜を全面に堆積し、
該マスク材料をエッチング除去する第４のエッチング工
程からなる導電膜の製造方法。
【０００８】
【作用】本発明によると、同一平面上にマスク材料と同
形状の第１導電膜、及びその反転形状で第２導電膜をサ
イドエッチイングによって自己整合的に微小間隔で形成
することができる。
形状の第１導電膜、及びその反転形状で第２導電膜をサ
イドエッチイングによって自己整合的に微小間隔で形成
することができる。
【０００９】
【実施例】図１は、本発明の導電膜の製造方法に係る第
１の実施例の各プロセスにおける断面図を、順次(ａ)か
ら(ｅ)を用いて示している。
１の実施例の各プロセスにおける断面図を、順次(ａ)か
ら(ｅ)を用いて示している。
【００１０】同図において、１はガラス基板であり、あ
らかじめ酸化タンタルのコーティング膜２にて表面が被
覆されている。このコーティング膜２は、ＬＰＤ法また
はタンタル膜の熱酸化により、容易に形成できる。３及
び５は夫々ガラス基板１上に形成された第１導電膜及び
第２導電膜であり、例えばＣｒ、ＩＴＯ、Ｔｉなどの導
電性材料が使用できる。４はマスク膜であり、上記導電
性材料に対して例えばＳｉＮｘ等によるエッチング時に
第１導電膜３と第２導電膜５を侵さないものであれば、
有機無機を問わず如何なる材質も使用できる。
らかじめ酸化タンタルのコーティング膜２にて表面が被
覆されている。このコーティング膜２は、ＬＰＤ法また
はタンタル膜の熱酸化により、容易に形成できる。３及
び５は夫々ガラス基板１上に形成された第１導電膜及び
第２導電膜であり、例えばＣｒ、ＩＴＯ、Ｔｉなどの導
電性材料が使用できる。４はマスク膜であり、上記導電
性材料に対して例えばＳｉＮｘ等によるエッチング時に
第１導電膜３と第２導電膜５を侵さないものであれば、
有機無機を問わず如何なる材質も使用できる。
【００１１】次に、同図(ａ)から(ｅ)に基づいて、本発
明方法の第１の実施例の工程を解説する。
明方法の第１の実施例の工程を解説する。
【００１２】まず、同図(ａ)に示す如く、あらかじめコ
ーティング膜２にて被覆されたガラス基板１上に、通常
のスパッタ法により、第１導電膜３としてＣｒを膜厚３
０００Åで堆積し、その後マスク膜４としてＳｉＮｘを
膜厚３０００Åで堆積する（堆積工程）。
ーティング膜２にて被覆されたガラス基板１上に、通常
のスパッタ法により、第１導電膜３としてＣｒを膜厚３
０００Åで堆積し、その後マスク膜４としてＳｉＮｘを
膜厚３０００Åで堆積する（堆積工程）。
【００１３】次に、同図(ｂ）に示す如く、マスク膜４
を所定形状にフォトエッチングする（第１のエッチング
工程）。
を所定形状にフォトエッチングする（第１のエッチング
工程）。
【００１４】次に、同図(ｃ)に示す如く、上記フォトエ
ッチングされたマスク膜４をマスクとして硝酸セリウム
アンモニウムと過塩素酸の混合液をエッチャントとして
エッチングするが、その際第１導電膜３は１μｍのサイ
ドエッチが発生するようにオーバーエッチングする（第
２のエッチング工程）。尚、上記エッチャントとしては
１分間に０．１μｍエッチングできるものが一般的であ
るので、それを用いれば１０分間程度で上記１μｍのサ
イドエッチが達成できる。
ッチングされたマスク膜４をマスクとして硝酸セリウム
アンモニウムと過塩素酸の混合液をエッチャントとして
エッチングするが、その際第１導電膜３は１μｍのサイ
ドエッチが発生するようにオーバーエッチングする（第
２のエッチング工程）。尚、上記エッチャントとしては
１分間に０．１μｍエッチングできるものが一般的であ
るので、それを用いれば１０分間程度で上記１μｍのサ
イドエッチが達成できる。
【００１５】次に、同図(ｄ)に示す如く、通常のスパッ
タ法により、第２導電膜５としてＩＴＯを膜厚３０００
Å未満で堆積する。
タ法により、第２導電膜５としてＩＴＯを膜厚３０００
Å未満で堆積する。
【００１６】最後に、同図(ｅ)に示す如く、ＳｉＮｘで
形成したマスク膜４をＢＨＦでエッチング除去すること
で、マスクと同形の第１導電膜３と、その反転形状で第
１導電膜３より薄膜の第２導電膜５が１μｍ以下の間隔
で形成される（第３のエッチング工程）。この時、第２
導電膜５が第１導電膜３より薄膜なのは、第２導電膜５
がマスク膜４のサイドエッチ部分に入り込んでいるた
め、第１導電膜３より厚く第２導電膜５を堆積すると、
マスク膜４と第２導電膜が接触するためである。また、
コーティング膜２がエッチングストッパーとなるので、
ガラス基板１がＢＨＦにより侵されることはない。
形成したマスク膜４をＢＨＦでエッチング除去すること
で、マスクと同形の第１導電膜３と、その反転形状で第
１導電膜３より薄膜の第２導電膜５が１μｍ以下の間隔
で形成される（第３のエッチング工程）。この時、第２
導電膜５が第１導電膜３より薄膜なのは、第２導電膜５
がマスク膜４のサイドエッチ部分に入り込んでいるた
め、第１導電膜３より厚く第２導電膜５を堆積すると、
マスク膜４と第２導電膜が接触するためである。また、
コーティング膜２がエッチングストッパーとなるので、
ガラス基板１がＢＨＦにより侵されることはない。
【００１７】尚、ＢＨＦ以外でエッチング除去される材
質にてマスク膜４を形成するか、もしくは有機材料を用
いたフォトエッチングにてマスク膜４を形成する場合に
は、ＢＨＦを使用する必要がないので、ガラス基板１を
コーティング膜２で被覆しなくてよい。
質にてマスク膜４を形成するか、もしくは有機材料を用
いたフォトエッチングにてマスク膜４を形成する場合に
は、ＢＨＦを使用する必要がないので、ガラス基板１を
コーティング膜２で被覆しなくてよい。
【００１８】図２は、本発明の導電膜の製造方法に係る
第２実施例の各プロセスにおける断面図を、順次(ａ)か
ら(ｅ)を用いて示している。
第２実施例の各プロセスにおける断面図を、順次(ａ)か
ら(ｅ)を用いて示している。
【００１９】同図に於て、６はガラス基板であり、７及
び１０は夫々ガラス基板６上に形成された第１導電膜及
び第２導電膜であり、本発明の第１実施例と同様の導電
性材料が使用できる。８及び９は夫々第１マスク膜及び
第２マスク膜であり、該第２マスク膜９のエッチング時
に第１マスク膜８が侵されなくて、且つ第１マスク膜９
のエッチング時に、第１導電膜７、第２マスク膜８及び
第２導電膜１０が侵されなければ、有機無機を問わず如
何なる材質も使用できる。
び１０は夫々ガラス基板６上に形成された第１導電膜及
び第２導電膜であり、本発明の第１実施例と同様の導電
性材料が使用できる。８及び９は夫々第１マスク膜及び
第２マスク膜であり、該第２マスク膜９のエッチング時
に第１マスク膜８が侵されなくて、且つ第１マスク膜９
のエッチング時に、第１導電膜７、第２マスク膜８及び
第２導電膜１０が侵されなければ、有機無機を問わず如
何なる材質も使用できる。
【００２０】次に、同図(ａ)から(ｅ)に基ずいて、本発
明方法の第２の実施例の工程を解説する。
明方法の第２の実施例の工程を解説する。
【００２１】まず同図(ａ)に示す如く、ガラス基板６上
に、通常のスパッタ法により、第１導電膜７としてＩＴ
Ｏを膜厚１０００Åで堆積し、第１マスク膜８としてＣ
ｒを膜厚６０００Åで堆積し、更に第２マスク膜９とし
てＳｉＮｘを膜厚２０００Åで堆積する（堆積工程）。
に、通常のスパッタ法により、第１導電膜７としてＩＴ
Ｏを膜厚１０００Åで堆積し、第１マスク膜８としてＣ
ｒを膜厚６０００Åで堆積し、更に第２マスク膜９とし
てＳｉＮｘを膜厚２０００Åで堆積する（堆積工程）。
【００２２】次に、同図(ｂ）に示す如く、第２マスク
膜９をＢＨＦで所定形状にエッチングする（第１のエッ
チング工程）。次に、該第２マスク膜９をマスクとし
て、第１マスク膜８を硝酸セリウムアンモニウムと過塩
素酸の混合液をエッチャントとして０．５μｍ程度のサ
イドエッチが発生するようにエッチングする（第２のエ
ッチング工程）。
膜９をＢＨＦで所定形状にエッチングする（第１のエッ
チング工程）。次に、該第２マスク膜９をマスクとし
て、第１マスク膜８を硝酸セリウムアンモニウムと過塩
素酸の混合液をエッチャントとして０．５μｍ程度のサ
イドエッチが発生するようにエッチングする（第２のエ
ッチング工程）。
【００２３】次に、同図(ｃ)に示す如く、第１マスク膜
８と第２マスク膜９をマスクとして塩化第２鉄と塩酸の
混合液をエッチャントとして第１導電膜７をエッチング
するが、その際第１導電膜７は第２マスク膜９に対して
１μｍのサイドエッチが発生する様にオーバーエッチン
グする（第３のエッチング工程）。尚、この制御は第１
実施例同様、エッチャントの種類及び時間の組み合わせ
により制御される。
８と第２マスク膜９をマスクとして塩化第２鉄と塩酸の
混合液をエッチャントとして第１導電膜７をエッチング
するが、その際第１導電膜７は第２マスク膜９に対して
１μｍのサイドエッチが発生する様にオーバーエッチン
グする（第３のエッチング工程）。尚、この制御は第１
実施例同様、エッチャントの種類及び時間の組み合わせ
により制御される。
【００２４】次に、同図(ｄ)に示す如く、第１マスク膜
８を設けた ために、第１マスク膜８及び第２マスク膜
９と第２導電膜１０が接触する該第２導電膜１０の膜厚
が第１導電膜７よりも厚くできるので、第２導電膜１０
として通常のスパッタ法によりＴｉを膜厚３０００Åで
堆積する。
８を設けた ために、第１マスク膜８及び第２マスク膜
９と第２導電膜１０が接触する該第２導電膜１０の膜厚
が第１導電膜７よりも厚くできるので、第２導電膜１０
として通常のスパッタ法によりＴｉを膜厚３０００Åで
堆積する。
【００２５】最後に、同図(ｅ)に示す如く、第１マスク
膜８を硝酸セリウムアンムニウムでエッチング除去する
ことで、マスクと同形の第１導電膜７と、第１及び第２
のマスク膜８、９を設けることで、その反転形状で第１
導電膜７より厚膜の第２導電膜１０が１μｍ以下の間隔
で形成される（第４のエッチング工程）。
膜８を硝酸セリウムアンムニウムでエッチング除去する
ことで、マスクと同形の第１導電膜７と、第１及び第２
のマスク膜８、９を設けることで、その反転形状で第１
導電膜７より厚膜の第２導電膜１０が１μｍ以下の間隔
で形成される（第４のエッチング工程）。
【００２６】更に、本発明は、導電膜間の微細加工に限
定するものではなく、半導体膜間、絶縁膜間に応用で
き、その他導電膜−絶縁膜、絶縁膜−半導体膜、半導体
膜−導電膜の如き各種多層膜に応用でき、導電膜材料も
単層膜に限らず合金膜や多層膜にも応用できる。
定するものではなく、半導体膜間、絶縁膜間に応用で
き、その他導電膜−絶縁膜、絶縁膜−半導体膜、半導体
膜−導電膜の如き各種多層膜に応用でき、導電膜材料も
単層膜に限らず合金膜や多層膜にも応用できる。
【００２７】また、図３はアクティブマトリックスＬＣ
Ｄで使用されているＴＦＴの断面図である。１１はゲー
ト電極、１２はゲート絶縁膜、１３は半導体膜、１４は
ドレイン電極、１５はソース電極、１６は表示電極であ
る。本発明の導電膜の製造方法を用いて、例えば、ドレ
イン電極１４と表示電極１６を形成することで両電極間
を１μｍ以下に形成できる。
Ｄで使用されているＴＦＴの断面図である。１１はゲー
ト電極、１２はゲート絶縁膜、１３は半導体膜、１４は
ドレイン電極、１５はソース電極、１６は表示電極であ
る。本発明の導電膜の製造方法を用いて、例えば、ドレ
イン電極１４と表示電極１６を形成することで両電極間
を１μｍ以下に形成できる。
【００２８】
【発明の効果】本発明によると、導電膜パターンの間隔
は、エッチングプロセスで発生したサイドエッチ寸法で
決定できるので、前記プロセスを精度良くコントロール
することでサブミクロン単位での間隔コントロールが可
能となり、前記誤差原因の影響を排除でき、高精度の位
置合わせが可能となる。従って、リフトオフを繰り返す
従来技術による薄膜間の間隔コントロールよりも、容易
に確実で微細な加工ができるため、品質が向上し、歩留
まりも向上する。
は、エッチングプロセスで発生したサイドエッチ寸法で
決定できるので、前記プロセスを精度良くコントロール
することでサブミクロン単位での間隔コントロールが可
能となり、前記誤差原因の影響を排除でき、高精度の位
置合わせが可能となる。従って、リフトオフを繰り返す
従来技術による薄膜間の間隔コントロールよりも、容易
に確実で微細な加工ができるため、品質が向上し、歩留
まりも向上する。
【図１】図１は、本発明に係る第１実施例の各プロセス
に於断面図である。
に於断面図である。
【図２】図２は、本発明に係る第２実施例の各プロセス
に於断面図である。
に於断面図である。
【図３】図３は、本発明を用いたアクティブマトリック
スＬＣＤで使用されるＴＦＴの断面図である。
スＬＣＤで使用されるＴＦＴの断面図である。
１：ガラス基板 １０：第２導電膜 ２：コーティング膜 １１：ゲート電極 ３：第１導電膜 １２：ゲート絶縁膜 ４：マスク膜 １３：半導体膜 ５：第２導電膜 １４：ドレイン電極 ６：ガラス基板 １５：ソース電極 ７：第１導電膜 １６：表示電極 ８：第１マスク膜 ９：第２マスク膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/336 29/784
Claims (2)
- 【請求項１】 基板上に第１導電膜を形成し、該第１導
電膜上に第１導電膜に対してエッチング選択性のあるマ
スク材料を堆積する堆積工程と、 該マスク材料を所定形状にエッチングする第１のエッチ
ング工程と、 該マスク材料に対して第１導電膜のサイドエッチ寸法を
制御しつつ該第１導電膜をオーバーエッチングする第２
のエッチング工程と、 第１導電膜より薄膜の第２導電膜を全面に堆積し、該マ
スク材料をエッチング除去する第３のエッチング工程か
らなる導電膜の製造方法。 - 【請求項２】 基板上に第１導電膜を形成し、該第１導
電膜上に第１導電膜に対してエッチング選択性のある第
１マスク材料、及び該第１マスク材料に対してエッチン
グ選択性のある第２マスク材料を順次堆積しする堆積工
程と該第２マスク材料を所定形状にエッチングする第１
のエッチング工程と、 該第２マスク材料に対して第１マスク材料のサイドエッ
チ寸法を制御しつつ該第１マスクをオーバーエッチング
する第２のエッチング工程と、 前記第１及び第２のマスク材料に対して第１導電膜をサ
イドエッチ寸法を制御しつつオーバーエッチングする第
３のエッチング工程と、 第１導電膜より厚膜の第２導電膜を全面に堆積し、該マ
スク材料をエッチング除去する第４のエッチング工程か
らなる導電膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17311692A JPH0621052A (ja) | 1992-06-30 | 1992-06-30 | 導電膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17311692A JPH0621052A (ja) | 1992-06-30 | 1992-06-30 | 導電膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621052A true JPH0621052A (ja) | 1994-01-28 |
Family
ID=15954444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17311692A Pending JPH0621052A (ja) | 1992-06-30 | 1992-06-30 | 導電膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621052A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028741A1 (de) * | 1994-04-19 | 1995-10-26 | Siemens Aktiengesellschaft | Mikroelektronisches bauelement und verfahren zu dessen herstellung |
| JP2003536260A (ja) * | 2000-06-03 | 2003-12-02 | ザ・ユニバーシティ・オブ・リバプール | 電子構成部品の製造方法及び電子構成部品 |
| US6890447B2 (en) | 2001-08-03 | 2005-05-10 | Yamaha Corporation | Method of forming noble metal thin film pattern |
| JP5354383B2 (ja) * | 2007-09-11 | 2013-11-27 | 国立大学法人東北大学 | 電子装置の製造方法 |
| JP2015082624A (ja) * | 2013-10-24 | 2015-04-27 | 独立行政法人産業技術総合研究所 | 高コントラスト位置合わせマークを備えたモールドの製造方法 |
-
1992
- 1992-06-30 JP JP17311692A patent/JPH0621052A/ja active Pending
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