JPH05218426A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH05218426A JPH05218426A JP4601892A JP4601892A JPH05218426A JP H05218426 A JPH05218426 A JP H05218426A JP 4601892 A JP4601892 A JP 4601892A JP 4601892 A JP4601892 A JP 4601892A JP H05218426 A JPH05218426 A JP H05218426A
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- effect transistor
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- field effect
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Abstract
(57)【要約】
【目的】 ゲート電圧のコントロールとキャリヤの高移
動度を両立させた高速のＳＯＩＭＯＳＦＥＴを提供する
こと。 【構成】 Ｓｉ基板１上にＳiＯ2等の絶縁層２を形成
し、この絶縁層２上にソース領域３、ドレイン領域４及
びチャネル領域５を形成し、このチャネル領域５上にＳ
iＯ2等のゲート酸化膜６を介してゲート領域７を設けた
構造になっている。そして、前記チャネル領域５は上層
５ａと下層５ｂに分けられ、上層５ａは厚み５００Åで
不純物濃度は１０10cm-3程度とし、下層５ｂは厚み５０
０Åで不純物濃度は５×１０11cm-3程度とする。
動度を両立させた高速のＳＯＩＭＯＳＦＥＴを提供する
こと。 【構成】 Ｓｉ基板１上にＳiＯ2等の絶縁層２を形成
し、この絶縁層２上にソース領域３、ドレイン領域４及
びチャネル領域５を形成し、このチャネル領域５上にＳ
iＯ2等のゲート酸化膜６を介してゲート領域７を設けた
構造になっている。そして、前記チャネル領域５は上層
５ａと下層５ｂに分けられ、上層５ａは厚み５００Åで
不純物濃度は１０10cm-3程度とし、下層５ｂは厚み５０
０Åで不純物濃度は５×１０11cm-3程度とする。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩＭＯＳＦＥＴ（Si
licon On Insulator Metal Oxide Semiconductor Field
Effect Transistor）に関する。
licon On Insulator Metal Oxide Semiconductor Field
Effect Transistor）に関する。
【０００２】
【従来の技術】電界効果トランジスタとして、ラッチア
ップフリー、ソフトエラー耐性、低浮遊容量、集積回路
の三次元化の可能性等において、バルクＳｉ素子にない
利点を有するＳＯＩＭＯＳＦＥＴが注目されている。
ップフリー、ソフトエラー耐性、低浮遊容量、集積回路
の三次元化の可能性等において、バルクＳｉ素子にない
利点を有するＳＯＩＭＯＳＦＥＴが注目されている。
【０００３】上記ＳＯＩＭＯＳＦＥＴの作成方法は、先
ず図３（ａ）に示すように、基板２１上にＳiＯ2等の絶
縁層２２を形成し、この絶縁層２２の上に薄いシリコン
層２３を形成し、このシリコン層２３に不純物として例
えばボロン（アクセプタ原子）を注入し、次いで、図３
（ｂ）に示すように、シリコン層２３の上にＳiＯ2等の
酸化膜２４、ポリシリコン層２５を形成するとともに所
定箇所をレジストマスク２６で覆い、図３（ｃ）に示す
ように酸化膜２４上面までエッチングしてゲート電極２
７を形成し、更に、図３（ｄ）に示すようにゲート電極
２７下方を残してヒ素（ドナー原子）を不純物として注
入することで、シリコン層２３の部分にソース領域２
８、ドレイン領域２９及びチャネル領域３０を形成する
ようにしている。
ず図３（ａ）に示すように、基板２１上にＳiＯ2等の絶
縁層２２を形成し、この絶縁層２２の上に薄いシリコン
層２３を形成し、このシリコン層２３に不純物として例
えばボロン（アクセプタ原子）を注入し、次いで、図３
（ｂ）に示すように、シリコン層２３の上にＳiＯ2等の
酸化膜２４、ポリシリコン層２５を形成するとともに所
定箇所をレジストマスク２６で覆い、図３（ｃ）に示す
ように酸化膜２４上面までエッチングしてゲート電極２
７を形成し、更に、図３（ｄ）に示すようにゲート電極
２７下方を残してヒ素（ドナー原子）を不純物として注
入することで、シリコン層２３の部分にソース領域２
８、ドレイン領域２９及びチャネル領域３０を形成する
ようにしている。
【０００４】
【発明が解決しようとする課題】上述したＳＯＩＭＯＳ
ＦＥＴにおいて、しきい値電圧（Ｖth）はボロンの注入
量に依存する。したがって適当なしきい値電圧を得るた
めにはボロンの注入量を多くしなければならない。一
方、ゲート領域下方のチャネル領域のボロン濃度が高い
と、不純物による散乱によりキャリヤの移動度が低下す
る不利がある。したがって従来のＳＯＩＭＯＳＦＥＴで
はしきい値電圧とキャリヤの移動度を両立させることが
困難であった。
ＦＥＴにおいて、しきい値電圧（Ｖth）はボロンの注入
量に依存する。したがって適当なしきい値電圧を得るた
めにはボロンの注入量を多くしなければならない。一
方、ゲート領域下方のチャネル領域のボロン濃度が高い
と、不純物による散乱によりキャリヤの移動度が低下す
る不利がある。したがって従来のＳＯＩＭＯＳＦＥＴで
はしきい値電圧とキャリヤの移動度を両立させることが
困難であった。
【０００５】
【課題を解決するための手段】上記課題を解決すべく本
発明は、ＳＯＩＭＯＳＦＥＴのチャネル領域を不純物濃
度の低い上層と不純物濃度の高い下層とに分けた。
発明は、ＳＯＩＭＯＳＦＥＴのチャネル領域を不純物濃
度の低い上層と不純物濃度の高い下層とに分けた。
【０００６】
【作用】しきい値電圧（Ｖth）は不純物濃度の高い下層
にてコントロールし、キャリヤの移動は不純物濃度の低
い上層で行なわれる。
にてコントロールし、キャリヤの移動は不純物濃度の低
い上層で行なわれる。
【０００７】
【実施例】以下に本発明の実施例を添付図面に基づいて
説明する。ここで、図１は本発明に係る電界効果トラン
ジスタの断面図、図２は同電界効果トランジスタの製作
方法を示す図である。
説明する。ここで、図１は本発明に係る電界効果トラン
ジスタの断面図、図２は同電界効果トランジスタの製作
方法を示す図である。
【０００８】本発明の電界効果トランジスタはＳｉ基板
１上にＳiＯ2等の絶縁層２を形成し、この絶縁層２上に
ソース領域３、ドレイン領域４及びチャネル領域５を形
成し、このチャネル領域５上にＳiＯ2等のゲート酸化膜
６を介してゲート領域７を設けた構造になっている。そ
して、前記チャネル領域５は不純物濃度の低い上層５ａ
と不純物濃度の高い下層５ｂに分けられている。具体的
には上層５ａは厚み５００Åで不純物濃度は１０10cm-3
程度とし、下層５ｂは厚み５００Åで不純物濃度は５×
１０11cm-3程度とする。
１上にＳiＯ2等の絶縁層２を形成し、この絶縁層２上に
ソース領域３、ドレイン領域４及びチャネル領域５を形
成し、このチャネル領域５上にＳiＯ2等のゲート酸化膜
６を介してゲート領域７を設けた構造になっている。そ
して、前記チャネル領域５は不純物濃度の低い上層５ａ
と不純物濃度の高い下層５ｂに分けられている。具体的
には上層５ａは厚み５００Åで不純物濃度は１０10cm-3
程度とし、下層５ｂは厚み５００Åで不純物濃度は５×
１０11cm-3程度とする。
【０００９】以上において、ゲート領域７に電圧を印加
してチャネル領域５の抵抗をコントロールしてソース領
域３とドレイン領域４間に電流を流す場合、チャネル領
域５の上層５ａの方が下層５ｂに比べて低濃度なので、
キャリヤの移動度が高く、したがって電流は上層５ａの
部分を流れる。
してチャネル領域５の抵抗をコントロールしてソース領
域３とドレイン領域４間に電流を流す場合、チャネル領
域５の上層５ａの方が下層５ｂに比べて低濃度なので、
キャリヤの移動度が高く、したがって電流は上層５ａの
部分を流れる。
【００１０】次に、上記の電界効果トランジスタ（ＳＯ
ＩＭＯＳＦＥＴ）の作成方法を図２（ａ）〜（ｅ）に基
づいて説明する。先ず図２（ａ）に示すように、Ｓｉ基
板１上にＳiＯ2等の絶縁層２を形成し、この絶縁層２上
に厚さ１０００Åのシリコン（Ｓｉ）層８をエピタキシ
ャル成長等によって形成し、このシリコン層８に不純物
としてボロン（アクセプタ原子）を注入する。ここで不
純物濃度はキャリヤの散乱が起らない程度の濃度つまり
前記したように１０10cm-3程度とする。
ＩＭＯＳＦＥＴ）の作成方法を図２（ａ）〜（ｅ）に基
づいて説明する。先ず図２（ａ）に示すように、Ｓｉ基
板１上にＳiＯ2等の絶縁層２を形成し、この絶縁層２上
に厚さ１０００Åのシリコン（Ｓｉ）層８をエピタキシ
ャル成長等によって形成し、このシリコン層８に不純物
としてボロン（アクセプタ原子）を注入する。ここで不
純物濃度はキャリヤの散乱が起らない程度の濃度つまり
前記したように１０10cm-3程度とする。
【００１１】次いで図２（ｂ）に示すように、ボロン
（アクセプタ原子）を注入する。この場合の注入深さは
シリコン層８の下半分つまり５００Åとし、その濃度は
しきい値電圧（Ｖth）を所望の値とする濃度つまり前記
したように５×１０11cm-3程度とする。そして、不純物
を注入したら不純物の再分布が生じない条件、例えばラ
ンプアニール等で短時間の熱処理を行なう。
（アクセプタ原子）を注入する。この場合の注入深さは
シリコン層８の下半分つまり５００Åとし、その濃度は
しきい値電圧（Ｖth）を所望の値とする濃度つまり前記
したように５×１０11cm-3程度とする。そして、不純物
を注入したら不純物の再分布が生じない条件、例えばラ
ンプアニール等で短時間の熱処理を行なう。
【００１２】この後図２（ｃ）に示すように、シリコン
層８の上にＳiＯ2等の酸化膜６及びポリシリコン層９を
形成し、ポリシリコン層９上面の一部をレジストマスク
１０で覆ってパターンニングし、次いでプラズマ等で酸
化膜６上面までエッチングを行ない、図２（ｄ）に示す
ようにゲート領域７を形成する。
層８の上にＳiＯ2等の酸化膜６及びポリシリコン層９を
形成し、ポリシリコン層９上面の一部をレジストマスク
１０で覆ってパターンニングし、次いでプラズマ等で酸
化膜６上面までエッチングを行ない、図２（ｄ）に示す
ようにゲート領域７を形成する。
【００１３】更に図２（ｅ）に示すように、ゲート領域
７下方領域を残してヒ素（ドナー原子）を注入する。こ
の操作によりシリコン層８内にソース領域３、ドレイン
領域４及び低濃度の上層５ａと高濃度の下層５ｂからな
るチャネル領域５が形成される。そして更に、レジスト
マスク１０をアッシングにて除去することで、図１に示
した本発明の電界効果トランジスタ（ＳＯＩＭＯＳＦＥ
Ｔ）が得られる。
７下方領域を残してヒ素（ドナー原子）を注入する。こ
の操作によりシリコン層８内にソース領域３、ドレイン
領域４及び低濃度の上層５ａと高濃度の下層５ｂからな
るチャネル領域５が形成される。そして更に、レジスト
マスク１０をアッシングにて除去することで、図１に示
した本発明の電界効果トランジスタ（ＳＯＩＭＯＳＦＥ
Ｔ）が得られる。
【００１４】
【発明の効果】以上に説明したように本発明によれば、
ＳＯＩＭＯＳ電界効果トランジスタにおいて、チャネル
領域を不純物濃度の低い上層と不純物濃度の高い下層と
に分けたので、しきい値電圧（Ｖth）は不純物濃度の高
い下層にてコントロールし、キャリヤの移動は不純物濃
度の低い上層で行うことができ、したがってしきい値電
圧のコントロールとキャリヤの高移動度を両立させた高
速デバイスを実現できる。
ＳＯＩＭＯＳ電界効果トランジスタにおいて、チャネル
領域を不純物濃度の低い上層と不純物濃度の高い下層と
に分けたので、しきい値電圧（Ｖth）は不純物濃度の高
い下層にてコントロールし、キャリヤの移動は不純物濃
度の低い上層で行うことができ、したがってしきい値電
圧のコントロールとキャリヤの高移動度を両立させた高
速デバイスを実現できる。
【図１】本発明に係る電界効果トランジスタの断面図
【図２】本発明に係る電界効果トランジスタの製作方法
を示す図
を示す図
【図３】従来の電界効果トランジスタの製作方法を示す
図
図
１…Ｓｉ基板、２…絶縁層、３…ソース領域、４…ドレ
イン領域、５…チャネル領域、５ａ…上層、５ｂ…下
層、６…ゲート酸化膜、７…ゲート領域。
イン領域、５…チャネル領域、５ａ…上層、５ｂ…下
層、６…ゲート酸化膜、７…ゲート領域。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係る電界効果トランジスタの断面図
【図２】本発明に係る電界効果トランジスタの製作方法
を示す図
を示す図
【図３】本発明に係る電界効果トランジスタの製作方法
を示す図
を示す図
【図４】従来の電界効果トランジスタの製作方法を示す
図
図
【符号の説明】 １…Ｓｉ基板、２…絶縁層、３…ソース領域、４…ドレ
イン領域、５…チャネル領域、５ａ…上層、５ｂ…下
層、６…ゲート酸化膜、７…ゲート領域。
イン領域、５…チャネル領域、５ａ…上層、５ｂ…下
層、６…ゲート酸化膜、７…ゲート領域。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【手続補正書】
【提出日】平成４年１２月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＳＯＩＭＯＳＦＥＴ（Si
licon On Insulator Metal Oxide Semiconductor Field
Effect Transistor）に関する。
licon On Insulator Metal Oxide Semiconductor Field
Effect Transistor）に関する。
【０００２】
【従来の技術】電界効果トランジスタとして、ラッチア
ップフリー、ソフトエラー耐性、低浮遊容量、集積回路
の三次元化の可能性等において、バルクＳｉ素子にない
利点を有するＳＯＩＭＯＳＦＥＴが注目されている。
ップフリー、ソフトエラー耐性、低浮遊容量、集積回路
の三次元化の可能性等において、バルクＳｉ素子にない
利点を有するＳＯＩＭＯＳＦＥＴが注目されている。
【０００３】上記ＳＯＩＭＯＳＦＥＴの作成方法は、先
ず図４（ａ）に示すように、基板２１上にＳiＯ2等の絶
縁層２２を形成し、この絶縁層２２の上に薄いシリコン
層２３を形成し、このシリコン層２３に不純物として例
えばボロン（アクセプタ原子）を注入し、次いで、図４
（ｂ）に示すように、シリコン層２３の上にＳiＯ2等の
酸化膜２４、ポリシリコン層２５を形成するとともに所
定箇所をレジストマスク２６で覆い、図４（ｃ）に示す
ように酸化膜２４上面までエッチングしてゲート電極２
７を形成し、更に、図４（ｄ）に示すようにゲート電極
２７下方を残してヒ素（ドナー原子）を不純物として注
入することで、シリコン層２３の部分にソース領域２
８、ドレイン領域２９及びチャネル領域３０を形成する
ようにしている。
ず図４（ａ）に示すように、基板２１上にＳiＯ2等の絶
縁層２２を形成し、この絶縁層２２の上に薄いシリコン
層２３を形成し、このシリコン層２３に不純物として例
えばボロン（アクセプタ原子）を注入し、次いで、図４
（ｂ）に示すように、シリコン層２３の上にＳiＯ2等の
酸化膜２４、ポリシリコン層２５を形成するとともに所
定箇所をレジストマスク２６で覆い、図４（ｃ）に示す
ように酸化膜２４上面までエッチングしてゲート電極２
７を形成し、更に、図４（ｄ）に示すようにゲート電極
２７下方を残してヒ素（ドナー原子）を不純物として注
入することで、シリコン層２３の部分にソース領域２
８、ドレイン領域２９及びチャネル領域３０を形成する
ようにしている。
【０００４】
【発明が解決しようとする課題】上述したＳＯＩＭＯＳ
ＦＥＴにおいて、しきい値電圧（Ｖth）はボロンの注入
量に依存する。したがって適当なしきい値電圧を得るた
めにはボロンの注入量を多くしなければならない。一
方、ゲート領域下方のチャネル領域のボロン濃度が高い
と、不純物による散乱によりキャリヤの移動度が低下す
る不利がある。したがって従来のＳＯＩＭＯＳＦＥＴで
はしきい値電圧とキャリヤの移動度を両立させることが
困難であった。
ＦＥＴにおいて、しきい値電圧（Ｖth）はボロンの注入
量に依存する。したがって適当なしきい値電圧を得るた
めにはボロンの注入量を多くしなければならない。一
方、ゲート領域下方のチャネル領域のボロン濃度が高い
と、不純物による散乱によりキャリヤの移動度が低下す
る不利がある。したがって従来のＳＯＩＭＯＳＦＥＴで
はしきい値電圧とキャリヤの移動度を両立させることが
困難であった。
【０００５】
【課題を解決するための手段】上記課題を解決すべく本
発明は、ＳＯＩＭＯＳＦＥＴのチャネル領域を不純物濃
度の低い上層と不純物濃度の高い下層とに分けた。
発明は、ＳＯＩＭＯＳＦＥＴのチャネル領域を不純物濃
度の低い上層と不純物濃度の高い下層とに分けた。
【０００６】
【作用】しきい値電圧（Ｖth）は不純物濃度の高い下層
にてコントロールし、キャリヤの移動は不純物濃度の低
い上層で行なわれる。
にてコントロールし、キャリヤの移動は不純物濃度の低
い上層で行なわれる。
【０００７】
【実施例】以下に本発明の実施例を添付図面に基づいて
説明する。ここで、図１は本発明に係る電界効果トラン
ジスタの断面図、図２、図３は同電界効果トランジスタ
の製作方法を示す図である。
説明する。ここで、図１は本発明に係る電界効果トラン
ジスタの断面図、図２、図３は同電界効果トランジスタ
の製作方法を示す図である。
【０００８】本発明の電界効果トランジスタはＳｉ基板
１上にＳiＯ2等の絶縁層２を形成し、この絶縁層２上に
ソース領域３、ドレイン領域４及びチャネル領域５を形
成し、このチャネル領域５上にＳiＯ2等のゲート酸化膜
６を介してゲート領域７を設けた構造になっている。そ
して、前記チャネル領域５は不純物濃度の低い上層５ａ
と不純物濃度の高い下層５ｂに分けられている。具体的
には上層５ａは厚み５００Åで不純物濃度は１０10cm-3
程度とし、下層５ｂは厚み５００Åで不純物濃度は５×
１０11cm-3程度とする。
１上にＳiＯ2等の絶縁層２を形成し、この絶縁層２上に
ソース領域３、ドレイン領域４及びチャネル領域５を形
成し、このチャネル領域５上にＳiＯ2等のゲート酸化膜
６を介してゲート領域７を設けた構造になっている。そ
して、前記チャネル領域５は不純物濃度の低い上層５ａ
と不純物濃度の高い下層５ｂに分けられている。具体的
には上層５ａは厚み５００Åで不純物濃度は１０10cm-3
程度とし、下層５ｂは厚み５００Åで不純物濃度は５×
１０11cm-3程度とする。
【０００９】以上において、ゲート領域７に電圧を印加
してチャネル領域５の抵抗をコントロールしてソース領
域３とドレイン領域４間に電流を流す場合、チャネル領
域５の上層５ａの方が下層５ｂに比べて低濃度なので、
キャリヤの移動度が高く、したがって電流は上層５ａの
部分を流れる。
してチャネル領域５の抵抗をコントロールしてソース領
域３とドレイン領域４間に電流を流す場合、チャネル領
域５の上層５ａの方が下層５ｂに比べて低濃度なので、
キャリヤの移動度が高く、したがって電流は上層５ａの
部分を流れる。
【００１０】次に、上記の電界効果トランジスタ（ＳＯ
ＩＭＯＳＦＥＴ）の作成方法を図２（ａ）〜（ｂ）、図
３（ａ）〜（ｃ）に基づいて説明する。先ず図２（ａ）
に示すように、Ｓｉ基板１上にＳiＯ2等の絶縁層２を形
成し、この絶縁層２上に厚さ１０００Åのシリコン（Ｓ
ｉ）層８をエピタキシャル成長等によって形成し、この
シリコン層８に不純物としてボロン（アクセプタ原子）
を注入する。ここで不純物濃度はキャリヤの散乱が起ら
ない程度の濃度つまり前記したように１０10cm-3程度と
する。
ＩＭＯＳＦＥＴ）の作成方法を図２（ａ）〜（ｂ）、図
３（ａ）〜（ｃ）に基づいて説明する。先ず図２（ａ）
に示すように、Ｓｉ基板１上にＳiＯ2等の絶縁層２を形
成し、この絶縁層２上に厚さ１０００Åのシリコン（Ｓ
ｉ）層８をエピタキシャル成長等によって形成し、この
シリコン層８に不純物としてボロン（アクセプタ原子）
を注入する。ここで不純物濃度はキャリヤの散乱が起ら
ない程度の濃度つまり前記したように１０10cm-3程度と
する。
【００１１】次いで図２（ｂ）に示すように、ボロン
（アクセプタ原子）を注入する。この場合の注入深さは
シリコン層８の下半分つまり５００Åとし、その濃度は
しきい値電圧（Ｖth）を所望の値とする濃度つまり前記
したように５×１０11cm-3程度とする。そして、不純物
を注入したら不純物の再分布が生じない条件、例えばラ
ンプアニール等で短時間の熱処理を行なう。
（アクセプタ原子）を注入する。この場合の注入深さは
シリコン層８の下半分つまり５００Åとし、その濃度は
しきい値電圧（Ｖth）を所望の値とする濃度つまり前記
したように５×１０11cm-3程度とする。そして、不純物
を注入したら不純物の再分布が生じない条件、例えばラ
ンプアニール等で短時間の熱処理を行なう。
【００１２】この後図３（ａ）に示すように、シリコン
層８の上にＳiＯ2等の酸化膜６及びポリシリコン層９を
形成し、ポリシリコン層９上面の一部をレジストマスク
１０で覆ってパターンニングし、次いでプラズマ等で酸
化膜６上面までエッチングを行ない、図３（ｂ）に示す
ようにゲート領域７を形成する。
層８の上にＳiＯ2等の酸化膜６及びポリシリコン層９を
形成し、ポリシリコン層９上面の一部をレジストマスク
１０で覆ってパターンニングし、次いでプラズマ等で酸
化膜６上面までエッチングを行ない、図３（ｂ）に示す
ようにゲート領域７を形成する。
【００１３】更に図３（ｃ）に示すように、ゲート領域
７下方領域を残してヒ素（ドナー原子）を注入する。こ
の操作によりシリコン層８内にソース領域３、ドレイン
領域４及び低濃度の上層５ａと高濃度の下層５ｂからな
るチャネル領域５が形成される。そして更に、レジスト
マスク１０をアッシングにて除去することで、図１に示
した本発明の電界効果トランジスタ（ＳＯＩＭＯＳＦＥ
Ｔ）が得られる。
７下方領域を残してヒ素（ドナー原子）を注入する。こ
の操作によりシリコン層８内にソース領域３、ドレイン
領域４及び低濃度の上層５ａと高濃度の下層５ｂからな
るチャネル領域５が形成される。そして更に、レジスト
マスク１０をアッシングにて除去することで、図１に示
した本発明の電界効果トランジスタ（ＳＯＩＭＯＳＦＥ
Ｔ）が得られる。
【００１４】
【発明の効果】以上に説明したように本発明によれば、
ＳＯＩＭＯＳ電界効果トランジスタにおいて、チャネル
領域を不純物濃度の低い上層と不純物濃度の高い下層と
に分けたので、しきい値電圧（Ｖth）は不純物濃度の高
い下層にてコントロールし、キャリヤの移動は不純物濃
度の低い上層で行うことができ、したがってしきい値電
圧のコントロールとキャリヤの高移動度を両立させた高
速デバイスを実現できる。
ＳＯＩＭＯＳ電界効果トランジスタにおいて、チャネル
領域を不純物濃度の低い上層と不純物濃度の高い下層と
に分けたので、しきい値電圧（Ｖth）は不純物濃度の高
い下層にてコントロールし、キャリヤの移動は不純物濃
度の低い上層で行うことができ、したがってしきい値電
圧のコントロールとキャリヤの高移動度を両立させた高
速デバイスを実現できる。
Claims (2)
- 【請求項１】 絶縁体上にシリコン（Ｓｉ）層を形成
し、このシリコン層にアクセプタ原子及びドナー原子を
注入してシリコン層内にチャネル領域、ソース領域及び
ドレイン領域を形成した電界効果トランジスタにおい
て、前記チャネル領域は低濃度の上層と高濃度の下層か
らなることを特徴とする電界効果トランジスタ。 - 【請求項２】 前記高濃度の下層の不純物濃度はしきい
値電圧（Ｖth）を基準にして決定し、前記低濃度の上層
の不純物濃度はキャリヤの移動度を基準にして決定して
いることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4601892A JPH05218426A (ja) | 1992-01-31 | 1992-01-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4601892A JPH05218426A (ja) | 1992-01-31 | 1992-01-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218426A true JPH05218426A (ja) | 1993-08-27 |
Family
ID=12735312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4601892A Pending JPH05218426A (ja) | 1992-01-31 | 1992-01-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218426A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270846A (ja) * | 2001-03-12 | 2002-09-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7129543B1 (en) | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
| JP2010245484A (ja) * | 2009-03-17 | 2010-10-28 | Ricoh Co Ltd | Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを内蔵した半導体装置ならびに該半導体装置を用いた電子機器 |
-
1992
- 1992-01-31 JP JP4601892A patent/JPH05218426A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129543B1 (en) | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
| JP2002270846A (ja) * | 2001-03-12 | 2002-09-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2010245484A (ja) * | 2009-03-17 | 2010-10-28 | Ricoh Co Ltd | Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを内蔵した半導体装置ならびに該半導体装置を用いた電子機器 |
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