KR20070053844A

KR20070053844A - 반도체소자의 듀얼 게이트 형성방법

Info

Publication number: KR20070053844A
Application number: KR1020050111551A
Authority: KR
Inventors: 김동석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-11-22
Filing date: 2005-11-22
Publication date: 2007-05-28

Abstract

본 발명의 반도체소자의 듀얼 게이트(dual gate) 형성방법은, NMOS 트랜지스터가 형성되는 제1 영역 및 PMOS 트랜지스터가 형성되는 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 n형 불순물이온으로 도핑된 게이트도전막을 형성하는 단계와, 게이트도전막 위에 비정질-카본막패턴을 형성하여 제2 영역의 게이트도전막 표면을 노출시키는 단계와, 비정질-카본막패턴에 의해 노출된 게이트도전막 표면에 p형 불순물이온을 카운터 도핑시켜, 제1 영역에서 n채널형으로 도핑된 제1 게이트도전막 및 제2 영역에서 p채널형으로 도핑된 제2 게이트도전막을 형성하는 단계와, 그리고 비정질-카본막패턴을 제거하는 단계를 포함한다.

듀얼 게이트, 카운터 도핑, 비정질-카본(Amorphous-Carbon)막

Description

반도체소자의 듀얼 게이트 형성방법{Method of fabricating the dual gate in semiconductor device}

도 1 내지 도 5는 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 듀얼 게이트(dual gate) 형성방법에 관한 것이다.

일반적으로 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 소자는 p채널형의 PMOS 트랜지스터와 n채널형의 NMOS 트랜지스터를 하나의 반도체기판에 형성하여 상보적인 동작을 수행하도록 한 반도체소자이다. 이와 같은 구조는 반도체소자 전체의 효율을 높이고 동작속도를 개선할 수 있는 등의 특성을 가지고 있으므로, 고속 및 고성능을 요구하는 로직소자 및 메모리소자에 적용된다. 상기 상보형 모스 소자에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 서로 다른 도전형으로 도핑되는데, 이와 같은 구조를 듀얼게이트(dual gate) 구조라 한다.

상기와 같은 듀얼게이트를 형성하는 종래의 방법을 개략적으로 설명하면, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 n형 불순물이온이 도핑된 폴리실리콘막을 형성한다. 그리고 포토레지스트막패턴을 이용하여 PMOS 트랜지스터가 형성될 영역을 오픈(open)시킨다. 다음에 보론(B)과 같은 p형 불순물이온을 카운터 도핑(counter doping)하여 p형 불순물영역으로 도핑된 PMOS 트랜지스터의 게이트도전막을 형성한다. 그리고 상기 카운터 도핑이 끝나면 포토레지스트막패턴을 스트립(strip)한다.

그런데 이와 같은 종래의 방법은, 카운터 도핑을 이용하기 때문에 p형 불순물이온의 도즈(dose)가 높아야 한다. 현재 사용하고 있는 이온장비로는 한 번의 이온주입만으로 높은 도즈의 p형 불순물이온을 카운터 도핑시키는데 한계가 있으므로, 통상적으로 2회 내지 8회와 같이 수차례의 이온주입공정을 연속적으로 수행하고 있다. 그러나 이와 같이 수차례 반복되는 이온주입공정에 의해 이온주입마스크막패턴으로 사용되는 포토레지스트막패턴이 경화되고, 이에 따라 카운터 도핑이 끝난 뒤 포토레지스트막패턴을 스트립하는 과정에서, 포토레지스트막패턴이 완전히 제거되지 않으며, 이와 같은 포토레지스트막패턴의 잔류물(residue)에 의해 후속공정이 원활하게 진행되지 못한다는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는, 카운터 도핑을 위한 이온주입공정이 수차례 연속적으로 수행되더라도 이온주입마스크막의 잔류물이 발생되지 않도록 하는 반도체소자의 듀얼 게이트 형성방법에 관한 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법은, NMOS 트랜지스터가 형성되는 제1 영역 및 PMOS 트랜지스터가 형성되는 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막 위에 n형 불순물이온으로 도핑된 게이트도전막을 형성하는 단계; 상기 게이트도전막 위에 비정질-카본막패턴을 형성하여 상기 제2 영역의 게이트도전막 표면을 노출시키는 단계; 상기 비정질-카본막패턴에 의해 노출된 게이트도전막 표면에 p형 불순물이온을 카운터 도핑시켜, 상기 제1 영역에서 n채널형으로 도핑된 제1 게이트도전막 및 상기 제2 영역에서 p채널형으로 도핑된 제2 게이트도전막을 형성하는 단계; 및 상기 비정질-카본막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 게이트도전막은 폴리실리콘막으로 형성할 수 있다.

상기 비정질-카본막패턴을 형성하는 단계는, 상기 게이트도전막 위에 비정질-카본막을 형성하는 단계와, 상기 비정질-카본막 위에 상기 제2 영역의 비정질-카본막 표면을 노출시키는 포토레지스트막패턴을 형성하는 단계와, 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 비정질-카본막의 노출부분을 제거하여 상기 제2 영역의 게이트도전막 표면을 노출시키는 비정질-카본막패턴을 형성하는 단계와, 그리고 상기 포토레지스트막패턴을 제거하는 단계를 포함할 수 있다.

이 경우, 상기 비정질-카본막을 형성하는 단계는, 플라즈마엔핸스드 화학기상증착방법을 사용하여 수행할 수 있다.

상기 비정질-카본막패턴을 제거하는 단계는 습식세정방법을 사용하여 수행할 수 있다.

본 발명에 있어서, 상기 비정질-카본막패턴을 제거한 후에 급속열처리를 수행하는 단계를 더 포함할 수도 있다.

또한, 상기 비정질-카본막패턴을 제거한 후에 상기 제1 및 제2 게이트도전막의 표면이 일정 두께 제거되도록 평탄화를 수행하는 단계를 더 포함할 수도 있다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.

먼저 도 1을 참조하면, 셀영역 및 주변회로영역을 갖는 반도체기판(100)에 트랜치 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 반도체기판(100)의 주변회로영역은 다시 제1 영역(200) 및 제2 영역(300)으로 나누어지는데, 제1 영역(200)은 n채널형의 NMOS 트랜지스터가 형성되는 영역이고, 제2 영역(300)은 p채널형의 PMOS 트랜지스터가 형성되는 영역이다. 다음에 소정의 마스크막패턴(미도시)을 이용한 식각으로 셀영역 내에 리세스채널을 위한 트랜치(104)를 형성한다. 다음에 전면에 게이트절연막(106)을 형성한다. 비록 도면에서는 셀영역 내에 게이트절연막이 도시되어 있지 않지만, 이는 도면의 간단을 위한 것으로서, 셀영역 내에서 게이트절연막(106)이 형성된다는 것은 당연하다. 다음에 게이트절연막(106) 위에 n채널형으로 도핑된 폴리실리콘막(108)을 형성한다. 이때 셀영역에서는 리세스채널을 위한 트랜치(104)가 폴리실리콘막(108)에 의해 매립되며, 이에 따라 폴리실리콘막(108)의 표면형상은 일정한 깊이의 그루브(groove)가 만들어진다. 상기 폴리실리콘막(108)을 n채널형으로 도핑시키기 위해서는, 폴리실리콘막(108)을 증착시킬때 포스포러스(P)를 함께 주입시킨다.

다음에 폴리실리콘막(108) 위에 비정질-카본(Amorphous-Carbon)(CxHy)막(110)을 형성한다. 비정질-카본막(110)은 플라즈마엔핸스드 화학기상증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)방법을 사용하여 형성한다. 이때 증착온도는 대략 200-600℃이고, 탄소와 수소의 비(C:H)는 대략 90-60:10-40이며, 경우에 따라서는 10% 이하의 질소(N)를 사용할 수도 있다. 이와 같은 플라즈마엔핸스드 화학기상증착방법에 의한 비정질-카본막(110)의 형성은 매엽식 장비에서 이루어진다.

다음에 도 2를 참조하면, 비정질-카본막(110) 위에 포토레지스트막패턴(112)을 형성한다. 이 포토레지스트막패턴(112)은 셀영역을 모두 덮는 반면에, 주변회로영역은 일부만 덮는다. 구체적으로 상기 포토레지스트막패턴(112)은 주변회로영역 중 제1 영역(200)은 덮고 제2 영역(300)은 노출시키는 개구부(114)를 갖는다.

다음에 도 3을 참조하면, 상기 포토레지스트막패턴(112)을 식각마스크로 한 식각으로 제2 영역(300)에서 노출된 비정질-카본막(110)을 제거한다. 그러면 셀영역과, 주변회로영역의 제1 영역(200)에 배치된 폴리실리콘막(108)은 덮고, 주변회 로영역의 제2 영역(300)에 배치된 폴리실리콘막은 노출시키는 비정질-카본막패턴(111)이 만들어진다. 다음에 포토레지스트막패턴(112)을 제거하고, 도면에서 화살표로 나타낸 바와 같이, 비정질-카본막패턴(111)을 이온주입마스크막으로 한 이온주입으로 폴리실리콘막(108)의 노출부분에 대해 이온주입을 수행한다. 이때 주입되는 불순물이온(116)은 p형 불순물이온, 예컨대 보론(B) 이온이며, 따라서 주변회로영역의 제2 영역(300)에 배치된 폴리실리콘막(108)에 대한 카운터 도핑이 이루어진다.

상기 카운터 도핑은 빔라인(beamline)을 이용한 방법, 플라즈마 도핑(plasma doping) 방법, 또는 클러스터-이온(cluster-ion) 방법을 사용하여 수행할 수 있다. 빔라인을 이용하는 경우, 상기 카운터 도핑은, BF₃ 가스를 소스가스로 사용하여, 대략 2-10KeV의 주입에너지와, 대략 1.0×10¹⁶-3.0×10¹⁶ions/㎠의 주입농도로, 싱글타입 또는 배치타입의 장비에서 이루어진다. 플라즈마 도핑 방법을 이용하는 경우, 싱글 타입의 플라즈마 도핑장비에서, BF₃ 가스를 플라즈마 상태로 여기시킨 후, 200eV-20KeV의 주입에너지와, 대략 1.0×10¹⁴-3.0×10¹⁶ions/㎠의 주입농도로 이루어진다. 클러스터-이온 방법을 이용하는 경우, B18H22의 클러스터-이온 소스를 사용하며, 대략 20-160KeV의 주입에너지와, 대략 1.0×10¹⁴-3.0×10¹⁵ions/㎠의 주입농도로 싱글타입 또는 배치타입의 장비에서 이루어진다.

다음에 도 4를 참조하면, 비정질-카본막패턴(111)을 제거한다. 이때 제거방 법으로는, 주변회로영역의 제2 영역(300)에서 노출되어 있는 폴리실리콘막(108)의 손실(loss)을 최소화하기 위하여 습식세정방법을 사용한다. 상기 비정질-카본막패턴(111)을 제거한 후에는, 비정질-카본막패턴(111)의 수소(H) 잔류성분이 반도체기판(100)으로 확산되는 것을 방지하기 위하여, N₂ 분위기 및 대략 800-1100℃의 온도에서의 급속열처리공정(RTP; Rapid Thermal Processing)을 대략 10-30초동안 수행한다.

다음에 도 5를 참조하면, 셀영역의 폴리실리콘막(108) 표면형상을 평평하게 하기 위하여 화학적기계적평탄화(CMP; Chemical Mechanical Polishing)방법을 이용한 평탄화를 수행한다. 상기 평탄화는, 도 4의 점선(A)으로 표시된 부분까지 수행되어 주입된 p형 불순물이온(도 4의 116)에 대한 어택(attack)이 최소화되도록 평탄화조건을 최적화하여 수행한다. 상기 평탄화가 이루어지면, 주변회로영역에서 NMOS 트랜지스터가 형성될 제1 영역(200)에는 n형 불순물이온으로 도핑된 제1 폴리실리콘막(108N)이 배치되고, 주변회로영역에서 PMOS 트랜지스터가 형성될 제2 영역(300)에는 p형 불순물이온으로 도핑된 제2 폴리실리콘막(108P)이 배치된다. 다음에 도면에 나타내지는 않았지만, 게이트스택을 완전하기 위하여, 전면에 금속실리사이드막 및 게이트하드마스크막을 형성한 후, 통상의 패터닝을 수행한다.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 의하면, 이온주입마스크막패턴으로서 포토레지스트막패턴이 아닌 비정질-카 본막패턴을 사용함으로써, PMOS 트랜지스터의 게이트도전막을 p형 불순물이온으로 도핑시키기 위한 카운터 도핑을 수차례 반복적으로 수행하더라도 카운터 도핑이 끝난 뒤 비정질-카본막패턴을 용이하게 제거할 수 있으며, 이에 따라 후속공정에 나쁜 영향을 끼치지 않는다는 이점이 제공된다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims

NMOS 트랜지스터가 형성되는 제1 영역 및 PMOS 트랜지스터가 형성되는 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;

상기 게이트절연막 위에 n형 불순물이온으로 도핑된 게이트도전막을 형성하는 단계;

상기 게이트도전막 위에 비정질-카본막패턴을 형성하여 상기 제2 영역의 게이트도전막 표면을 노출시키는 단계;

상기 비정질-카본막패턴에 의해 노출된 게이트도전막 표면에 p형 불순물이온을 카운터 도핑시켜, 상기 제1 영역에서 n채널형으로 도핑된 제1 게이트도전막 및 상기 제2 영역에서 p채널형으로 도핑된 제2 게이트도전막을 형성하는 단계; 및

상기 비정질-카본막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
제1항에 있어서,

상기 게이트도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
제1항에 있어서, 상기 비정질-카본막패턴을 형성하는 단계는,

상기 게이트도전막 위에 비정질-카본막을 형성하는 단계;

상기 비정질-카본막 위에 상기 제2 영역의 비정질-카본막 표면을 노출시키는 포토레지스트막패턴을 형성하는 단계;

상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 비정질-카본막의 노출부분을 제거하여 상기 제2 영역의 게이트도전막 표면을 노출시키는 비정질-카본막패턴을 형성하는 단계; 및

상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
제3항에 있어서,

상기 비정질-카본막을 형성하는 단계는, 플라즈마엔핸스드 화학기상증착방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
제1항에 있어서,

상기 비정질-카본막패턴을 제거하는 단계는 습식세정방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
제1항에 있어서,

상기 비정질-카본막패턴을 제거한 후에 급속열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
제1항에 있어서,

상기 비정질-카본막패턴을 제거한 후에 상기 제1 및 제2 게이트도전막의 표면이 일정 두께 제거되도록 평탄화를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.