CN115050699A - 一种cmos器件的制备方法 - Google Patents

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CN115050699A CN202210868866.9A CN202210868866A CN115050699A CN 115050699 A CN115050699 A CN 115050699A CN 202210868866 A CN202210868866 A CN 202210868866A CN 115050699 A CN115050699 A CN 115050699A
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张继伟
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Abstract

本发明提供一种CMOS器件的制备方法，提供包括NMOS区与PMOS区的半导体衬底，采用第一掩膜层覆盖PMOS区，于NMOS区显露源漏区掺杂窗口，改变NMOS轻掺杂漏区离子注入工艺参数使NMOS轻掺杂漏区离子注入与NMOS源漏区离子注入能够共用同一掩膜层，减省了一张掩膜版及对应掩膜层的制备；同样，PMOS区再减省一张掩膜版及对应掩膜层的制备，从而大幅降低生产成本，简化生产工艺，提高生产效率；同时轻掺杂漏区离子倾斜注入，可增加离子注入能量，使杂质离子与晶格原子发生更多碰撞，增加半导体衬底上表面的非晶态，改善短沟道效应，增加CMOS器件的击穿电压；利用模拟软件TCAD仿真优化离子注入参数，减少研发时间及研发成本。

Description

一种CMOS器件的制备方法
技术领域
本发明涉及半导体器件制造领域，特别是涉及一种CMOS器件的制备方法。
背景技术
随着半导体技术的发展，在0.18μm及以下技术节点工艺中存在的逻辑CMOS器件，通常在形成多晶硅栅后，在形成栅极侧墙之前会通过轻掺杂漏区(Lightly Doped Drain,LDD)离子注入来提高器件的击穿电压、降低漏端引入的势垒降低(Drain Induced BarrierLowering,DIBL)效应、改善短沟道效应等作用，然后形成栅极侧墙，最后进行源漏(Source/Drain,S/D)区离子注入及离子注入后的退火处理。
现有工艺中，轻掺杂漏区离子注入与源漏区离子注入各需要一个掩膜版以形成图形化的掩膜层，而后进行离子注入形成对应的掺杂区，该方法工艺复杂且生产成本较高。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种CMOS器件的制备方法，用于解决现有技术中轻掺杂漏区离子注入与源漏端离子注入工艺复杂及生产成本较高的问题。
为实现上述目的及其他相关目的，本发明提供一种CMOS器件的制备方法，至少包括以下步骤：
提供半导体衬底，所述半导体衬底包括NMOS区与PMOS区，于所述NMOS区的半导体衬底表面形成NMOS栅极，于所述PMOS区的半导体衬底表面形成PMOS栅极；
形成NMOS栅极侧墙与PMOS栅极侧墙，其中，所述NMOS栅极侧墙覆盖所述NMOS栅极的侧壁，所述PMOS栅极侧墙覆盖所述PMOS栅极的侧壁；
于所述半导体衬底表面形成第一掩膜层覆盖所述PMOS区，并显露NMOS源漏区掺杂窗口；
于所述NMOS源漏区掺杂窗口进行轻掺杂漏区的N型离子注入与源漏区的N型离子注入以形成NMOS轻掺杂漏区和NMOS源漏掺杂区；
于所述半导体衬底表面形成第二掩膜层覆盖所述NMOS区，并显露PMOS源漏区掺杂窗口；
于所述PMOS源漏区掺杂窗口进行轻掺杂漏区的P型离子注入与源漏区的P型离子注入以形成PMOS轻掺杂漏区和PMOS源漏掺杂区；
进行退火工艺处理。
优选地，所述NMOS栅极侧墙与所述PMOS栅极侧墙包含氧化硅、氮化硅中的一种或组合。
优选地，对轻掺杂漏区进行离子注入的工艺步骤在对源漏区进行离子注入的工艺步骤之前。
优选地，轻掺杂漏区离子注入的工艺参数为：注入能量为90KeV至150KeV，注入剂量为1E13atom/cm2至1E14atom/cm2，注入角度为10°至45°。
优选地，轻掺杂漏区的制备采用两道离子注入工艺，第一道轻掺杂漏区离子注入角度与第二道轻掺杂漏区离子注入角度相对于栅极对称。
优选地，源漏区的制备采用两道离子注入工艺，其中，第一道源漏区离子注入的工艺参数为：注入能量为10KeV至20KeV，注入剂量为1E15atom/cm2至6E15atom/cm2，注入角度为0°；及第二道源漏区离子注入的工艺参数为：注入能量为10KeV至30KeV，注入剂量为1E13atom/cm2至1E14atom/cm2，注入角度为0°。
优选地，于所述半导体衬底表面形成第二掩膜层覆盖所述NMOS区前，还包括除去所述第一掩膜层并进行退火工艺处理的步骤。
优选地，所述退火工艺采用快速退火工艺，快速退火的工艺参数为：退火温度为920摄氏度，退火时间为10秒至20秒。
优选地，进行NMOS、PMOS离子注入形成轻掺杂漏区前，利用半导体工艺模拟以及器件模拟软件TCAD仿真获得离子注入的能量、剂量和角度。
优选地，还包括以下步骤：除去所述第二掩膜层，在所述半导体衬底表面沉积金属层，以和所述半导体衬底、NMOS栅极及PMOS栅极反应形成金属硅化物；刻蚀去除未参与反应的金属。
如上所述，本发明的一种CMOS器件的制备方法，具有以下有益效果：提供半导体衬底，所述半导体衬底包括NMOS区与PMOS区，于NMOS区分别形成NMOS栅极和NMOS栅极侧墙，于PMOS区分别形成PMOS栅极和PMOS栅极侧墙；采用第一掩膜层覆盖所述PMOS区，于NMOS区显露源漏区掺杂窗口，通过改变NMOS轻掺杂漏区离子注入能量剂量角度等工艺参数使NMOS轻掺杂漏区离子注入与NMOS源漏区离子注入能够共用同一掩膜层，于同一掺杂窗口进行离子注入，相对于现有技术中NMOS轻掺杂漏区离子注入与NMOS源漏区离子注入各需要一张掩膜版进行图形化掩膜层的制备工艺，减省了一张掩膜版及一层掩膜层的制备，简化工艺；同样，采用第二掩膜层覆盖所述NMOS区，共用同一掩膜层进行PMOS轻掺杂漏区离子注入与PMOS源漏区离子注入，再次减省一张掩膜版及一层掩膜层的制备，简化工艺；因此本发明CMOS器件的制备方法能够减省两张掩膜版及两层掩膜层的制备，大幅降低生产成本，简化生产工艺，提高生产效率。
同时由于轻掺杂漏区离子注入以10°至45°的角度，且增加离子注入能量，使杂质离子能够与更多的半导体衬底晶格原子发生碰撞，增加半导体衬底上表面的非晶态，有助于维持轻掺杂漏区的浅结，改善短沟道效应，从而有助于减少源掺杂区以及漏掺杂区之间的沟道漏电流效应，增加CMOS器件的击穿电压。
进一步地，进行NMOS、PMOS离子注入前，利用半导体工艺模拟以及器件模拟软件TCAD仿真优化获得离子注入的能量、剂量和角度，大大减少研发时间及研发成本。
附图说明
图1a-图1h显示为现有技术中CMOS器件制备方法中轻掺杂漏区及源漏区掺杂步骤对应的器件结构示意图。
图2显示为本发明中CMOS器件的制备方法流程图。
图3a-图3j显示为本发明实施例中CMOS器件的制备方法各步骤对应的器件结构示意图。
图4显示为采用本发明的制备方法制备的PMOS与具有相同结构的现有工艺制备的PMOS的性能测量结果比对图。
元件标号说明
100 半导体衬底
110 NMOS区
111 NMOS栅极
112 NMOS轻掺杂漏区
113 NMOS栅极侧墙
114 NMOS源漏掺杂区
120 PMOS区
121 PMOS栅极
122 PMOS轻掺杂漏区
123 PMOS栅极侧墙
124 PMOS源漏掺杂区
200 浅槽隔离
300、700 第一掩膜层
400、800 第二掩膜层
500 第三掩膜层
600 第四掩膜层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
图1a至图1h是现有技术中CMOS器件的制备方法中轻掺杂漏区及源漏区掺杂步骤对应的器件结构示意图。
参照图1a-图1b，提供半导体衬底100，所述半导体衬底100包括NMOS区110以及PMOS区120以及用于器件隔离的浅槽隔离200，所述NMOS区110和所述PMOS区120的半导体衬底100表面分别形成有NMOS栅极111以及PMOS栅极121。于所述半导体衬底100表面结合第一掩膜版(未图示)形成第一掩膜层300，使得所述第一掩膜层300覆盖所述PMOS区120，显露所述NMOS区110。在所述第一掩膜层300的保护下对所述NMOS区110进行NMOS轻掺杂漏区N型离子注入，并在所述NMOS区110形成NMOS轻掺杂漏区112。
参照图1c-图1d，去除所述第一掩膜层300，于所述半导体衬底100表面结合第二掩膜版(未图示)形成第二掩膜层400，使得所述第二掩膜层400覆盖所述NMOS区110，显露所述PMOS区120。在所述第二掩膜层400的保护下对所述PMOS区120进行PMOS轻掺杂漏区P型离子注入，并在所述PMOS区120形成PMOS轻掺杂漏区122。
参照图1e-图1f，去除所述第二掩膜层400，于所述半导体衬底100上形成NMOS栅极侧墙113与PMOS栅极侧墙123，其中，所述NMOS栅极侧墙113覆盖所述NMOS栅极111的侧壁，所述PMOS栅极侧墙123覆盖所述PMOS栅极121的侧壁，在所述NMOS栅极侧墙与所述PMOS栅极侧墙对沟道的保护下，所述NMOS区110以及所述PMOS区120进行源漏区的离子注入，包括：
参照图1e-图1f，于所述半导体衬底100上结合第三掩膜版(未图示)形成第三掩膜层500以覆盖所述PMOS区120，显露所述NMOS区110。在所述第三掩膜层500的保护下对所述NMOS区110进行NMOS源漏区N型离子注入，并在所述NMOS区110形成NMOS源漏掺杂区114。
参照图1g-图1h，去除所述第三掩膜层500，于所述半导体衬底100表面结合第四掩膜版(未图示)形成第四掩膜层600，所述第四掩膜层600覆盖所述NMOS区110，显露所述PMOS区120。在所述第四掩膜层600的保护下对所述PMOS区120进行PMOS源漏区P型离子注入，并在所述PMOS区120形成PMOS源漏掺杂区124。
由图1a-图1h可知，现有技术中形成CMOS器件轻掺杂漏区及源漏掺杂区需要四张掩膜版，经历四次掩膜层的涂布、曝光、显影及除去的工艺过程，以进行对应的离子注入，形成对应的掺杂区，该工艺步骤繁琐，且生产成本较高。
在本发明的实施例中，提供半导体衬底100，所述半导体衬底100包括NMOS区110与PMOS区120，于所述NMOS区110分别形成NMOS栅极111和NMOS栅极侧墙113，于所述PMOS区120分别形成PMOS栅极121和PMOS栅极侧墙123；采用第一掩膜层700覆盖所述PMOS区120，于所述NMOS区110显露源漏区掺杂窗口，通过改变NMOS轻掺杂漏区离子注入能量剂量角度等工艺参数使所述NMOS轻掺杂漏区的N型离子能够倾斜注入，并在所述NMOS栅极侧墙113下形成NMOS轻掺杂漏区112，突破传统工艺先形成所述NMOS轻掺杂漏区112后形成所述NMOS栅极侧墙113的桎梏，且基于同一所述第一掩膜层700还可形成NMOS源漏区，使NMOS轻掺杂漏区与NMOS源漏区于同一掺杂窗口进行离子注入，实现共用同一张掩膜版及掩膜层，减省了一张掩膜版及一层掩膜层的制备，简化工艺；同样，结合掩膜版形成图形化的第二掩膜层800，采用所述第二掩膜层800覆盖所述NMOS区110，共用同一掩膜层进行PMOS轻掺杂漏区离子注入与PMOS源漏区离子注入，再次减省一张掩膜版及一层掩膜层的制备，简化工艺；因此本发明CMOS器件的制备方法能够减省两张掩膜版及两层掩膜层的制备，大幅降低生产成本，简化生产工艺，提高生产效率。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图2，本发明提供一种CMOS器件的制备方法，所述CMOS器件的制备方法至少包括以下步骤：
S1：提供半导体衬底100，所述半导体衬底100包括NMOS区110与PMOS区120，于所述NMOS区110的半导体衬底表面形成NMOS栅极111，于所述PMOS区120的半导体衬底表面形成PMOS栅极121；
S2：形成NMOS栅极侧墙113与PMOS栅极侧墙123，其中，所述NMOS栅极侧墙113覆盖所述NMOS栅极111的侧壁，所述PMOS栅极侧墙123覆盖所述PMOS栅极121的侧壁；
S3：于所述半导体衬底100表面形成第一掩膜层700覆盖所述PMOS区120，并显露NMOS源漏区掺杂窗口；
S4：于所述NMOS源漏区掺杂窗口进行轻掺杂漏区的N型离子注入与源漏区的N型离子注入以形成NMOS轻掺杂漏区112和NMOS源漏掺杂区114；
S5：于所述半导体衬底100表面形成第二掩膜层800覆盖所述NMOS区110，并显露PMOS源漏区掺杂窗口；
S6:于所述PMOS源漏区掺杂窗口进行轻掺杂漏区的P型离子注入与源漏区的P型离子注入以形成PMOS轻掺杂漏区122和PMOS源漏掺杂区124；
S7:进行退火工艺处理。
下面结合图3a-图3j对上述各个步骤进行说明。参照图3a及步骤S1，提供半导体衬底100，所述半导体衬底100包括NMOS区110以及PMOS区120以及用于器件隔离的浅槽隔离200，所述NMOS区110和所述PMOS区120的半导体衬底100表面分别形成有NMOS栅极111以及PMOS栅极121。
所述半导体衬底100可以为硅衬底，所述半导体衬底100的材料还可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。优选地，所述半导体衬底100可以为掺杂的半导体衬底。具体地，可以通过向所述半导体衬底100进行离子注入，实现深阱掺杂。更具体而言，所述半导体衬底100的掺杂离子可以为P型离子，例如B、BF2、Ga或In，所述半导体衬底100的掺杂离子也可以为N型离子，例如P、As或Sb，由于生产工艺及电气性能方面的原因，目前主要采用的是P型半导体衬底。
所述浅槽隔离200用于器件隔离，形成所述浅槽隔离200的材料可以为氧化硅，形成所述浅槽隔离的材料还可以为氮化硅或氮氧化硅。在本发明实施例的一种具体实施方式中，形成所述浅槽隔离200的工艺可以包括化学气相沉积工艺，形成所述浅槽隔离200的工艺还可以为物理气相沉积工艺或原子层沉积工艺。
于所述浅槽隔离200隔离形成的半导体衬底区域内进行离子注入以形成所述NMOS区110以及所述PMOS区120，详细地，于所述NMOS区110内，其半导体衬底的掺杂离子为P型离子，例如B、BF2、Ga或In，形成局部P型区域；于所述PMOS区120内，其半导体衬底掺杂离子可以为N型离子，例如P、As或Sb，形成局部N型区域。
所述NMOS栅极111与所述PMOS栅极121的材料可以包括多晶硅(Poly)。由于多晶硅与所述半导体衬底100的热胀冷缩系数的差值较小，在后续形成源漏掺杂区的过程中，在栅极结构与半导体衬底之间不容易产生应力，有利于改善所形成的CMOS器件的性能。
需要指出的是，在本发明实施例中，还包括形成栅介质层(Gate Oxide，GOX)的步骤。所述栅介质层可以在后续形成栅极的过程中，用于起到刻蚀停止的作用。所述栅介质层的材料可以为氧化硅，形成所述栅介质层的工艺可以包括：热氧化工艺或原位水汽生成工艺。
参照图3b及步骤S2，形成NMOS栅极侧墙113与PMOS栅极侧墙123，其中，所述NMOS栅极侧墙113覆盖所述NMOS栅极111的侧壁，所述PMOS栅极侧墙123覆盖所述PMOS栅极121的侧壁。具体实施例中，所述NMOS栅极侧墙113与所述PMOS栅极侧墙123的构造与工艺参数可以一致，形成栅极侧墙的材料可以为氧化硅或氮化硅，形成栅极侧墙的材料也可以为氧化硅与氮化硅的组合如形成氧-氮结构、氮-氧结构或氧-氮-氧(Oxide-Nitride-Oxide，ONO)结构。优选地，所述ONO结构的栅极侧墙可以包括氧化硅层、氮化硅层以及氧化硅层，由于氧化硅层与氮化硅层产生的应力方向不同，采用ONO结构有助于降低应力，改善CMOS器件的性能。
参照图3c及步骤S3，于所述半导体衬底100表面结合掩膜版形成第一掩膜层700覆盖所述PMOS区120，并显露NMOS源漏区掺杂窗口。具体地，所述第一掩膜层700包括光刻胶，所述第一掩膜层700经过涂布、曝光、显影后，覆盖所述PMOS区120，显露所述NMOS区110以提供NMOS源漏区离子掺杂窗口。
参照图3c-图3e及步骤S4，于所述NMOS源漏区掺杂窗口进行轻掺杂漏区的N型离子注入与源漏区的N型离子注入以形成NMOS轻掺杂漏区112和NMOS源漏掺杂区114。具体实施中，对NMOS轻掺杂漏区进行N型离子注入的工艺步骤在对NMOS源漏区进行N型离子注入的工艺步骤之前。在进行NMOS轻掺杂漏区N型离子注入工艺时，由于所述NMOS栅极侧墙113的存在，常规N型离子注入工艺无法将离子注入到所述NMOS栅极侧墙113下方，需要更改N型离子注入的工艺参数。
在本发明实施例的一种具体实施方式中，对于NMOS轻掺杂漏区N型离子注入的工艺参数可以通过半导体工艺模拟以及器件模拟软件TCAD进行模拟仿真，在不改变CMOS器件性能的情况下，以获得合适的离子注入的能量、剂量和角度等工艺参数，如此大大减少研发时间，节省研发材料，减低研发成本。
其中，NMOS轻掺杂漏区N型离子注入的工艺参数可以为：
注入能量为90KeV至150KeV；
注入剂量为1E13atom/cm2至1E14atom/cm2；
注入角度为10°至45°，如10°、15°、20°、25°、30°、35°、45°，所述注入角度是指入射N型离子与所述NMOS栅极111之间的夹角，因为N型离子是倾斜入射且增加了入射离子的注入能量，N型离子可以穿越所述NMOS栅极侧墙113并形成所述NMOS轻掺杂漏区112。
在具体实施例中，为了得到离子分布均匀的所述NMOS轻掺杂漏区112，所述NMOS轻掺杂漏区112的制备采用两道N型离子注入工艺，第一道NMOS轻掺杂漏区离子注入角度与第二道NMOS轻掺杂漏区离子注入角度相对于所述NMOS栅极111对称。详细地，如图3c所示，所述第一道NMOS轻掺杂漏区离子从所述NMOS栅极111远离所述PMOS区120一侧以所述注入角度进行离子注入，因为倾斜注入，部分半导体衬底表面无法进行离子注入，因此需要从所述NMOS栅极111靠近所述PMOS区120一侧以相同的注入角度采用所述第二道NMOS轻掺杂漏区离子进行离子注入如图3d所示，所述第一道NMOS轻掺杂漏区离子注入与所述第二道NMOS轻掺杂漏区离子注入相互补充，从而形成离子分布均匀的所述NMOS轻掺杂漏区112。
进一步地，在本发明实施例的一种具体实施方式中，所述NMOS轻掺杂漏区112注入的N型离子为P，当其注入角度为45°，注入剂量为4E13atom/cm2时，其注入能量为90KeV，从而控制轻掺杂漏区的浅结，保证NMOS器件的性能；随着注入角度减小，可以适当提高离子注入能量，形成轻掺杂漏区的浅结，保证NMOS器件的性能。
参照图3e-图3f，完成所述NMOS轻掺杂漏区112的离子注入后，对NMOS源漏区进行离子注入以形成NMOS源漏掺杂区。在一具体实施中，可以采用多道离子注入工艺注入源漏掺杂区的掺杂离子。作为一个非限制性的例子，NMOS源漏区的制备采用两道N型离子注入工艺，其中，第一道NMOS源漏区N型离子注入的工艺参数为：
注入能量为10KeV至20KeV；
注入剂量为1E15atom/cm2至6E15atom/cm2；
注入角度为0°；及第二道NMOS源漏区N型离子注入的工艺参数为：
注入能量为10KeV至30KeV，
注入剂量为1E13atom/cm2至1E14atom/cm2，
注入角度为0°。
需要指出的是，本发明对NMOS源漏区离子注入工艺的操作次数不做限制。
进一步地，除去所述第一掩膜层700，对形成的NMOS进行第一次退火处理，所述第一次退火处理工艺课可以为快速退火工艺，以修复晶格缺陷、激活注入的杂质离子以及最小化杂质离子的扩散。作为一个非限制性的例子，快速退火工艺的工艺参数可以为：
退火温度为920摄氏度，
退火时间为10秒至20秒。
参照图3g及步骤S5，于所述半导体衬底100表面结合掩膜版形成第二掩膜层800覆盖所述NMOS区110，并显露PMOS源漏区掺杂窗口。具体的，所述第二掩膜层800包括光刻胶，所述第二掩膜层800经过涂布、曝光、显影后，覆盖所述NMOS区110，显露所述PMOS区120以提供PMOS源漏区离子掺杂窗口。
参照图3g-图3i及步骤S6，于所述PMOS源漏区掺杂窗口进行轻掺杂漏区的P型离子注入与源漏区的P型离子注入以形成PMOS轻掺杂漏区122和PMOS源漏掺杂区124。在本发明实施例的一种具体实施方式中，对PMOS轻掺杂漏区进行P型离子注入的工艺步骤在对PMOS源漏区进行P型离子注入的工艺步骤之前。在进行PMOS轻掺杂漏区P型离子注入工艺时，由于所述PMOS栅极侧墙123的存在，常规P型离子注入工艺无法将离子注入到所述PMOS栅极侧墙123下方，需要更改P型离子注入的工艺参数。
在本发明实施例的另一种具体实施方式中，对于PMOS轻掺杂漏区P型离子注入的工艺参数可以通过半导体工艺模拟以及器件模拟软件TCAD进行模拟仿真，在不改变PMOS器件性能的情况下，以获得合适的离子注入的能量、剂量和角度等工艺参数，如此大大减少研发时间，节省研发材料，减低研发成本。其中，PMOS轻掺杂漏区P型离子注入的工艺参数可以与NMOS轻掺杂漏区N型离子注入的工艺参数一致，具体可以参照上述NMOS轻掺杂漏区N型离子注入的工艺参数及工艺操作，这里不做详细说明。
进一步地，在本发明实施例的一种具体实施方式中，PMOS轻掺杂漏区注入的P型离子为BF2，当其注入角度为45°，注入剂量为4E13atom/cm2时，其注入能量可以为90KeV，从而可以更好地控制轻掺杂漏区的浅结，保证NMOS器件的性能。
参照图3i-图3j，完成所述PMOS轻掺杂漏区122的离子注入后，对PMOS源漏区进行离子注入以形成PMOS源漏掺杂区。所述PMOS源漏区的离子注入工艺参数具体可以参照NMOS源漏区的离子注入工艺参数，此处不做详细描述。
参照步骤S7，对半导体器件进行退火处理，所述退火处理工艺可以为快速退火工艺，以修复晶格缺陷、激活注入的杂质离子以及最小化杂质离子的扩散，具体工艺参数可以参照NMOS器件完成后的退火处理工艺，此处不做详细说明。
进一步地，还包括形成金属硅化物的步骤，具体地，除去所述第二掩膜层800，在所述半导体衬底100表面沉积金属层，以和所述半导体衬底100、所述NMOS栅极111及所述PMOS栅极121反应形成金属硅化物；刻蚀去除未参与反应的金属。更具体而言，所述金属层的材料可以包括镍、钛以及钴，金属硅化物是金属层和NMOS的源漏区及栅极表面、PMOS的源漏区及栅极表面反应形成，作为CMOS器件与金属之间的欧姆接触。
接下来，可以实施常规的CMOS器件后端制造工艺，如包括：形成导电沟槽刻蚀停止层，形成导电沟槽以及多个互连金属层，进而形成金属焊盘，用于实施器件封装时的引线键合。
如图4示意了采用本申请中的工艺制备的5V PMOS器件与现有技术中制备的PMOS器件的性能对比表，可知，新工艺制备的PMOS器件不管是阈值电压Vtgm，还是饱和电流Idsat、击穿电压BV都与现有工艺制备的PMOS器件基本一致，进一步的由于轻掺杂漏区离子注入角度倾斜，且增加离子注入能量，使杂质离子能够与更多的半导体衬底晶格原子发生碰撞，增加半导体衬底上表面的非晶态，有助于维持轻掺杂漏区的浅结，改善短沟道效应，从而有助于减少源掺杂区以及漏掺杂区之间的沟道漏电流效应，增加PMOS器件的击穿电压。
综上所述，本发明的一种CMOS器件的制备方法，具有以下有益效果：提供半导体衬底，所述半导体衬底包括NMOS区与PMOS区，于NMOS区分别形成NMOS栅极和NMOS栅极侧墙，于PMOS区分别形成PMOS栅极和PMOS栅极侧墙；采用第一掩膜层覆盖所述PMOS区，于NMOS区显露源漏区掺杂窗口，通过改变NMOS轻掺杂漏区离子注入能量剂量角度等工艺参数使NMOS轻掺杂漏区离子注入与NMOS源漏区离子注入能够共用同一掩膜层，于同一掺杂窗口进行离子注入，相对于现有技术中NMOS轻掺杂漏区离子注入与NMOS源漏区离子注入各需要一张掩膜掩膜版形成对应的掩膜层的制备工艺，减省了一张掩膜版及对应掩膜层的制备，简化工艺；同样，采用第二掩膜层覆盖所述NMOS区，共用同一掩膜层进行PMOS轻掺杂漏区离子注入与PMOS源漏区离子注入，再次减省一张掩膜版及对应掩膜层的制备，简化工艺；因此本发明CMOS器件的制备方法能够减省两张掩膜版及对应掩膜层的制备，大幅降低生产成本，简化生产工艺，提高生产效率。
同时由于轻掺杂漏区离子注入以10°至45°的角度，且增加离子注入能量，使杂质离子能够与更多的半导体衬底晶格原子发生碰撞，增加半导体衬底上表面的非晶态，有助于维持轻掺杂漏区的浅结，改善短沟道效应，从而有助于减少源掺杂区以及漏掺杂区之间的沟道漏电流效应，略增加CMOS器件的击穿电压。
进一步地，进行NMOS、PMOS离子注入前，利用半导体工艺模拟以及器件模拟软件TCAD仿真优化获得离子注入的能量、剂量和角度，大大减少研发时间及研发成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种CMOS器件的制备方法，其特征在于，所述CMOS器件的制备方法至少包括以下步骤：
提供半导体衬底，所述半导体衬底包括NMOS区与PMOS区，于所述NMOS区的半导体衬底表面形成NMOS栅极，于所述PMOS区的半导体衬底表面形成PMOS栅极；
形成NMOS栅极侧墙与PMOS栅极侧墙，其中，所述NMOS栅极侧墙覆盖所述NMOS栅极的侧壁，所述PMOS栅极侧墙覆盖所述PMOS栅极的侧壁；
于所述半导体衬底表面形成第一掩膜层覆盖所述PMOS区，并显露NMOS源漏区掺杂窗口；
于所述NMOS源漏区掺杂窗口进行轻掺杂漏区的N型离子注入与源漏区的N型离子注入以形成NMOS轻掺杂漏区和NMOS源漏掺杂区；
于所述半导体衬底表面形成第二掩膜层覆盖所述NMOS区，并显露PMOS源漏区掺杂窗口；
于所述PMOS源漏区掺杂窗口进行轻掺杂漏区的P型离子注入与源漏区的P型离子注入以形成PMOS轻掺杂漏区和PMOS源漏掺杂区；
进行退火工艺处理。
2.根据权利要求1所述的CMOS器件的制备方法，其特征在于：所述NMOS栅极侧墙与所述PMOS栅极侧墙包含氧化硅、氮化硅中的一种或组合。
3.根据权利要求1所述的CMOS器件的制备方法，其特征在于：对轻掺杂漏区进行离子注入的工艺步骤在对源漏区进行离子注入的工艺步骤之前。
4.根据权利要求1所述的CMOS器件的制备方法，其特征在于：轻掺杂漏区离子注入的工艺参数为：
注入能量为90KeV至150KeV；
注入剂量为1E13atom/cm2至1E14atom/cm2；
注入角度为10°至45°。
5.根据权利要求4所述的CMOS器件的制备方法，其特征在于：轻掺杂漏区的制备采用两道离子注入工艺，第一道轻掺杂漏区离子注入角度与第二道轻掺杂漏区离子注入角度相对于栅极对称。
6.根据权利要求1所述的CMOS器件的制备方法，其特征在于：源漏区的制备采用两道离子注入工艺，其中，第一道源漏区离子注入的工艺参数为：
注入能量为10KeV至20KeV，
注入剂量为1E15atom/cm2至6E15atom/cm2，
注入角度为0°；及
第二道源漏区离子注入的工艺参数为：
注入能量为10KeV至30KeV，
注入剂量为1E13atom/cm2至1E14atom/cm2，
注入角度为0°。
7.根据权利要求1所述的CMOS器件的制备方法，其特征在于：于所述半导体衬底表面形成第二掩膜层覆盖所述NMOS区前，还包括除去所述第一掩膜层并进行退火工艺处理的步骤。
8.根据权利要求1所述的CMOS器件的制备方法，其特征在于：所述退火工艺采用快速退火工艺，快速退火的工艺参数为：
退火温度为920摄氏度，
退火时间为10秒至20秒。
9.根据权利要求1所述的CMOS器件的制备方法，其特征在于：进行NMOS、PMOS离子注入形成轻掺杂漏区前，利用半导体工艺模拟以及器件模拟软件TCAD仿真获得离子注入的能量、剂量和角度。
10.根据权利要求1所述的CMOS器件的制备方法，其特征在于，还包括以下步骤：
除去所述第二掩膜层，在所述半导体衬底表面沉积金属层，以和所述半导体衬底、NMOS栅极及PMOS栅极反应形成金属硅化物；
刻蚀去除未参与反应的金属。
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