KR20070047639A - 반도체소자의 듀얼게이트 형성방법 - Google Patents
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Abstract
본 발명의 반도체소자의 듀얼게이트 형성방법은, NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 배치될 제1 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 제1 영역의 게이트도전막을 노출시키는 제1 마스크막패턴을 이용하여 제1 영역의 게이트도전막 내에 n형 불순물이온을 플라즈마 상태로 주입하는 단계와, 제2 영역의 게이트도전막을 노출시키는 제2 마스크막패턴을 이용하여 제2 영역의 게이트도전막 내에 p형 불순물이온을 플라즈마 상태로 주입하는 단계와, 제1 영역 및 제2 영역의 게이트도전막 위에 버퍼층을 형성하는 단계와, 열처리를 수행하여 게이트도전막내에 주입된 n형 불순물이온 및 p형 불순물이온을 활성화시키는 단계와, 버퍼층을 제거하는 단계와, 활성화된 불순물이온을 갖는 게이트도전막 위에 게이트전도체 및 게이트 하드마스크막을 순차적으로 형성하는 단계와, 그리고 게이트 하드마스크막, 게이트전도체, 게이트도전막 및 게이트절연막을 순차적으로 패터닝하여 제1 영역 및 제2 영역에 각각 n형 게이트스택 및 p형 게이트스택을 형성하는 단계를 포함한다.
듀얼게이트, 플라즈마 상태의 이온주입, 아웃개싱
Description
도 1 내지 도 6은 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 듀얼게이트 형성방법에 관한 것이다.
일반적으로 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 소자는 p채널형의 PMOS 트랜지스터와 n채널형의 NMOS 트랜지스터를 하나의 반도체기판에 형성하여 상보적인 동작을 수행하도록 한 반도체소자이다. 이와 같은 구조는 반도체소자 전체의 효율을 높이고 동작속도를 개선할 수 있는 등의 특성을 가지고 있으므로, 고속 및 고성능을 요구하는 로직소자 및 메모리소자에 적용된다. 상기 상보형 모스 소자에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 서로 다른 도전형으로 도핑되는데, 이와 같은 구조를 듀얼게이트(dual gate) 구조라 한다.
상기와 같은 듀얼게이트를 형성하는데 있어서 PMOS 트랜지스터의 게이트와 NMOS 트랜지스터의 게이트를 도핑시키기 위한 이온주입은 주입될 이온을 플라즈마 상태로 만든 후에 이온주입하고 있다. 이는 플라즈마 상태에서의 이온주입이, 기존의 빔라인 툴(beam line tool)을 이용하여 B이온, BF2이온 또는 BF이온을 이온주입하는 경우보다 이온 프로파일에 있어 더 샤프(sharp)한 도펀트 분포를 얻을 수 있도록 하기 때문이다.
그러나 이와 같은 플라즈마 상태에서의 이온주입은, 플라즈마 특성상 폴리실리콘막 표면에 도펀트의 대부분이 존재하며, 따라서 후속의 급속열처리와 같은 열처리공정시에 도펀트의 폴리실리콘 내부로의 내부확산(inter-diffusion)이 매우 적게 되며, 따라서 원하는 도우즈가 이온주입 되지 않은 결과가 되어 소자의 전기적인 특성을 열화시킨다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 도펀트가 폴리실리콘막으로부터 아웃개싱 되는 것을 방지하여 소망하는 전기적인 특성을 얻을 수 있도록 하는 반도체소자의 듀얼게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 듀얼게이트 형성방법은, NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 배치될 제1 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막 위에 게이트도전막을 형성하는 단계; 상기 제1 영역의 게이트도전막을 노출시키는 제1 마스크막패턴을 이용하여 상기 제1 영역의 게이트도전막 내에 n형 불순물이온을 플라즈마 상태로 주입하는 단계; 상기 제2 영역의 게이트도전막을 노출시키는 제2 마스크막패턴을 이용하여 상기 제2 영역의 게이트도전막 내에 p형 불순물이온을 플라즈마 상태로 주입하는 단계; 상기 제1 영역 및 제2 영역의 게이트도전막 위에 버퍼층을 형성하는 단계; 열처리를 수행하여 상기 게이트도전막내에 주입된 n형 불순물이온 및 p형 불순물이온을 활성화시키는 단계; 상기 버퍼층을 제거하는 단계; 상기 활성화된 불순물이온을 갖는 게이트도전막 위에 게이트전도체 및 게이트 하드마스크막을 순차적으로 형성하는 단계; 및 상기 게이트 하드마스크막, 게이트전도체, 게이트도전막 및 게이트절연막을 순차적으로 패터닝하여 상기 제1 영역 및 제2 영역에 각각 n형 게이트스택 및 p형 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트도전막은 도핑되지 않은 폴리실리콘막인 것이 바람직하다.
상기 n형 불순물이온을 주입하는 단계는, 플라즈마 상태의 AsH3이온을 500eV 내지 10keV의 주입에너지와 1.0×1016 내지 3.0×1016/㎠의 도우즈로 주입하여 수행하는 것이 바람직하다.
상기 p형 불순물이온을 주입하는 단계는, 플라즈마 상태의 B2H6 또는 BF3이온을 500eV 내지 10keV의 주입에너지와 1.0×1016 내지 3.0×1016/㎠의 도우즈로 주입 하여 수행하는 것이 바람직하다.
상기 버퍼층은 100 내지 1000Å의 두께로 형성하는 것이 바람직하다.
상기 버퍼층은, 저압 화학기상증착법 또는 플라즈마인핸스드 화학기상증착법을 이용한 산화막 또는 질화막으로 형성할 수 있다.
상기 버퍼층은, 플라즈마인핸스드 화학기상증착법을 이용한 아모퍼스-카본막으로 형성할 수도 있다.
상기 열처리는 800 내지 1100℃의 온도에서의 급속열처리를 10 내지 30초동안 진행하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, NMOS 트랜지스터가 배치되는 제1 영역(100) 및 PMOS 트랜지스터가 배치되는 제2 영역(200)을 갖는 반도체기판(300) 위에 게이트절연막(310)을 형성한다. 이 게이트절연막(310)은 산화막으로 형성할 수 있다. 다음에 게이트절연막(310) 위에 게이트도전막(320)을 형성한다. 이 게이트도전막(320)은 대략 500-600℃의 온도에서 도핑되지 않은 폴리실리콘막을 증착하여 형성한다. 이 경우 증착은 매엽식 또는 퍼니스(furnace) 형태의 증착장비에서 이루어질 수 있다.
다음에 도 2를 참조하면, 제1 영역(100)의 게이트도전막(320) 표면은 노출시키고, 제2 영역(200)의 게이트도전막(320) 표면은 덮는 제1 마스크막패턴(330)을 형성한다. 제1 마스크막패턴(330)은 포토레지스트막패턴으로 형성할 수 있다. 다음에 상기 제1 마스크막패턴(330)을 이온주입마스크막으로 하여, 도면에서 화살표로 나타낸 바와 같이, n형 불순물이온을 주입한다. n형 불순물이온은 플라즈마 상태로 주입하며, 일 예로서 플라즈마 상태의 AsH3이온을 500eV 내지 10keV의 주입에너지와 1.0×1016 내지 3.0×1016/㎠의 도우즈로 주입할 수 있다. 이때 이온주입장비로는 싱글타입(single type)의 장비를 사용한다. n형 불순물이온을 주입한 후에는 상기 제1 마스크막패턴(330)을 제거한다.
다음에 도 3을 참조하면, 제2 영역(200)의 게이트도전막(320) 표면은 노출시키고, 제1 영역(100)의 게이트도전막(320) 표면은 덮는 제2 마스크막패턴(340)을 형성한다. 제2 마스크막패턴(340)은 포토레지스트막패턴으로 형성할 수 있다. 다음에 상기 제2 마스크막패턴(340)을 이온주입마스크막으로 하여, 도면에서 화살표로 나타낸 바와 같이, p형 불순물이온을 주입한다. p형 불순물이온은 플라즈마 상태로 주입하며, 일 예로서 플라즈마 상태의 B2H6 또는 BF3이온을 500eV 내지 10keV의 주입에너지와 1.0×1016 내지 3.0×1016/㎠의 도우즈로 주입할 수 있다. 이때도 이온주입장비로는 싱글타입의 장비를 사용한다. p형 불순물이온을 주입한 후에는 상기 제2 마스크막패턴(340)을 제거한다.
다음에 도 4를 참조하면, 제1 영역(100) 및 제2 영역(200)에 각각 n형 불순물이온 및 p형 불순물이온이 주입된 게이트도전막(320) 위에 버퍼층(buffer layer)(350)을 형성한다. 버퍼층(350)은 대략 100-1000Å의 두께를 갖도록 한다. 이 버퍼층(350)은 후속의 열처리 과정에서 게이트도전막(320) 내에 주입되어 있는 불순물이온들이 아웃개싱 하는 것을 억제하기 위한 것이다. 상기 버퍼층(350)은, 저압 화학기상증착(LP-CVD; Low Pressure-Chemical Vapor Deposition)법 또는 플라즈마인핸스드 화학기상증착(PE-CVD; Plasma Enhanced-CVD)법을 이용한 산화막 또는 질화막으로 형성할 수 있다. 상기 버퍼층(350)은, 플라즈마인핸스드 화학기상증착(PE-CVD)법을 이용한 아모퍼스-카본(Amorphous-Carbon)막, 예컨대 CxHy막으로 형성할 수도 있다.
상기 버퍼층(350)을 형성한 후에는 열처리를 수행하여 게이트도전막(320)내에 주입된 n형 불순물이온 및 p형 불순물이온을 활성화(activation)시킨다. 앞서 언급한 바와 같이, 버퍼층(350)의 존재로 인하여, 게이트도전막(320) 내의 불순물이온의 아웃개싱이 방지되며, 따라서 불순물이온들은 게이트도전막(320) 내부로 보다 잘 확산되어 전체적으로 균일하게 분포된다. 상기 열처리는, 대략 800 내지 1100℃의 온도에서의 급속열처리(RTP; Rapid Thermal Processing)를 대략 10 내지 30초동안 진행하여 수행한다. 상기 열처리를 수행한 후에는 버퍼층(350)을 제거한다.
다음에 도 5를 참조하면, 상기 열처리에 의한 불순물이온의 활성화로, 제1 영역(100)의 게이트도전막(도 4의 320)은 n형 불순물이온이 도핑된 제1 게이트도전막(110)이 되고, 제2 영역(200)의 게이트도전막(도 4의 320)은 p형 불순물이온이 도핑된 제2 게이트도전막(120)이 된다. 다음에 제1 게이트도전막(110) 및 제2 게이트도전막(120) 위에 게이트전도체(360) 및 게이트 하드마스크막(370)을 순차적으로 적층한다. 다음에 게이트 하드마스크막(370) 위에 포토레지스트막패턴(380)을 형성한다.
다음에 도 6을 참조하면, 상기 포토레지스트막패턴(380)을 식각마스크로 한 식각으로 제1 영역(100)내의 게이트 하드마스크막(도 5의 370), 게이트전도체(도 5의 360), 제1 게이트도전막(도 5의 110) 및 게이트절연막(310)의 노출부분을 순차적으로 제거하고, 동시에 제2 영역(200)내의 게이트 하드마스크막(도 5의 370), 게이트전도체(도 5의 360), 제2 게이트도전막(도 5의 120) 및 게이트절연막(310)의 노출부분도 순차적으로 제거한다. 상기 식각후에는 포토레지스트막패턴(380)을 제거한다.
그러면 제1 영역(100)의 반도체기판(300) 위에는 제1 게이트절연막패턴(311), 제1 게이트도전막패턴(121), 제1 게이트전도체패턴(361) 및 제1 게이트 하드마스크막패턴(371)이 순차적으로 적층되어 구성되는 NMOS 트랜지스터의 게이트스택(391)이 만들어진다. 마찬가지로 제2 영역(200)의 반도체기판(300) 위에는 제2 게이트절연막패턴(312), 제2 게이트도전막패턴(122), 제2 게이트전도체패턴(362) 및 제2 게이트 하드마스크막패턴(372)이 순차적으로 적층되어 구성되는 PMOS 트랜지스터의 게이트스택(392)이 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼게이트 형성방법에 의하면, PMOS 트랜지스터의 게이트 및 NMOS 트랜지스터의 게이트에 각각 불순물이온을 주입한 후, 열처리를 수행하기 전에 버퍼층을 형성함으로써, 열처리동안 게이트 내의 불순물이온의 아웃개싱이 억제되어, 게이트 전체에 걸쳐서 불순물이온의 분포가 균일해지며, 그 결과 소망하는 소자특성을 얻을 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (8)
- NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 배치될 제1 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;상기 게이트절연막 위에 게이트도전막을 형성하는 단계;상기 제1 영역의 게이트도전막을 노출시키는 제1 마스크막패턴을 이용하여 상기 제1 영역의 게이트도전막 내에 n형 불순물이온을 플라즈마 상태로 주입하는 단계;상기 제2 영역의 게이트도전막을 노출시키는 제2 마스크막패턴을 이용하여 상기 제2 영역의 게이트도전막 내에 p형 불순물이온을 플라즈마 상태로 주입하는 단계;상기 제1 영역 및 제2 영역의 게이트도전막 위에 버퍼층을 형성하는 단계;열처리를 수행하여 상기 게이트도전막내에 주입된 n형 불순물이온 및 p형 불순물이온을 활성화시키는 단계;상기 버퍼층을 제거하는 단계;상기 활성화된 불순물이온을 갖는 게이트도전막 위에 게이트전도체 및 게이트 하드마스크막을 순차적으로 형성하는 단계; 및상기 게이트 하드마스크막, 게이트전도체, 게이트도전막 및 게이트절연막을 순차적으로 패터닝하여 상기 제1 영역 및 제2 영역에 각각 n형 게이트스택 및 p형 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼게 이트 형성방법.
- 제1항에 있어서,상기 게이트도전막은 도핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 n형 불순물이온을 주입하는 단계는, 플라즈마 상태의 AsH3이온을 500eV 내지 10keV의 주입에너지와 1.0×1016 내지 3.0×1016/㎠의 도우즈로 주입하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 p형 불순물이온을 주입하는 단계는, 플라즈마 상태의 B2H6 또는 BF3이온을 500eV 내지 10keV의 주입에너지와 1.0×1016 내지 3.0×1016/㎠의 도우즈로 주입하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 버퍼층은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도 체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 버퍼층은, 저압 화학기상증착법 또는 플라즈마인핸스드 화학기상증착법을 이용한 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 버퍼층은, 플라즈마인핸스드 화학기상증착법을 이용한 아모퍼스-카본막으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 열처리는 800 내지 1100℃의 온도에서의 급속열처리를 10 내지 30초동안 진행하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
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| KR1020050104553A KR20070047639A (ko) | 2005-11-02 | 2005-11-02 | 반도체소자의 듀얼게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070047639A true KR20070047639A (ko) | 2007-05-07 |
Family
ID=38272473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050104553A KR20070047639A (ko) | 2005-11-02 | 2005-11-02 | 반도체소자의 듀얼게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070047639A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003501B2 (en) | 2009-06-15 | 2011-08-23 | Hynix Semiconductor Inc. | Method of doping P-type impurity ions in dual poly gate and method of forming dual poly gate using the same |
-
2005
- 2005-11-02 KR KR1020050104553A patent/KR20070047639A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003501B2 (en) | 2009-06-15 | 2011-08-23 | Hynix Semiconductor Inc. | Method of doping P-type impurity ions in dual poly gate and method of forming dual poly gate using the same |
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