JP3697358B2 - セルフアライン・ケイ化化合物技術を使用する埋込み形ダイナミック・ランダム・アクセス・メモリの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体の製造方法に係り、特に埋込み形ダイナミック・ランダム・アクセス・メモリ(DRAM)の製造におけるセルフアライン・ケイ化化合物(サリサイド)技術を含む半導体製造方法に関する。
【0002】
【従来の技術】
一般に電子装置は、それぞれ異なる個々の半導体基板に別々に製造された論理回路装置とメモリ装置とを含む。半導体製造技術が進歩するにつれて、動作速度を上げるために、単一の基板に論理回路装置とメモリ装置とを製造する新しい傾向が生まれた。この種の装置レイアウトは埋込み形DRAMと呼ばれ、この場合、前記DRAMは一つの基板に論理回路装置と一緒に形成される。
【0003】
しかし、論理装置およびメモリ装置の製造プロセスは異なる。主に論理動作用に使用される論理装置は、高速なデータ伝送速度を必要とし、それ故、シート抵抗を減らすために、相互に交換することができるソース/ドレイン領域上に形成されたケイ化チタンのようなセルフアライン・ケイ化化合物(サリサイド)を必要とする。
【0004】
主として情報データを記憶するのに使用するメモリ装置は、データの変化を起こす恐れがある漏洩電流を防止する必要があり、そのため相互に交換することができるソース/ドレイン領域は、ケイ化化合物を含んでいてはならない。
【0005】
図1〜図5は、埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である。図6〜図8は、図5の続きの断面図である。図1は、シリコン基板のような半導体基板100を示す。この基板100は、絶縁フィールド酸化物層101により論理装置領域103とメモリ装置領域105とに分割される。酸化物層102が、基板100上に形成される。その後、ドーピングされていないポリシリコン層104が基板100上に形成される。Pタイプの金属−酸化物半導体(MOS)トランジスタ、すなわち、PMOSトランジスタおよびNタイプのMOS(NMOS)トランジスタを形成するために、相補形金属−酸化物半導体(CMOS)製造プロセスが実行される。この製造プロセスは二重ゲートの形成からスタートする。
【0006】
図2においては、一部が露出状態のままになるように、マスク層108’が、ドーピングしていないポリシリコン層104上に形成される。ポリシリコン層104の露出している部分は、N+ タイプのドーパント107’によりドーピングされ、ドーピングされたポリシリコン層104’が形成される。N+ タイプのポリシリコン104’は、NMOSトランジスタを形成するために使用される。
【0007】
図3においては、マスク層108’を除去した後、マスク層108”がN+ タイプのポリシリコン層104’上に形成される。P+ タイプのドーパント107”が、図2のドーピングしていない、ポリシリコン層104にドーピングされ、その結果、P+ タイプのポリシリコン層104”が基板100上に形成される。P+ タイプのポリシリコン層104”は、PMOSトランジスタを形成するために使用される。相互に隣接しているN+ タイプのポリシリコン層104’、およびP+ タイプのポリシリコン層104”は、その後二重ゲート構造体を形成する。
【0008】
図4においては、データ送信速度を増大するために、N+ タイプのポリシリコン層104’およびP+ タイプのポリシリコン層104”を覆うために、基板上にポリサイド層114が形成される。
【0009】
図5においては、一方が論理装置領域103であり、他方がメモリ装置領域105である二つの別々の二重ゲート構造体を形成するために、ポリサイド層114、N+ タイプのポリシリコン層104’、P+ タイプのポリシリコン層104”、およびパッド酸化物102がパターン形成される。論理装置領域103においては、二重ゲートは酸化物層102a、N+ タイプのポリシリコン層104’a、P+ タイプのポリシリコン層104”aおよびポリサイド層114aを含む。
【0010】
同様に、メモリ装置領域105の二重ゲート構造体は、酸化物層102b、N+ タイプのポリシリコン層104’b、P+ タイプのポリシリコン層104”bおよびポリサイド層114bを含む。
【0011】
この従来のプロセスにおいては、ポリサイド層114は容易にエッチングされない。
【0012】
図6においては、二重ゲート構造体および絶縁構造体101をマスクとして使用して、軽度にドーピングされたドレイン(LDD)構造体を持つ相互に交換することができるソース/ドレイン領域を形成するために、シリコン基板100が軽度にドーピングされる。このソース/ドレイン領域は、下記プロセスにより形成される。
【0013】
軽度にドーピングされた領域は、二重ゲート構造体の両側に形成される。ドーピング・マスクの働きをするスペーサ106は、二重ゲート構造体の各側面上に形成される。その後、重度にドーピングされた領域が、軽度にドーピングされた領域を重度にドーピングすることにより形成される。ドーピングしたドーパントを、確実に均一の分布させるための急速な加熱処理(RTP)を行った後で、LDD構造の相互に交換することができるソース/ドレイン領域が形成される。このLDD構造体は、スペーサ106の下に、浅いドーピング深さを持つ軽度にドーピングされた領域109を含み、深いドーピング深さを持つ重度にドーピングされた領域119を含む。
【0014】
上記の説明中、急速加熱処理は、相互に交換することができる、ソース/ドレイン領域109および119を形成するために使用される。この急速加熱処理により、ポリサイド層114aを通して、N+ タイプのポリシリコン層104’、およびP+ タイプのポリシリコン層104”aとの間のインターフェースにおいて、層間拡散が行われる。同様に、ポリサイド層114bを通して、N+ タイプのポリシリコン層104’b、およびP+ タイプのポリシリコン層104”bとの間のインターフェースにおいて、層間拡散が行われる。さらに、ポリサイド層114a、114bは熱能力が低い。例えば、RTPが行われると、いわゆるグレイン集合現象によりグレインが集合し、その結果、ポリサイド114a、114bまたは任意の他の種類のケイ化化合物層は容易にヒビ割れを起こす。このようなヒビ割れが起こると導電率が低下する。
【0015】
図7においては、酸化物層112bが、メモリ装置領域105に形成されたすべての金属−酸化物半導体(MOS)トランジスタを保護するために、メモリ装置領域105上だけに形成される。図8においては、セルフアライン・ケイ化チタン層124aが、論理装置領域103の相互に交換することができるソース/ドレイン領域119上に形成される。
【0016】
埋込み形DRAMを形成するための残りの製造プロセスは、当業者にとっては周知であるので、ここでの説明は省略する。
【0017】
【発明が解決しようとする課題】
要するに、埋込み形DRAMの従来の製造方法は、いくつかの問題を抱えている。メモリ装置領域105の相互に交換することができるソース/ドレイン領域119は、論理装置の抵抗を減らすために、論理装置領域領域103のセルフアライン・ケイ化化合物層124aのように、ケイ化化合物層を持つことができないので、ポリシリコン層がこの目的のために使用される。反対に、セルフアライン・ケイ化化合物層124aは、論理装置領域103の相互に交換することができるソース/ドレイン領域119上に形成することが望ましい。それ故、セルフアライン・ケイ化化合物層124aを形成する前に、メモリ装置領域105上に酸化物層112bを形成する必要がある。そのため、製造プロセスがさらに複雑になる。さらに、ポリサイド114は容易にエッチングすることができない。
【0018】
ポリサイド114は、またN+ タイプのポリシリコン層104’a、およびP+ タイプのポリシリコン層104”aの間で層間拡散を行い、N+ タイプのポリシリコン層104’bとP+ タイプのポリシリコン層104”bの間にインターフェースを形成する。さらに、ポリサイド層114は熱能力が低く、そのためヒビ割れを生じ、その結果抵抗が増大する。
【0019】
それ故、本発明の一つの目的は、ポリサイドの熱的不安定性によるいくつかの問題を回避するために、セルフアライン・ケイ化化合物製造プロセスを含む埋込み形DRAMを製造するための方法を提供することである。
【0020】
本発明の他の目的は、二重ゲート構造体の、二つの異なるドーピング・タイプの領域間のインターフェースにおける層間拡散を防止するために、セルフアライン・ケイ化化合物製造プロセスを含む埋込み形DRAMの製造方法を提供することである。
【0021】
【課題を解決するための手段】
本発明の上記および他の目的に従って、本発明は、新規のセルフアライン・ケイ化化合物(サリサイド)製造プロセスを含む埋込み形DRAMの改良型製造方法を提供する。例えば、この改良型の方法は、第一のMOSトランジスタおよび第二のMOSトランジスタを含む半導体基板に適している。この第一および第二のMOSトランジスタは、それぞれ、埋込み形DRAMの論理装置領域およびメモリ装置領域内に位置している。第一の(第二の)MOSトランジスタは、第一のゲート構造体、第一の(第二の)ゲート構造体の各側壁上の第一(第二の)のスペーサ、および第一の(第二の)LDD構造を持った相互に交換することができるソース/ドレイン領域を含む。例えば、第一の(第二の)ゲート構造体は、二つの異なるドーピング・タイプの領域を含んでいるので、二重ゲート構造体になる。
【0022】
また、この改良型の方法は、絶縁層が、第一および第二のMOSトランジスタの両方を覆うような基板上の絶縁層の形成を含む。第一および第二のゲート構造体の頂部を露出させるために、この絶縁層の頂部が除去される。第一のMOSトランジスタを露出させるために、第一のMOSトランジスタを覆っている絶縁層の一部が除去される。マスクとしての第二のMOSトランジスタ上の残りの絶縁層を使用して、第一の相互に交換することができるソース/ドレイン領域、および第一および第二のポリシリコン・ゲート構造体の露出している頂面上に、セルフアライン・ケイ化化合物層を形成するためにサリサイド製造プロセスが行われる。
【0023】
結論としては、本発明は、従来はその上にポリサイド層が形成されていた第一および第二のゲート構造体上にポリサイド層を形成していないので、ポリサイドによる問題は起こらない。それどころか、本発明は、ゲート構造体の導電率を高めるために、第一および第二のゲート構造体上にセルフアライン・ケイ化化合物層を同時に形成する。それ故、製造プロセスが簡単になる。ゲート構造体の、二つの異なるドーピング・タイプの領域間の層間拡散を効果的に防止することができる。何故なら、相互に交換することができるソース/ドレイン領域を形成した後で、サリサイド層が形成されるからである。熱バジェット(thermal budget)によるサリサイド層の集合も発生しない。何故なら、このサリサイド層は、相互に交換することができるソース/ドレイン領域の焼きなましのための急速加熱処理後に形成されるからである。
【0024】
【発明の実施の形態】
図9〜図12は、本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である。図9は、シリコン基板のような半導体基板200を示す。前記基板200は、ローカル酸化物酸化(LOCOS)構造体または浅いトレンチ絶縁(STI)構造体のような絶縁構造体201により、論理装置領域203とメモリ装置領域205とに分割される。酸化物層202が、基板200上に形成される。ドーピングされていないポリシリコン層204が基板200上に形成される。Pタイプの金属−酸化物半導体(MOS)トランジスタ、すなわち、PMOSトランジスタおよびNタイプのMOS(NMOS)トランジスタを形成するために、例えば、相補金属−酸化物半導体(CMOS)製造プロセスが実行される。この製造プロセスは二重ゲートの形成からスタートする。
【0025】
図10においては、一部が露出状態のままになるようにマスク層208’が、図9のドーピングしていないポリシリコン層204上に形成される。ポリシリコン層204の露出している部分は、例えば、N+ タイプのドーパント207’によりドーピングされ、ドーピングされたポリシリコン層204’が形成される。このドーピング・プロセスは、例えば、イオン導入プロセスを含む。N+ タイプのポリシリコン層204’は、NMOSトランジスタを形成するために使用される。
【0026】
図11においては、マスク層208’が除去される。マスク層208”が、N+ タイプのポリシリコン層204’上に形成される。P+ タイプのドーパント207”が、図10のドーピングしていないポリシリコン層204にドーピングされ、その結果、P+ タイプのポリシリコン層204”が基板200上に形成される。このドーピング・プロセスは、例えば、イオン導入プロセスを含む。P+ タイプのポリシリコン層204”は、PMOSトランジスタを形成するために使用される。相互に隣接しているN+ タイプのポリシリコン層204’、およびP+ タイプのポリシリコン層204”は、その後二重ゲート構造体を形成する。二重ゲート構造体は、また最初に、P+ タイプのポリシリコン層204”を形成し、その次にN+ タイプのポリシリコン層204’を形成することによっても形成することができる。
【0027】
図12においては、論理領域203に第一の二重ゲート構造体をメモリ装置領域205に第二の二重ゲート構造体を形成するために、N+ タイプのポリシリコン層204’、P+ タイプのポリシリコン層204”、およびパッド酸化物202がパターン形成される。必要な相互に交換することができるソース/ドレイン領域を形成するための領域として基板200の一部が露出される。論理装置領域203においては、第一の二重ゲート構造体は、酸化物層202a、N+ タイプのポリシリコン層20a’4およびP+ タイプのポリシリコン層204”aを含む。同様に、メモリ装置領域205の二重ゲート構造体は、酸化物層202b、N+ タイプのポリシリコン層204’b、およびP+ タイプのポリシリコン層204”bを含む。ポリサイド114a、114bを用いた図5に示す従来のものとは異なり、図12の構造体は、ポリサイドを含んでいない。
【0028】
本発明は、図5のポリサイド114a、114bを含んでいないので、以降の熱処理はいくつかの利点を持つ。この利点とは、例えば、熱的不安定によるポリサイド層114a、114bのヒビ割れの発生が防止できること、および層間拡散によるいくつかの問題を回避できることである。
【0029】
図13〜図16は、本発明の好適な実施形態の図12の続きの断面図である。図13においては、二重ゲート構造体および絶縁構造体201をマスクとして使用して、露出している基板200を軽度にドーピングするために、イオン導入のようなドーピング・プロセスが行われる。スペーサ206が、二重ゲート構造体の各側面上に形成される。スペーサ206の形成は、基板200上への酸化物層(図示せず)の形成と、この酸化物層を除去するためのエッチング・バック・プロセスを含む。
【0030】
二重ゲート構造体の各側壁上の残りの酸化物層は、スペーサ206を形成する。スペーサ206、絶縁構造体201、および二重ゲート構造体を使用して、重度イオン導入のような重度ドーピング・プロセスが露出している基板200をドーピングするために実行される。導入イオンのようなドーパントを内部に打ち込むために、急速加熱処理(RTP)のような熱プロセスを行った後で、基板200の二重ゲートの各側面上に、相互に交換することができるソース/ドレイン領域229が形成される。それ故、前記相互に交換することができるソース/ドレイン領域229は、基板200の露出している領域内に、スペーサ206の下に浅い深さの軽度にドーピングされた領域209と、深い深さの重度にドーピングされた領域219を含む、軽度にドーピングされたドレイン(LDD)構造体を持つ。
【0031】
第一の二重ゲートをゲートとして使用する第一のMOSトランジスタが、論装置領域203内に形成され、第二の二重ゲート構造体をそのゲートとして使用する第二のMOSトランジスタが、メモリ装置領域205内に形成される。第一のMOSトランジスタは、少なくとも、例えば、N+ タイプのポリシリコン層204’a,204’b、P+ タイプのポリシリコン層204”a,204”bにより、PMOSおよびNMOSトランジスタを含む。
【0032】
図14においては、例えば、酸化物を含む絶縁材212が、第一および第二のMOS トランジスタを少なくとも覆うために、例えば、化学蒸着法(CVD)により基板200上に形成される。好適には、絶縁層上での平坦化プロセスを行うことが好ましい。平坦化プロセスは、例えば、化学的機械的研磨(CMP)を含む。
【0033】
図15においては、二重ゲート構造体の頂部を露出させる目的で、図14の絶縁層212の頂部を除去するために、エッチング・バックプロセスが行われる。スペーサ206も頂部と一緒に露出させることができる。絶縁層212は、論理装置領域203内で絶縁層212aになり、メモリ装置領域205で絶縁層212bになる。
【0034】
図16においては、論理装置の一部材である、第一のMOSトランジスタを露出させるために、例えば、フォトリソグラフィーおよびエッチングにより、絶縁層212aがさらに除去される。高速伝送速度を得るために、第一のMOSトランジスタの相互に交換することができるソース/ドレイン領域229は、この目的を達成するためにサリサイドを必要とする。さらに、第一および第二の二重ゲート構造体もサリサイドを必要とする。サリサイド形成プロセスは、第一のMOSトランジスタの相互に交換することができるソース/ドレイン領域229および二重ゲート構造体上にサリサイド層224を形成するために行われる。絶縁層212bは、メモリ装置領域205内の第二のMOSトランジスタの相互に交換することができるソース/ドレイン領域229を覆っているので、絶縁層は、その上にサリサイドを持っていない。そのため、第二のMOSトランジスタは、メモリ装置でメモリ素子としての働きをする。サリサイド形成プロセスは、例えば、基板200上でのチタン、コバルトまたは類似の特性を持つ他の材料の形成、反応によりサリサイド層224を形成するための熱処理の実行、および残りの金属層の除去を含む。この金属層は、また好適には、チタンまたはコバルト上に、それぞれ、窒化チタンまたは窒化コバルトを含むことが好ましい。熱処理は、好適にはRTPを含むことが好ましい。
【0035】
この段階で、改良型の構造を持つ埋込み形DRAMで使用した、第一のMOSトランジスタおよび第二のトランジスタが形成される。埋込み形DRAMの残りの製造プロセスは、当業者にとっては周知であるので、これ以上の説明は省略する。サリサイド層224は、熱処理を含む相互に交換することができるソース/ドレイン領域229が形成された後で生成される。そのため、ドーパントの層間拡散現象が、インターフェースのところで発生しない。このインターフェースは、N+ タイプのポリシリコン層204’aと、P+ タイプのポリシリコン層204”aとの間、またはN+ タイプのポリシリコン層204’bと、P+ タイプのポリシリコン層204”bとの間に位置する。さらに、ポリサイドを含んでいないので、ポリサイドの熱不安定による、図5に示すポリサイド層114a、114bのヒビ割れを心配する必要はない。
【0036】
【発明の効果】
要するに、本発明は、下記のいくつかの特徴を持つ。
【0037】
1.本発明は、二重ゲート構造体上に、ポリサイド上のポリサイド層114a、114bの形成を含まない。それどころか、二重ゲート構造体、および第一のゲート構造体の相互に交換することができるソース/ドレイン領域229上に、サリサイド層224が同時に形成される。それ故、製造プロセスが簡単になり、必要な導電率が維持される。
【0038】
2.サリサイド層224は、熱処理を含む相互に交換することができるソース/ドレイン領域229が形成された後で生成される。そのため、ドーパントの層間拡散現象が、インターフェースのところで発生しない。
【0039】
3.本発明は、ポリサイド層114a、114bの形成を含んでいないので、ポリサイドの熱不安定による、ポリサイド層114a、114bのヒビ割れを心配する必要はない。
【0040】
例示としての実施形態を使用して本発明を説明してきた。しかし、本発明の範囲は、上記実施形態に制限されるものでないことを理解されたい。反対に、上記説明は、種々の修正および類似の装置を含むことを意図している。それ故、上記すべての修正および類似の装置を含むように、特許請求の範囲を最も広義に解釈すべきである。
【図面の簡単な説明】
【図1】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その1)。
【図2】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その2)。
【図3】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その3)。
【図4】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その4)。
【図5】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その5)。
【図6】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その6)。
【図7】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その7)。
【図8】埋込み形DRAMの従来の製造プロセスの概略を示す斜視/断面図である(その8)。
【図9】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その1)。
【図10】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その2)。
【図11】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その3)。
【図12】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その4)。
【図13】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その5)。
【図14】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その6)。
【図15】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その7)。
【図16】本発明の好適な実施形態の埋込み形DRAMの製造プロセスを概略示す斜視図/断面図である(その8)。
【符号の説明】
200 基板
201 絶縁構造体
202 パッド酸化物
203 論理装置領域
204 ポリシリコン層
204’ N+ タイプのポリシリコン層
204” P+ タイプのポリシリコン層
204’a N+ タイプのポリシリコン層
204”a P+ タイプのポリシリコン層
204’b N+ タイプのポリシリコン層
204”b P+ タイプのポリシリコン層
205 メモリ装置領域
212 絶縁層
212a 絶縁層
212b 絶縁層
224 サリサイド層
Claims (14)
- 絶縁構造体により分離された論理装置領域とメモリ装置領域とを有するシリコン基板を準備する工程と、
前記シリコン基板上の全面に酸化物層、さらにはポリシリコン層を形成する工程と、
前記ポリシリコン層と前記酸化物層をパターニングして、前記論理装置領域に第1のMOSトランジスタのゲート構造体、前記メモリ装置領域に第2のMOSトランジスタのゲート構造体を形成する工程と、
前記各ゲート構造体をマスクとして前記基板に低濃度不純物のドーピングを行い、さらに前記各ゲート構造体の両側壁にスペーサを形成した後、このスペーサと前記各ゲート構造体とをマスクとして前記基板に高濃度不純物のドーピングを行って、前記各ゲート構造体の両側にLDD構造のソース/ドレイン領域を形成することにより、前記論理装置領域にLDD構造の第1のMOSトランジスタ、前記メモリ装置領域にLDD構造の第2のMOSトランジスタを完成させる工程と、
前記第1、第2のMOSトランジスタが完成した前記シリコン基板上の全面に、前記各ゲート構造体を覆って絶縁層を形成する工程と、
前記絶縁層をエッチバックして、前記第1、第2のMOSトランジスタのゲート構造体のポリシリコン層表面を露出させる工程と、
その後、論理装置領域の残存前記絶縁層を除去して、前記論理装置領域の第1のMOSトランジスタの前記ソース/ドレイン領域表面を露出させる一方、メモリ装置領域の第2のMOSトランジスタの前記ソース/ドレイン領域表面は残存前記絶縁層で覆われたままとする工程と、
その後、前記シリコン基板上の全面にセルフアライン・ケイ化化合物層形成用金属層を形成し、熱処理を行うことにより、露出して前記金属層に接している前記第1のMOSトランジスタのソース/ドレイン領域表面、および前記第1、第2のMOSトランジスタのゲート構造体ポリシリコン層表面にセルフアライン・ケイ化化合物層を形成する工程と、
その後、残存金属層を除去する工程と
を具備することを特徴とする埋込み形ダイナミック・ランダム・アクセス・メモリの製造方法。 - 請求項1記載の方法において、
前記第1のMOSトランジスタが、相互に隣接するP+タイプのMOSトランジスタとN+タイプのMOSトランジスタとを備えたことを特徴とする方法。 - 請求項1記載の方法において、
前記第2のMOSトランジスタが、相互に隣接するP+タイプのMOSトランジスタとN+タイプのMOSトランジスタとを備えたことを特徴とする方法。 - 請求項1記載の方法において、
前記絶縁層が酸化物であることを特徴とする方法。 - 請求項1記載の方法において、
前記基板上の全面に前記絶縁層を形成するステップが化学蒸着法(CVD)であることを特徴とする方法。 - 請求項1記載の方法において、
前記基板上の全面に前記絶縁層を形成した後、平坦化プロセスが行われることを特徴とする方法。 - 請求項6記載の方法において、
前記平坦化プロセスが化学的機械的研磨(CMP)プロセスであることを特徴とする方法。 - 請求項1記載の方法において、
前記金属層がチタンであることを特徴とする方法。 - 請求項1記載の方法において、
前記金属層がチタンと窒化チタンとであることを特徴とする方法。 - 請求項1記載の方法において、
前記金属層がコバルトであることを特徴とする方法。 - 請求項1記載の方法において、
前記金属層がコバルトおよび窒化コバルトであることを特徴とする方法。 - 請求項1記載の方法において、
前記セルフアライン・ケイ化化合物層がケイ化チタンであることを特徴とする方法。 - 請求項1記載の方法において、
前記セルフアライン・ケイ化化合物層がケイ化コバルトであることを特徴とする方法。 - 請求項1記載の方法において、
前記熱処理が急速加熱処理(RTP)であることを特徴とする方法。
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