KR100833428B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100833428B1
KR100833428B1 KR1020020036329A KR20020036329A KR100833428B1 KR 100833428 B1 KR100833428 B1 KR 100833428B1 KR 1020020036329 A KR1020020036329 A KR 1020020036329A KR 20020036329 A KR20020036329 A KR 20020036329A KR 100833428 B1 KR100833428 B1 KR 100833428B1
Authority
KR
South Korea
Prior art keywords
region
nmos
pmos
layer
gate electrode
Prior art date
Application number
KR1020020036329A
Other languages
English (en)
Other versions
KR20040001198A (ko
Inventor
성낙균
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020020036329A priority Critical patent/KR100833428B1/ko
Publication of KR20040001198A publication Critical patent/KR20040001198A/ko
Application granted granted Critical
Publication of KR100833428B1 publication Critical patent/KR100833428B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 코발트 실리사이드층 형성전에 NO 가스를 이용한 NO 어닐링처리를 실시하여 소자분리막과 소오스/드레인 접합영역이 접속되는 부위에 NO 산화막을 형성함으로써, 후속공정시 트렌치의 모트(Moat) 부위에 코발트 실리사이드층이 형성되는 것을 방지하여 후속 열처리공정시 소오스/드레인 접합영역에 누설전류가 발생하는 것을 방지할 수 있는 반도체 소자의 제조방법을 개시한다.
반도체 소자, 코발트 실리사이드층, NO 어닐링, NO 산화막, 모트

Description

반도체 소자의 제조방법{Method for manufacturing a semiconductor device}
도 1a 내지 도 1k는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2j는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3은 도 2j에 도시된 'A'부위를 확대하여 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
102, 202 : 반도체 기판
104, 204 : 소자분리막
106, 206 : 게이트 산화막
108, 208 : 폴리실리콘층
110, 210 : NMOS 게이트 전극
112, 212 : PMSO 게이트 전극
114, 116, 214, 216 : 저농도 접합영역
120, 122, 220, 222 : 고농도 접합영역
118, 218 : 스페이서
124 : NO 산화막
126, 224 : 코발트층
128, 226 : 캡핑층
130, 228 : 코발트 실리사이드층
132, 230 : 코발트 살리사이드층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 코발트(Cobalt; Co) 살리사이드(Self Aligned Silicide; SAS) 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 불순물 영역인 접합영역(Junction)의 깊이가 줄어들어 게이트 전극의 선폭이 감소하고 있는 추세이다. 이로 인해, 반도체 소자에서 요구되는 면저항을 구현하는데 많은 어려움이 발생하고 있다. 이러한 반도체 소자의 면저항을 개선시키기 위해 접합영역과 게이트 전극 상에 텅스텐 실리사이드(WSi)보다 비저항이 낮은 코발트 실리사이드(CoSi2) 를 동시에 형성하는 코발트 살리사이드(Self Aligned Silicide; Salicide; SAS) 공정을 실시하고 있다.
그러나, 코발트 살리사이드 공정시 게이트 전극 부분에서는 게이트 전극용 도프트 폴리실리콘(Doped Poly Silicon)과 코발트(Co)가 반응하여 코발트 실리사이드막이 형성되는데 반해, 게이트 전극의 모서리 부위의 반도체 기판 내의 접합영역에서는 단결정인 반도체 기판의 실리콘과 반응하는 코발트 실리사이드막이 형성됨에 따라 접합영역에서 균일한 계면을 갖는 실리사이드막을 형성하기가 매우 어렵다. 따라서, 최근에는 접합영역 상에 형성된 코발트 실리사이드의 특성을 개선시키기 위해 코발트층 상에 티타늄(Ti) 또는 티타늄 질화물의 캡핑(capping) 층을 사용하여 코발트 실리사이드를 형성하는 기술이 제안되었다.
도 2a 내지 도 2j는 종래 기술에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 소자의 코발트 실리사이드 형성 방법을 설명하기 위해 도시한 CMOS 소자의 단면도이다.
도 2a를 참조하면, P형 반도체 기판(202)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(204)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 2b를 참조하면, 전체 구조 상부에 게이트 산화막(206)을 형성한 후 그 상 부에 게이트 전극용 폴리실리콘층(208)을 형성한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(208) 및 게이트 산화막(206)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(210)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(212)을 형성한다.
도 2c 및 도 2d를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR1)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR1)을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(214)을 형성한다. 이어서, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR2)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(PR2)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(216)을 형성한다.
도 2e 및 도 2f를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 게이트 전극(210) 및 PMOS 게이트 전극(212)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(218)을 형성한다. 이어서, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR3)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR3)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(220)을 형성한다.
도 2g를 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR4)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(PR4)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(222)을 형성한다. 이로써, NMOS 영역의 P-웰에는 저농도 접합영역(214) 및 고농도 접합영역(220)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(216) 및 고농도 접합영역(222)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
도 2h를 참조하면, 전체 구조 상부에 코발트층(224)을 형성한 후 이 코발트층(224) 상에 캡핑층(226)을 형성한다. 이때, 캡핑층(226)은 후속 코발트 실리사이드 형성공정전에 코발트층(224)이 오염되는 것을 방지하기 위해 티타늄층(Ti) 또는 티타늄 질화물층(TiN)으로 형성하거나, 티타늄층과 티타늄 질화물층의 조합으로 형성한다.
도 2i 및 도 2j를 참조하면, 전체 구조 상부에 RTP(Rapid Thermal Process) 방식으로 제1 열처리 공정을 실시하여 NMOS 영역과 PMOS 영역의 고농도 접합영역(220 및 222)과 게이트 전극(210 및 212) 상에 코발트 실리사이드층(CoSi; 228)을 형성한 후 소정의 세정공정을 실시하여 잔재하는 미반응 코발트를 제거한다.
이어서, RTP 방식으로 제2 열처리 공정을 실시하여 코발트 실리사이드층(228)을 상변이 시켜 코발트 살리사이드층(CoSi2; 230)를 형성한 후, 전체 구조 상부에 후속 BLC(Bit Line Contact) 공정을 위하여, 전체 구조 상부에 LPCVD(Low Plesure Chemcial Vapor Deposition) 공정을 실시하여 질화막(미도시)을 증착한다.
그러나, 상기에서 설명한 종래 기술에서는, STI 공정을 실시하여 소자 분리막(204)을 형성하기 위해 STI 구조의 트렌치를 형성하는 경우, 트렌치 상부의 모서리(Corner) 부위에 갭 필(Gap fill)된 산화막이 제거되어 도 3에 도시된 'B'와 같이 모트(Moat)가 생기게 된다. 그리고, 코발트 캡핑층(226) 증착시 트렌치의 상부 모서리 부위(B)에 코발트, 티타늄 및 티타늄 질화물이 증착하게 되며, 제1 열처리 공정을 통해 코발트 이온은 트렌치 측면을 따라 하부(Bottom) 쪽으로 확산되어 모트 발생부위(B)에 코발트 살리사이드층(230)을 형성하게 된다. 결국, 코발트 살리사이드층(230)은 NMOS 영역의 고농도 접합영역(220)과, PMOS 영역의 고농도 접합영역(222)에 인접하게 위치하게 되며, 후속 열처리공정 및 기타 공정등에 의하여 이 부위(B)에서 쇼트키(Schottky) 접촉이 발생되어 접합영역에 누설전류(Leakage)가 발생하게 된다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제를 해결하기 위해 안출된 것으로, 소자분리막 형성공정시 트렌치의 상부 모서리부위에 발생하는 모트에 의해, 후속 코발트 증착공정시 이 부위에 코발트층이 증착되고, 후속 열처리공정에 의해 이 부위에 쇼트키 접촉이 일어나 접합영역에 누설전류가 발생하는 것을 방지하는데 그 목적이 있다.
본 발명에서는, 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위하여, 트렌치 구조의 소자 분리막을 형성하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 게이트 전극 및 PMOS 게이트 전극을 형성하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역을 형성하는 단계와, 전체 구조 상부에 대하여 NO 가스를 이용한 어닐링처리를 통해, 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극 상부와, 상기 소오스/드레인 영역 상부와, 상기 소오스/드레인 영역과 접속되는 상기 소자분리막의 측면에 NO 산화막을 형성하는 단계와, 전체 구조 상부에 대하여 세정공정을 실시하여, 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극 상부와, 상기 소오스/드레인 영역 상부에 형성된 상기 NO 산화막을 제거하는 단계와, 전체 구조 상부에 금속층을 순차적으로 형성하는 단계와, 전체 구조 상부에 열처리공정을 실시하여 금속 살리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들로서, 그 일례로, CMOS 소자를 도시한 단면도들이다.
도 1a를 참조하면, P형 반도체 기판(102)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(104)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 1b를 참조하면, 전체 구조 상부에 게이트 산화막(106)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘층(108)을 형성한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(108) 및 게이트 산화막(106)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(110)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(112)을 형성한다.
도 1c를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR1)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR1)을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(114)을 형성한다.
도 1d를 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR2) 을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(PR2)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(116)을 형성한다.
도 1e를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 게이트 전극(110) 및 PMOS 게이트 전극(112)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(118)를 형성한다.
도 1f를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR3)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR3)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(120)을 형성한다. 이때, 'n+' 이온 주입 공정은 40 내지 60KeV 이온 주입 에너지로 실시하되, 'n+' 이온의 도즈량은 후속 코발트 실리사이드 이상 산화막을 고려하여 선택적으로 결정한다.
도 1g를 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(PR4)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(PR4)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(122)을 형성한다. 이로써, NMOS 영역의 P-웰에는 저농도 접합영역(114) 및 고농도 접합영역(120)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(116) 및 고농도 접합영역(122)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
이어서, 전체 구조 상부에 대하여 PMOS 영역과 NMOS 영역의 소오스/드레인 영역에 주입된 이온들을 확산시키기 위하여 RTP(Rapid Thermal Process)공정을 실시한 후, 전체 구조 상부의 표면에 잔재하는 파티클(Particle)과 같은 불순물을 제거하기 위해 표면처리를 실시한다.
도 1h를 참조하면, 전체 구조 상부에 NO 가스를 이용한 NO 어닐링처리(Annealing treatment)를 실시하여 NMOS 영역과 PMOS 영역의 고농도 접합영역(120 및 122), 게이트 전극(110 및 112) 및 도시된 'A'부위와 같이 소자 분리막(104)과 고농도 접합영역(120 및 122) 간의 측면에 NO 산화막(124)을 형성한다.
도 1i를 참조하면, 전체 구조 상부에 대하여 99%의 HF 용액을 이용한 세정공정을 실시하여, 도시된 'A'부위와 같이 소자 분리막(104)과 고농도 접합영역(120 및 122) 간의 측면에 형성된 NO 산화막(124)을 제외한 NMOS 영역과 PMOS 영역의 고농도 접합영역(120 및 122) 및 게이트 전극(110 및 112) 상에 형성된 NO 산화막(124)을 제거한다.
이어서, 전체 구조 상부에 코발트층(126)을 형성한 후 상기 코발트층(126) 상에 상기 코발트층(126)을 보호하기 위한 캡핑층(128)을 형성한다. 이때, 캡핑층(128)은 코발트로 형성하거나, 코발트층(126)과 반응하는 티타늄 또는 티타늄 질화막으로 형성한다.
도 1j 참조하면, 전체 구조 상부에 RTP 방식으로 제1 열처리 공정을 실시하 여 NMOS 영역과 PMOS 영역의 고농도 접합영역(120 및 122)과 게이트 전극(110 및 112) 상에 코발트 실리사이드층(CoSi)(130)을 형성한다. 그런 다음에, 선택적 습식식각공정을 실시하여 반도체 기판(102)의 실리콘과 반응하지 않고 잔재하는 코발트와 캡핑층(128)을 형성하는 구성 물질을 제거한다.
도 1k를 참조하면, 전체 구조 상부에 RTP를 방식으로 제2 열처리 공정을 실시하여 코발트 실리사이드층(130)을 상변이 시켜 코발트 살리사이드층(CoSi2; 132)을 형성한다. 이후의 공정은 종래 기술과 동일함에 따라 여기서는 그 설명의 편의를 위해 생략하기로 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는, 코발트 실리사이드층 형성전에 NO 가스를 이용한 NO 어닐링처리를 실시하여 소자분리막과 소오스/드레인 접합영역이 접속되는 부위에 NO 산화막을 형성함으로써, 후속공정시 트렌치의 모트 부위에 코발트 실리사이드층이 형성되는 것을 방지하여 후속 열처리공정에 의한 소오스/드레인 접합영역에 누설전류가 발생하는 것을 방지할 수 있다.

Claims (3)

  1. (a) 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위하여, 트렌치 구조의 소자 분리막을 형성하는 단계;
    (b) 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 게이트 전극 및 PMOS 게이트 전극을 형성하는 단계;
    (c) 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역을 형성하는 단계;
    (d) 전체 구조 상부에 대하여 NO 가스를 이용한 어닐링처리를 통해, 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극 상부와, 상기 소오스/드레인 영역 상부와, 상기 소오스/드레인 영역과 접속되는 상기 소자분리막의 측면에 NO 산화막을 형성하는 단계;
    (e) 전체 구조 상부에 대하여 세정공정을 실시하여, 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극 상부와, 상기 소오스/드레인 영역 상부에 형성된 상기 NO 산화막을 제거하는 단계;
    (f) 전체 구조 상부에 금속층을 형성하는 단계; 및
    (g) 전체 구조 상부에 열처리공정을 실시하여 금속 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 세정공정은, 99% HF용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 금속층은, 코발트층인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020020036329A 2002-06-27 2002-06-27 반도체 소자의 제조방법 KR100833428B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020036329A KR100833428B1 (ko) 2002-06-27 2002-06-27 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020036329A KR100833428B1 (ko) 2002-06-27 2002-06-27 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20040001198A KR20040001198A (ko) 2004-01-07
KR100833428B1 true KR100833428B1 (ko) 2008-05-29

Family

ID=37312970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020036329A KR100833428B1 (ko) 2002-06-27 2002-06-27 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100833428B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835418B1 (ko) * 2006-12-28 2008-06-04 동부일렉트로닉스 주식회사 반도체 소자의 형성방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000053450A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 핫 캐리어 열화를 개선한 트랜지스터 제조 방법
JP2001068666A (ja) * 1999-08-24 2001-03-16 Matsushita Electronics Industry Corp 半導体装置の製造方法
KR20020017309A (ko) * 2000-08-29 2002-03-07 박종섭 트랜지스터의 선택적 실리사이드 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000053450A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 핫 캐리어 열화를 개선한 트랜지스터 제조 방법
JP2001068666A (ja) * 1999-08-24 2001-03-16 Matsushita Electronics Industry Corp 半導体装置の製造方法
KR20020017309A (ko) * 2000-08-29 2002-03-07 박종섭 트랜지스터의 선택적 실리사이드 형성방법

Also Published As

Publication number Publication date
KR20040001198A (ko) 2004-01-07

Similar Documents

Publication Publication Date Title
JP4313065B2 (ja) シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法
US6103563A (en) Nitride disposable spacer to reduce mask count in CMOS transistor formation
JP4237660B2 (ja) 半導体装置の製造方法
KR100429886B1 (ko) 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법
US6218224B1 (en) Nitride disposable spacer to reduce mask count in CMOS transistor formation
US7141467B2 (en) Semiconductor device having metal silicide films formed on source and drain regions and method for manufacturing the same
JP2005109389A (ja) 半導体装置及びその製造方法
JP2000232075A (ja) 半導体装置の製造方法
US20060014351A1 (en) Low leakage MOS transistor
US6309937B1 (en) Method of making shallow junction semiconductor devices
KR100833428B1 (ko) 반도체 소자의 제조방법
JPH07283400A (ja) 半導体装置及びその製造方法
KR100685898B1 (ko) 반도체 소자의 제조방법
JPH02153538A (ja) 半導体装置の製造方法
KR20010066327A (ko) 듀얼 게이트전극 제조방법
JPH0322539A (ja) 半導体装置の製造方法
JP2006114681A (ja) 半導体装置及びその製造方法
KR100465056B1 (ko) 반도체 소자의 제조 방법
JP2010067912A (ja) 半導体装置及びその製造方法
KR100432789B1 (ko) 반도체 소자의 제조 방법
KR100880336B1 (ko) 반도체 소자의 제조방법
KR100315451B1 (ko) 반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법
JPH08288504A (ja) 半導体装置の製造方法
JP2006179947A (ja) 半導体集積回路装置の製造方法
KR20050069070A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130422

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 12