JP2001068666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 113
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 80
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 80
- 239000010703 silicon Substances 0.000 claims abstract description 80
- 239000007789 gas Substances 0.000 claims abstract description 69
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 229910052796 boron Inorganic materials 0.000 claims abstract description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 19
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- 230000003213 activating effect Effects 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 238000000137 annealing Methods 0.000 abstract description 20
- 238000009826 distribution Methods 0.000 abstract description 20
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 150000002500 ions Chemical class 0.000 abstract description 6
- -1 silicon oxide nitride Chemical class 0.000 abstract description 5
- 230000009977 dual effect Effects 0.000 abstract description 4
- 230000000740 bleeding effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- 238000002386 leaching Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001764 infiltration Methods 0.000 description 2
- 230000008595 infiltration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101100321670 Fagopyrum esculentum FA18 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
(57)【要約】
【課題】 ゲート電極中のボロンの浸みだしのない，か
つ，駆動力の高いｐチャネル型ＭＩＳトランジスタなど
の半導体装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１０上にシリコン酸窒化膜１２
を形成した後、ＮＯガスをシリコン酸窒化膜１２に接触
させながら熱処理を施すことにより、シリコン酸窒化膜
１２の内部に急峻な分布を持った高濃度の窒素を導入す
る。シリコン酸窒化膜１２の上にアモルファスシリコン
膜１３を堆積し、デュアルゲート構造を形成するための
不純物イオンの注入を行なう。その後、シリコン酸窒化
膜１２をゲート酸化膜とし、ポリシリコン膜をゲート電
極とするｐ型及びｎ型ＭＩＳトランジスタを備えたＣＭ
ＯＳデバイスを形成する。ＮＯガスアニールにより、シ
リコン酸窒化膜１２中の窒素の分布状態が急峻となるこ
とで、ｐ型ＭＩＳトランジスタにおけるボロンの浸みだ
しを抑制しつつ、高い駆動力を得る。
つ，駆動力の高いｐチャネル型ＭＩＳトランジスタなど
の半導体装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１０上にシリコン酸窒化膜１２
を形成した後、ＮＯガスをシリコン酸窒化膜１２に接触
させながら熱処理を施すことにより、シリコン酸窒化膜
１２の内部に急峻な分布を持った高濃度の窒素を導入す
る。シリコン酸窒化膜１２の上にアモルファスシリコン
膜１３を堆積し、デュアルゲート構造を形成するための
不純物イオンの注入を行なう。その後、シリコン酸窒化
膜１２をゲート酸化膜とし、ポリシリコン膜をゲート電
極とするｐ型及びｎ型ＭＩＳトランジスタを備えたＣＭ
ＯＳデバイスを形成する。ＮＯガスアニールにより、シ
リコン酸窒化膜１２中の窒素の分布状態が急峻となるこ
とで、ｐ型ＭＩＳトランジスタにおけるボロンの浸みだ
しを抑制しつつ、高い駆動力を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜の上
にポリシリコンゲート電極を設けてなるＭＩＳトランジ
スタに係り、特に駆動力の向上対策に関する。
にポリシリコンゲート電極を設けてなるＭＩＳトランジ
スタに係り、特に駆動力の向上対策に関する。
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタの駆動力
の向上を図るために、ゲート電極に不純物をドープして
ゲート電極を低抵抗化することはよく行なわれている。
特に、ＣＭＯＳデバイスにおいては、ｎチャネル型ＭＯ
Ｓトランジスタのゲート電極にはｎ型不純物（リン又は
砒素）が、ｐチャネル型ＭＯＳトランジスタのゲート電
極にはＰ型不純物（ボロン）がそれぞれドープされた，
いわゆるデュアルゲート構造を採るのが一般的である。
の向上を図るために、ゲート電極に不純物をドープして
ゲート電極を低抵抗化することはよく行なわれている。
特に、ＣＭＯＳデバイスにおいては、ｎチャネル型ＭＯ
Ｓトランジスタのゲート電極にはｎ型不純物（リン又は
砒素）が、ｐチャネル型ＭＯＳトランジスタのゲート電
極にはＰ型不純物（ボロン）がそれぞれドープされた，
いわゆるデュアルゲート構造を採るのが一般的である。
【０００３】ところが、特にｐ型不純物であるボロンは
酸化膜内を拡散しやすいことから、ボロンがゲート酸化
膜を経てＳｉ基板のチャネル領域に侵入するいわゆる
“ボロンの浸みだし”と呼ばれる現象が生じると、ゲー
ト電極が空乏化するためにｐチャネル型ＭＯＳトランジ
スタの駆動力が低下したり、Ｓｉ基板のチャネル領域へ
のボロンの浸みだしによって、サブスレッショルド特性
を悪化させたり、短チャネル効果が助長されるという不
具合があった。
酸化膜内を拡散しやすいことから、ボロンがゲート酸化
膜を経てＳｉ基板のチャネル領域に侵入するいわゆる
“ボロンの浸みだし”と呼ばれる現象が生じると、ゲー
ト電極が空乏化するためにｐチャネル型ＭＯＳトランジ
スタの駆動力が低下したり、Ｓｉ基板のチャネル領域へ
のボロンの浸みだしによって、サブスレッショルド特性
を悪化させたり、短チャネル効果が助長されるという不
具合があった。
【０００４】これを防止するために、ゲート絶縁膜をシ
リコン酸窒化膜とすることにより、ボロンの下方への拡
散を抑制しようとする技術がある。その場合、たとえ
ば、シリコン基板の上に酸素とＮＯとの混合ガスやＮ2
Ｏガスを流しながら熱処理を行なうことによってシリコ
ン酸窒化膜を直接形成したり、すでに形成されたシリコ
ン酸化膜の上にＮ2 Ｏガス又はＮＨ3 ガスを流してシリ
コン酸化膜に窒素を導入することによってシリコン酸化
膜をシリコン酸窒化膜に変化させるなどの方法が一般的
に採用されている。
リコン酸窒化膜とすることにより、ボロンの下方への拡
散を抑制しようとする技術がある。その場合、たとえ
ば、シリコン基板の上に酸素とＮＯとの混合ガスやＮ2
Ｏガスを流しながら熱処理を行なうことによってシリコ
ン酸窒化膜を直接形成したり、すでに形成されたシリコ
ン酸化膜の上にＮ2 Ｏガス又はＮＨ3 ガスを流してシリ
コン酸化膜に窒素を導入することによってシリコン酸化
膜をシリコン酸窒化膜に変化させるなどの方法が一般的
に採用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、現在の
ようにＣＭＯＳデバイスの微細化，高集積化によって、
トランジスタのゲート長が短くなるに伴い、低電圧化に
応じた駆動力を確保すべくゲート絶縁膜も薄膜化されて
くると、ゲート絶縁膜をシリコン酸窒化膜にしても、ト
ランジスタの駆動力を確保できないという事態が発生し
た。
ようにＣＭＯＳデバイスの微細化，高集積化によって、
トランジスタのゲート長が短くなるに伴い、低電圧化に
応じた駆動力を確保すべくゲート絶縁膜も薄膜化されて
くると、ゲート絶縁膜をシリコン酸窒化膜にしても、ト
ランジスタの駆動力を確保できないという事態が発生し
た。
【０００６】その原因についてはまだ完全に解明された
わけではないが、本発明者の実験によると、ゲート電極
の空乏化とは別の機構によるものと考えられ、特にゲー
ト絶縁膜であるシリコン酸窒化膜中における窒素の分布
状態がよくないことに起因するものではないかと推測さ
れた。
わけではないが、本発明者の実験によると、ゲート電極
の空乏化とは別の機構によるものと考えられ、特にゲー
ト絶縁膜であるシリコン酸窒化膜中における窒素の分布
状態がよくないことに起因するものではないかと推測さ
れた。
【０００７】本発明の目的は、ゲート電極に不純物がド
ープされたＭＩＳトランジスタのゲート絶縁膜などから
下方への不純物の浸みだしを抑制しつつ、駆動力の高い
ＭＩＳトランジスタなどの半導体装置の製造方法の提供
を図ることにある。
ープされたＭＩＳトランジスタのゲート絶縁膜などから
下方への不純物の浸みだしを抑制しつつ、駆動力の高い
ＭＩＳトランジスタなどの半導体装置の製造方法の提供
を図ることにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、基板上に、シリコン酸窒化膜を形成する工程
（ａ）と、上記シリコン酸窒化膜の表面に窒素を含むガ
スを接触させながら熱処理を行なって、上記シリコン酸
窒化膜中に少なくとも窒素を導入する工程（ｂ）と、上
記シリコン酸窒化膜の上に不純物を含む半導体膜を形成
する工程（ｃ）とを備えている。
造方法は、基板上に、シリコン酸窒化膜を形成する工程
（ａ）と、上記シリコン酸窒化膜の表面に窒素を含むガ
スを接触させながら熱処理を行なって、上記シリコン酸
窒化膜中に少なくとも窒素を導入する工程（ｂ）と、上
記シリコン酸窒化膜の上に不純物を含む半導体膜を形成
する工程（ｃ）とを備えている。
【０００９】この方法により、シリコン酸窒化膜内に窒
素の急峻な分布形状が形成されるように、窒素を追加的
に導入することができるので、半導体膜から基板側への
不純物の浸みだしを抑制しつつ、半導体膜や基板への窒
素の侵入を抑制することができる。その結果、半導体膜
やシリコン窒化膜を用いて形成される素子の諸特性を良
好に維持できる。例えば、ＭＩＳトランジスタにおいて
は、半導体膜であるゲート電極中の不純物の半導体基板
への浸みだしを抑制しつつ、ゲート電極又は半導体基板
への窒素の侵入に起因すると思われる駆動力の低下を抑
制することができる。すなわち、不純物の浸みだしに起
因する短チャネル効果などの抑制と、トランジスタの駆
動力の向上とを図ることができる。
素の急峻な分布形状が形成されるように、窒素を追加的
に導入することができるので、半導体膜から基板側への
不純物の浸みだしを抑制しつつ、半導体膜や基板への窒
素の侵入を抑制することができる。その結果、半導体膜
やシリコン窒化膜を用いて形成される素子の諸特性を良
好に維持できる。例えば、ＭＩＳトランジスタにおいて
は、半導体膜であるゲート電極中の不純物の半導体基板
への浸みだしを抑制しつつ、ゲート電極又は半導体基板
への窒素の侵入に起因すると思われる駆動力の低下を抑
制することができる。すなわち、不純物の浸みだしに起
因する短チャネル効果などの抑制と、トランジスタの駆
動力の向上とを図ることができる。
【００１０】上記半導体装置の製造方法において、上記
工程（ａ）では、Ｎ2 Ｏガスを用いてシリコン酸窒化膜
を形成することが好ましい。
工程（ａ）では、Ｎ2 Ｏガスを用いてシリコン酸窒化膜
を形成することが好ましい。
【００１１】上記半導体装置の製造方法において、上記
工程（ｃ）に、上記シリコン酸窒化膜の上に上記半導体
膜としてアモルファスシリコン膜を形成する副工程と、
上記アモルファスシリコン膜中に不純物イオンを注入す
る副工程と、上記不純物を活性化するための熱処理を行
なって上記アモルファスシリコン膜を上記半導体膜とな
るポリシリコン膜に変える副工程とを含ませることによ
り、アモルファスシリコン膜の高い不純物の保持機能を
利用して、シリコン酸窒化膜の下方の基板への不純物の
浸みだしを抑制することができる。
工程（ｃ）に、上記シリコン酸窒化膜の上に上記半導体
膜としてアモルファスシリコン膜を形成する副工程と、
上記アモルファスシリコン膜中に不純物イオンを注入す
る副工程と、上記不純物を活性化するための熱処理を行
なって上記アモルファスシリコン膜を上記半導体膜とな
るポリシリコン膜に変える副工程とを含ませることによ
り、アモルファスシリコン膜の高い不純物の保持機能を
利用して、シリコン酸窒化膜の下方の基板への不純物の
浸みだしを抑制することができる。
【００１２】上記半導体装置の製造方法において、上記
工程（ｂ）では、８００〜１０５０℃で熱処理を行なう
ことが好ましい。
工程（ｂ）では、８００〜１０５０℃で熱処理を行なう
ことが好ましい。
【００１３】上記半導体装置の製造方法において、上記
工程（ｂ）では、窒素を含むガスとして窒素及び酸素を
含むガスを用いることが好ましい。
工程（ｂ）では、窒素を含むガスとして窒素及び酸素を
含むガスを用いることが好ましい。
【００１４】その場合、窒素を含むガスとしてＮＯガス
を用いることにより、特に大きな効果が得られることが
確認されている。
を用いることにより、特に大きな効果が得られることが
確認されている。
【００１５】また、窒素を含むガスとしてＮ2 Ｏガスを
用いることも可能である。
用いることも可能である。
【００１６】上記半導体装置の製造方法において、上記
半導体装置がｐチャネル型ＭＩＳトランジスタである場
合、上記工程（ｃ）では、ボロンを含むゲート電極を形
成することにより、デュアルゲート構造によるＣＭＩＳ
デバイスに適した高い駆動力を有するＭＩＳトランジス
タを得ることができる。
半導体装置がｐチャネル型ＭＩＳトランジスタである場
合、上記工程（ｃ）では、ボロンを含むゲート電極を形
成することにより、デュアルゲート構造によるＣＭＩＳ
デバイスに適した高い駆動力を有するＭＩＳトランジス
タを得ることができる。
【００１７】
【発明の実施の形態】図１（ａ）〜（ｅ）及び図２
（ａ）〜（ｃ）は、本発明の実施形態における半導体装
置（ＣＭＯＳデバイス）の製造工程を示す断面図であ
る。各図において、Ｒｐはｐチャネル型ＭＩＳトランジ
スタ形成領域を示し、Ｐｎはｎチャネル型ＭＩＳトラン
ジスタ形成領域を示している。
（ａ）〜（ｃ）は、本発明の実施形態における半導体装
置（ＣＭＯＳデバイス）の製造工程を示す断面図であ
る。各図において、Ｒｐはｐチャネル型ＭＩＳトランジ
スタ形成領域を示し、Ｐｎはｎチャネル型ＭＩＳトラン
ジスタ形成領域を示している。
【００１８】図１（ａ）に示す工程で、Ｓｉ基板１０
に、ｐチャネル型ＭＩＳトランジスタ形成領域Ｒｐ及び
ｎチャネル型ＭＩＳトランジスタ形成領域Ｒｎを取り囲
むトレンチ型素子分離領域１１を形成した後、約１００
０℃の温度下でＮ2 Ｏガスを約６０ｓｅｃの間、Ｓｉ基
板１０に接触させることにより、基板上に、厚みが２．
８ｎｍのシリコン酸窒化膜１２を形成する。
に、ｐチャネル型ＭＩＳトランジスタ形成領域Ｒｐ及び
ｎチャネル型ＭＩＳトランジスタ形成領域Ｒｎを取り囲
むトレンチ型素子分離領域１１を形成した後、約１００
０℃の温度下でＮ2 Ｏガスを約６０ｓｅｃの間、Ｓｉ基
板１０に接触させることにより、基板上に、厚みが２．
８ｎｍのシリコン酸窒化膜１２を形成する。
【００１９】なお、シリコン酸窒化膜を形成する方法
は、この方法には限られない。たとえば、Ｓｉ基板１０
の表面にＮＯガスとＯ2 ガスとの混合ガスを接触させな
がら約１０００℃の熱処理を行なってもよい。また、シ
リコン酸化膜を形成した後、シリコン酸化膜の表面に窒
素を導入してもよい。
は、この方法には限られない。たとえば、Ｓｉ基板１０
の表面にＮＯガスとＯ2 ガスとの混合ガスを接触させな
がら約１０００℃の熱処理を行なってもよい。また、シ
リコン酸化膜を形成した後、シリコン酸化膜の表面に窒
素を導入してもよい。
【００２０】次に、図１（ｂ）に示す工程で、ＮＯガス
をシリコン酸窒化膜１２に接触させながら９００℃，３
０ｓｅｃの熱処理を施すことにより、シリコン酸窒化膜
１２の内部に窒素（Ｎ）を導入する。このとき、シリコ
ン酸窒化膜１２中における窒素濃度が高くなるだけでな
く、後述するように、シリコン酸窒化膜１２の厚さ方向
における中央部に窒素濃度が最大となるピーク部が存在
し、かつ急峻な分布形状を示すように、シリコン酸窒化
膜１２中の窒素の分布状態が変化する。
をシリコン酸窒化膜１２に接触させながら９００℃，３
０ｓｅｃの熱処理を施すことにより、シリコン酸窒化膜
１２の内部に窒素（Ｎ）を導入する。このとき、シリコ
ン酸窒化膜１２中における窒素濃度が高くなるだけでな
く、後述するように、シリコン酸窒化膜１２の厚さ方向
における中央部に窒素濃度が最大となるピーク部が存在
し、かつ急峻な分布形状を示すように、シリコン酸窒化
膜１２中の窒素の分布状態が変化する。
【００２１】次に、図１（ｃ）に示す工程で、シリコン
酸窒化膜１２上にアモルファスシリコン膜からなるゲー
ト電極用半導体膜１３を堆積する。
酸窒化膜１２上にアモルファスシリコン膜からなるゲー
ト電極用半導体膜１３を堆積する。
【００２２】次に、図１（ｄ）に示す工程で、ゲート電
極用半導体膜１３上に、ｎチャネル型ＭＩＳトランジス
タ形成領域Ｒｎを覆うフォトレジスト膜２１形成し、こ
れをマスクとして、ゲート電極用半導体膜１３中にボロ
ンイオン（Ｂ+ ）を注入エネルギー５ｋｅＶ，ドーズ量
５×１０15／ｃｍ2 の条件で注入する。これにより、ｐ
チャネル型ＭＩＳトランジスタ形成領域Ｒｐにおけるゲ
ート電極用半導体膜１３をｐ型とする。
極用半導体膜１３上に、ｎチャネル型ＭＩＳトランジス
タ形成領域Ｒｎを覆うフォトレジスト膜２１形成し、こ
れをマスクとして、ゲート電極用半導体膜１３中にボロ
ンイオン（Ｂ+ ）を注入エネルギー５ｋｅＶ，ドーズ量
５×１０15／ｃｍ2 の条件で注入する。これにより、ｐ
チャネル型ＭＩＳトランジスタ形成領域Ｒｐにおけるゲ
ート電極用半導体膜１３をｐ型とする。
【００２３】次に、図１（ｅ）に示す工程で、フォトレ
ジスト膜２１を除去した後、ゲート電極用半導体膜１３
上に、ｐチャネル型ＭＩＳトランジスタ形成領域Ｒｐを
覆うフォトレジスト膜２２を形成し、これマスクとし
て、ゲート電極用半導体膜１３中にリンイオン（Ｐ+ ）
を、注入エネルギー１０ｋｅＶ，ドーズ量７×１０15／
ｃｍ2 の条件で注入し、ｎチャネル型ＭＩＳトランジス
タ形成領域Ｒｎにおけるゲート電極用半導体膜１３をｎ
型とする。
ジスト膜２１を除去した後、ゲート電極用半導体膜１３
上に、ｐチャネル型ＭＩＳトランジスタ形成領域Ｒｐを
覆うフォトレジスト膜２２を形成し、これマスクとし
て、ゲート電極用半導体膜１３中にリンイオン（Ｐ+ ）
を、注入エネルギー１０ｋｅＶ，ドーズ量７×１０15／
ｃｍ2 の条件で注入し、ｎチャネル型ＭＩＳトランジス
タ形成領域Ｒｎにおけるゲート電極用半導体膜１３をｎ
型とする。
【００２４】次に、図２（ａ）に示す工程で、ゲート電
極用半導体膜１３の上に厚みが約１５０ｎｍのシリコン
窒化膜を堆積し、フォトリソグラフィー及びドライエッ
チングにより、シリコン窒化膜及びポリシリコン膜をパ
ターニングして、ｐチャネル型ＭＩＳトランジスタ形成
領域Ｒｐ，ｎチャネル型ＭＩＳトランジスタ形成領域Ｒ
ｎに、それぞれゲート電極１３ａ，１３ｂ及びゲート上
保護層１４ａ，１４ｂを形成する。さらに、ゲート電極
１３ａ，１３ｂ及びゲート上保護層１４ａ，１４ｂをマ
スクとして、ｐチャネル型ＭＩＳトランジスタ形成領域
Ｒｐにおいては低濃度のｐ型不純物であるボロンのイオ
ン注入を行ない、ｎチャネル型ＭＩＳトランジスタ形成
領域Ｒｎにおいては低濃度のｎ型不純物であるヒ素のイ
オン注入を行なって、Ｓｉ基板１０内に、低濃度ソース
・ドレイン領域（又はエクステンション領域）２０ａ，
２０ｂを形成する。
極用半導体膜１３の上に厚みが約１５０ｎｍのシリコン
窒化膜を堆積し、フォトリソグラフィー及びドライエッ
チングにより、シリコン窒化膜及びポリシリコン膜をパ
ターニングして、ｐチャネル型ＭＩＳトランジスタ形成
領域Ｒｐ，ｎチャネル型ＭＩＳトランジスタ形成領域Ｒ
ｎに、それぞれゲート電極１３ａ，１３ｂ及びゲート上
保護層１４ａ，１４ｂを形成する。さらに、ゲート電極
１３ａ，１３ｂ及びゲート上保護層１４ａ，１４ｂをマ
スクとして、ｐチャネル型ＭＩＳトランジスタ形成領域
Ｒｐにおいては低濃度のｐ型不純物であるボロンのイオ
ン注入を行ない、ｎチャネル型ＭＩＳトランジスタ形成
領域Ｒｎにおいては低濃度のｎ型不純物であるヒ素のイ
オン注入を行なって、Ｓｉ基板１０内に、低濃度ソース
・ドレイン領域（又はエクステンション領域）２０ａ，
２０ｂを形成する。
【００２５】次に、図２（ｂ）に示す工程で、厚みが約
１５ｎｍのシリコン酸化膜１５と、厚みが約５５ｎｍの
シリコン窒化膜１６とを順に堆積する。
１５ｎｍのシリコン酸化膜１５と、厚みが約５５ｎｍの
シリコン窒化膜１６とを順に堆積する。
【００２６】次に、図２（ｃ）に示す工程で、シリコン
窒化膜１６とシリコン酸化膜１５との異方性エッチング
を行なって、ゲート電極１３ａ，１３ｂ及びゲート上保
護層１４ａ，１４ｂの側面上に、断面がＬ字状の酸化膜
サイドウォール１５ａ，１５ｂを形成するとともに、酸
化膜サイドウォール１５ａ，１５ｂの側面及び底面にま
たがる窒化膜サイドウォール１６ａ，１６ｂを形成す
る。このとき、シリコン酸窒化膜１２もパターニングさ
れて、ゲート電極１３ａ，１３ｂ等の下方に、酸窒化シ
リコンからなるゲート絶縁膜１２ａ，１２ｂが形成され
る。
窒化膜１６とシリコン酸化膜１５との異方性エッチング
を行なって、ゲート電極１３ａ，１３ｂ及びゲート上保
護層１４ａ，１４ｂの側面上に、断面がＬ字状の酸化膜
サイドウォール１５ａ，１５ｂを形成するとともに、酸
化膜サイドウォール１５ａ，１５ｂの側面及び底面にま
たがる窒化膜サイドウォール１６ａ，１６ｂを形成す
る。このとき、シリコン酸窒化膜１２もパターニングさ
れて、ゲート電極１３ａ，１３ｂ等の下方に、酸窒化シ
リコンからなるゲート絶縁膜１２ａ，１２ｂが形成され
る。
【００２７】その後、ゲート電極１３ａ，１３ｂ，ゲー
ト上保護層１４ａ，１４ｂ，酸化膜サイドウォール１５
ａ，１５ｂ及び窒化膜サイドウォール１６ａ，１６ｂを
マスクとして、Ｓｉ基板１０内に、ｐチャネル型ＭＩＳ
トランジスタ形成領域Ｒｐにおいては高濃度のボロンの
イオン注入を行ない、ｎチャネル型ＭＩＳトランジスタ
形成領域Ｒｎにおいては高濃度のヒ素のイオン注入を行
なって、高濃度ソース・ドレイン領域２１ａ，２１ｂを
形成する。さらに、１０００℃，１０ｓｅｃの条件で熱
処理（ＲＴＡ）を行なって、各低濃度ソース・ドレイン
領域２０ａ，２０ｂ及び高濃度ソース・ドレイン領域２
１ａ，２１ｂ中の不純物を活性化する。
ト上保護層１４ａ，１４ｂ，酸化膜サイドウォール１５
ａ，１５ｂ及び窒化膜サイドウォール１６ａ，１６ｂを
マスクとして、Ｓｉ基板１０内に、ｐチャネル型ＭＩＳ
トランジスタ形成領域Ｒｐにおいては高濃度のボロンの
イオン注入を行ない、ｎチャネル型ＭＩＳトランジスタ
形成領域Ｒｎにおいては高濃度のヒ素のイオン注入を行
なって、高濃度ソース・ドレイン領域２１ａ，２１ｂを
形成する。さらに、１０００℃，１０ｓｅｃの条件で熱
処理（ＲＴＡ）を行なって、各低濃度ソース・ドレイン
領域２０ａ，２０ｂ及び高濃度ソース・ドレイン領域２
１ａ，２１ｂ中の不純物を活性化する。
【００２８】以上の工程により、ゲート電極１３ａ，１
３ｂがトランジスタのチャネル型に一致する不純物を含
んでいる，いわゆるデュアルゲート構造を有するＣＭＯ
Ｓデバイスが形成される。
３ｂがトランジスタのチャネル型に一致する不純物を含
んでいる，いわゆるデュアルゲート構造を有するＣＭＯ
Ｓデバイスが形成される。
【００２９】その後の製造工程の図示は省略するが、基
板上に層間絶縁膜を堆積し、層間絶縁膜の平坦化処理の
後、層間絶縁膜に高濃度ソース・ドレイン領域に到達す
るコンタクトホールを形成し、このコンタクトホールに
Ｗ，Ａｌ等の金属を埋め込んでプラグ金属を形成する。
また、さらにその上に配線層を形成する。そして、必要
に応じて層間絶縁膜，プラグ金属，配線層の形成を繰り
返して、多層の配線構造を積層する。
板上に層間絶縁膜を堆積し、層間絶縁膜の平坦化処理の
後、層間絶縁膜に高濃度ソース・ドレイン領域に到達す
るコンタクトホールを形成し、このコンタクトホールに
Ｗ，Ａｌ等の金属を埋め込んでプラグ金属を形成する。
また、さらにその上に配線層を形成する。そして、必要
に応じて層間絶縁膜，プラグ金属，配線層の形成を繰り
返して、多層の配線構造を積層する。
【００３０】なお、各ゲート電極１３ａ，１３ｂ（ゲー
ト電極用半導体膜１３）は、図１（ｄ），（ｅ）の工程
の後に、６００℃程度を越える熱処理が行なわれたとき
に、アモルファスシリコン膜からポリシリコン膜に変化
する。図１（ｅ）に示す工程が終了した直後に不純物活
性化のための熱処理を行なう場合には、アモルファスシ
リコン膜からポリシリコン膜への変化が生じる。また、
この活性化のための熱処理を行なわなくても、図２
（ｂ）に示すシリコン酸化膜１５，シリコン窒化膜１６
の堆積時におけるＣＶＤ工程や、図２（ｃ）に示す工程
における不純物活性化のための熱処理によって、アモル
ファスシリコン膜からポリシリコン膜に変化することが
ある。
ト電極用半導体膜１３）は、図１（ｄ），（ｅ）の工程
の後に、６００℃程度を越える熱処理が行なわれたとき
に、アモルファスシリコン膜からポリシリコン膜に変化
する。図１（ｅ）に示す工程が終了した直後に不純物活
性化のための熱処理を行なう場合には、アモルファスシ
リコン膜からポリシリコン膜への変化が生じる。また、
この活性化のための熱処理を行なわなくても、図２
（ｂ）に示すシリコン酸化膜１５，シリコン窒化膜１６
の堆積時におけるＣＶＤ工程や、図２（ｃ）に示す工程
における不純物活性化のための熱処理によって、アモル
ファスシリコン膜からポリシリコン膜に変化することが
ある。
【００３１】ここで、本発明の半導体装置の製造方法の
特徴は、図１（ｂ）に示す工程で、シリコン酸窒化膜１
２にＮＯガスを接触させて、アニール（熱処理）を行な
っている点である。そして、この処理によって、シリコ
ン酸窒化膜１２内の窒素濃度が高くなるとともに、急峻
な分布形状が得られることがわかった。この窒素濃度プ
ロファイルについては、後述する。発明者が行った評価
によると、このようなＮＯガスアニール処理によって、
従来のｐチャネル型ＭＩＳトランジスタとは、以下のよ
うな異なる特性が得られている。
特徴は、図１（ｂ）に示す工程で、シリコン酸窒化膜１
２にＮＯガスを接触させて、アニール（熱処理）を行な
っている点である。そして、この処理によって、シリコ
ン酸窒化膜１２内の窒素濃度が高くなるとともに、急峻
な分布形状が得られることがわかった。この窒素濃度プ
ロファイルについては、後述する。発明者が行った評価
によると、このようなＮＯガスアニール処理によって、
従来のｐチャネル型ＭＩＳトランジスタとは、以下のよ
うな異なる特性が得られている。
【００３２】図３（ａ）は従来のｐチャネル型ＭＩＳト
ランジスタにおける短チャネル特性を示す図、図３
（ｂ）は本実施形態のｐチャネル型ＭＩＳトランジスタ
における短チャネル特性を示す図である。従来のｐチャ
ネル型ＭＩＳトランジスタとは、ゲート絶縁膜としての
ガスアニールを施していないシリコン酸窒化膜を用いた
図２（ｃ）に示す構造を有するものである。図３
（ａ），（ｂ）において、横軸はゲート長（μｍ）を表
し、縦軸はしきい値電圧（Ｖ）を表している。また、左
上に示す数字たとえば“４ｅ１２”は、チャネル領域へ
のイオン注入時のドーズ量（つまりしきい値制御用イオ
ン注入におけるドーズ量）が“４×１０12／ｃｍ2”で
あることを示している。
ランジスタにおける短チャネル特性を示す図、図３
（ｂ）は本実施形態のｐチャネル型ＭＩＳトランジスタ
における短チャネル特性を示す図である。従来のｐチャ
ネル型ＭＩＳトランジスタとは、ゲート絶縁膜としての
ガスアニールを施していないシリコン酸窒化膜を用いた
図２（ｃ）に示す構造を有するものである。図３
（ａ），（ｂ）において、横軸はゲート長（μｍ）を表
し、縦軸はしきい値電圧（Ｖ）を表している。また、左
上に示す数字たとえば“４ｅ１２”は、チャネル領域へ
のイオン注入時のドーズ量（つまりしきい値制御用イオ
ン注入におけるドーズ量）が“４×１０12／ｃｍ2”で
あることを示している。
【００３３】図３（ａ），（ｂ）を比較するとわかるよ
うに、同じゲート長を有するｐチャネル型ＭＩＳトラン
ジスタにおいては、従来のｐチャネル型ＭＩＳトランジ
スタに比べて、本実施形態のｐチャネル型ＭＩＳトラン
ジスタのしきい値電圧はほとんど低下していない。これ
は、従来のｐチャネル型ＭＩＳトランジスタにおいて
は、ゲート電極中のボロンの基板へ浸みだしにより、し
きい値電圧が低下しているものと思われる。それに対
し、本実施形態のｐチャネル型ＭＩＳトランジスタにお
いては、ボロンの浸みだしが有効に抑制されていること
がわかる。
うに、同じゲート長を有するｐチャネル型ＭＩＳトラン
ジスタにおいては、従来のｐチャネル型ＭＩＳトランジ
スタに比べて、本実施形態のｐチャネル型ＭＩＳトラン
ジスタのしきい値電圧はほとんど低下していない。これ
は、従来のｐチャネル型ＭＩＳトランジスタにおいて
は、ゲート電極中のボロンの基板へ浸みだしにより、し
きい値電圧が低下しているものと思われる。それに対
し、本実施形態のｐチャネル型ＭＩＳトランジスタにお
いては、ボロンの浸みだしが有効に抑制されていること
がわかる。
【００３４】図４（ａ）は従来のｐチャネル型ＭＩＳト
ランジスタにおけるＩon−Ｉoff 特性を示す図、図４
（ｂ）は本実施形態のｐチャネル型ＭＩＳトランジスタ
におけるＩon−Ｉoff 特性を示す図である。従来のｐチ
ャネル型ＭＩＳトランジスタとは、ゲート絶縁膜として
のガスアニールを施していないシリコン酸窒化膜を用い
た図２（ｃ）に示す構造を有するものである。図４
（ａ），（ｂ）において、横軸は動作時電流Ｉon（μＡ
／μｍ）を表し、縦軸はオフリーク電流Ｉoff （Ａ／μ
ｍ）を表していて、Ｉon，Ｉoff 共にソース・ドレイン
間における電流を意味する。また、左上に示す数字たと
えば“４ｅ１２”は、すでに説明したとおりである。
ランジスタにおけるＩon−Ｉoff 特性を示す図、図４
（ｂ）は本実施形態のｐチャネル型ＭＩＳトランジスタ
におけるＩon−Ｉoff 特性を示す図である。従来のｐチ
ャネル型ＭＩＳトランジスタとは、ゲート絶縁膜として
のガスアニールを施していないシリコン酸窒化膜を用い
た図２（ｃ）に示す構造を有するものである。図４
（ａ），（ｂ）において、横軸は動作時電流Ｉon（μＡ
／μｍ）を表し、縦軸はオフリーク電流Ｉoff （Ａ／μ
ｍ）を表していて、Ｉon，Ｉoff 共にソース・ドレイン
間における電流を意味する。また、左上に示す数字たと
えば“４ｅ１２”は、すでに説明したとおりである。
【００３５】図４（ａ）に示されるように、従来構造の
ｐチャネル型ＭＩＳトランジスタにおいて、しきい値制
御用不純物の濃度を種々変更したときに、オフリーク電
流Ｉoff が１ｎＡ／μｍ（単位ゲート幅当たり）になる
ようにしきい値を調整すると、そのときの動作時電流Ｉ
onは、約１００（μＡ／μｍ）である（図４（ａ）の矢
印参照）。一方、本実施形態のｐチャネル型ＭＩＳトラ
ンジスタにおいて、しきい値制御用不純物を種々変更し
たときに、オフリーク電流Ｉoff が１ｎＡ／μｍ（単位
ゲート幅当たり）になるようにしきい値を調整すると、
そのときの動作時電流Ｉonは、約２５０（μＡ／μｍ）
である（図４（ｂ）の矢印参照）。つまり、本実施形態
のｐチャネル型ＭＩＳトランジスタのほうがオン・オフ
特性が高く、トランジスタの駆動力が高いことを意味す
る。
ｐチャネル型ＭＩＳトランジスタにおいて、しきい値制
御用不純物の濃度を種々変更したときに、オフリーク電
流Ｉoff が１ｎＡ／μｍ（単位ゲート幅当たり）になる
ようにしきい値を調整すると、そのときの動作時電流Ｉ
onは、約１００（μＡ／μｍ）である（図４（ａ）の矢
印参照）。一方、本実施形態のｐチャネル型ＭＩＳトラ
ンジスタにおいて、しきい値制御用不純物を種々変更し
たときに、オフリーク電流Ｉoff が１ｎＡ／μｍ（単位
ゲート幅当たり）になるようにしきい値を調整すると、
そのときの動作時電流Ｉonは、約２５０（μＡ／μｍ）
である（図４（ｂ）の矢印参照）。つまり、本実施形態
のｐチャネル型ＭＩＳトランジスタのほうがオン・オフ
特性が高く、トランジスタの駆動力が高いことを意味す
る。
【００３６】図５は、従来のｐチャネル型ＭＩＳトラン
ジスタと本実施形態のｐチャネル型ＭＩＳトランジスタ
とにおけるサブスレッショルド特性（Ｖｇ−Ｉｄ特性）
を示す図である。従来のｐチャネル型ＭＩＳトランジス
タとは、ゲート絶縁膜としてのガスアニールを施してい
ないシリコン酸窒化膜を用いた図２（ｃ）に示す構造を
有するものである。図５において、横軸はゲート電圧Ｖ
ｇ（Ｖ）を表し、縦軸はドレイン電流Ｉｄ（Ａ）を表し
ている。
ジスタと本実施形態のｐチャネル型ＭＩＳトランジスタ
とにおけるサブスレッショルド特性（Ｖｇ−Ｉｄ特性）
を示す図である。従来のｐチャネル型ＭＩＳトランジス
タとは、ゲート絶縁膜としてのガスアニールを施してい
ないシリコン酸窒化膜を用いた図２（ｃ）に示す構造を
有するものである。図５において、横軸はゲート電圧Ｖ
ｇ（Ｖ）を表し、縦軸はドレイン電流Ｉｄ（Ａ）を表し
ている。
【００３７】図５からもわかるように、本実施形態のｐ
チャネル型ＭＩＳトランジスタのほうがオフリークが小
さく、かつ、Ｖｇ−Ｉｄ特性曲線の傾斜も大きいことが
わかる。この実験結果からも、本実施形態のｐチャネル
型ＭＩＳトランジスタのほうがオン・オフ特性が優れて
いることがわかる。
チャネル型ＭＩＳトランジスタのほうがオフリークが小
さく、かつ、Ｖｇ−Ｉｄ特性曲線の傾斜も大きいことが
わかる。この実験結果からも、本実施形態のｐチャネル
型ＭＩＳトランジスタのほうがオン・オフ特性が優れて
いることがわかる。
【００３８】図６は、従来のｐチャネル型ＭＩＳトラン
ジスタと本実施形態のｐチャネル型ＭＩＳトランジスタ
とにおけるトランスコンダクタンス特性（Ｇｍ−Ｖｇ特
性）を示す図である。従来のｐチャネル型ＭＩＳトラン
ジスタとは、ゲート絶縁膜としてのＮＯガスアニールを
施していないシリコン酸窒化膜を用いた図２（ｃ）に示
す構造を有するものである。図６において、横軸はゲー
ト電圧Ｖｇ（Ｖ）を表し、縦軸はトランスコンダクタン
スＧｍ（Ｓ）を表している。
ジスタと本実施形態のｐチャネル型ＭＩＳトランジスタ
とにおけるトランスコンダクタンス特性（Ｇｍ−Ｖｇ特
性）を示す図である。従来のｐチャネル型ＭＩＳトラン
ジスタとは、ゲート絶縁膜としてのＮＯガスアニールを
施していないシリコン酸窒化膜を用いた図２（ｃ）に示
す構造を有するものである。図６において、横軸はゲー
ト電圧Ｖｇ（Ｖ）を表し、縦軸はトランスコンダクタン
スＧｍ（Ｓ）を表している。
【００３９】図６からわかるように、本実施形態のｐチ
ャネル型ＭＩＳトランジスタのほうがトランスコンダク
タンスの最大値が大きい。つまり、スイッチング特性が
優れていることがわかる。
ャネル型ＭＩＳトランジスタのほうがトランスコンダク
タンスの最大値が大きい。つまり、スイッチング特性が
優れていることがわかる。
【００４０】ここで、本実施形態の製造方法によって、
ｐチャネル型ＭＩＳトランジスタの駆動力が向上する理
由について考察する。
ｐチャネル型ＭＩＳトランジスタの駆動力が向上する理
由について考察する。
【００４１】従来のシリコン酸窒化膜は、図１（ａ）に
示す工程と同様の処理によって形成される。たとえば、
Ｓｉ基板にＮＯガスとＯ2 ガスとの混合ガス（又はＮ2
Ｏガス）を接触させて１０００℃程度の温度で熱処理を
行なうか、あるいはシリコン酸化膜にＮ2 又はＮＨ3 を
接触させて１０００℃程度の温度で熱処理（ＲＴＡ）を
行なうことにより形成される。しかし、特に最近のよう
にゲート絶縁膜が薄膜化されている場合に、このような
処理によって形成されたシリコン酸窒化膜をゲート絶縁
膜として用いると、特に、ｐチャネル型ＭＩＳトランジ
スタの駆動力が低減するという不具合が生じることがわ
かった。
示す工程と同様の処理によって形成される。たとえば、
Ｓｉ基板にＮＯガスとＯ2 ガスとの混合ガス（又はＮ2
Ｏガス）を接触させて１０００℃程度の温度で熱処理を
行なうか、あるいはシリコン酸化膜にＮ2 又はＮＨ3 を
接触させて１０００℃程度の温度で熱処理（ＲＴＡ）を
行なうことにより形成される。しかし、特に最近のよう
にゲート絶縁膜が薄膜化されている場合に、このような
処理によって形成されたシリコン酸窒化膜をゲート絶縁
膜として用いると、特に、ｐチャネル型ＭＩＳトランジ
スタの駆動力が低減するという不具合が生じることがわ
かった。
【００４２】その原因はまだ正確に解明されているわけ
ではないが、過剰な窒素原子がチャネル領域の直上の界
面に存在すると界面準位によってキャリアが散乱を受け
たり、窒素原子がシリコン酸化膜の結合を切ることによ
ってダングリングボンドが増大することや、過剰な窒素
がゲート電極に存在するとゲート抵抗が増大することな
どが原因ではないかと考えられる。
ではないが、過剰な窒素原子がチャネル領域の直上の界
面に存在すると界面準位によってキャリアが散乱を受け
たり、窒素原子がシリコン酸化膜の結合を切ることによ
ってダングリングボンドが増大することや、過剰な窒素
がゲート電極に存在するとゲート抵抗が増大することな
どが原因ではないかと考えられる。
【００４３】一方、シリコン酸化膜に導入する窒素の量
を抑制すると、ゲート電極からチャネル領域への浸みだ
しを確実に阻止できないために、ゲート電極が空乏化さ
れて駆動力が低減したり、しきい値電圧の低下などの短
チャネル効果が助長されることがわかっている。従っ
て、トランジスタの駆動力の向上と短チャネル効果の抑
制とを同時に実現することは困難であるので、この２つ
の特性の妥協点をＣＭＯＳデバイスの種類等に応じて設
定しているのが現状である。
を抑制すると、ゲート電極からチャネル領域への浸みだ
しを確実に阻止できないために、ゲート電極が空乏化さ
れて駆動力が低減したり、しきい値電圧の低下などの短
チャネル効果が助長されることがわかっている。従っ
て、トランジスタの駆動力の向上と短チャネル効果の抑
制とを同時に実現することは困難であるので、この２つ
の特性の妥協点をＣＭＯＳデバイスの種類等に応じて設
定しているのが現状である。
【００４４】一方、発明者の実験によると、シリコン酸
窒化膜の表面をＮＯガスにさらしながら熱処理を行なう
（ＮＯガスアニール）ことにより、上述のように、短チ
ャネル効果の抑制と、トランジスタの駆動力の向上（オ
ン・オフ特性の向上，トランスコンダクタンスの向上な
ど）とを併せて実現することができることがわかった。
そこで、さらにＮＯガスアニールによってトランジスタ
の各部の窒素の濃度分布がどのようになるのかを調べ
た。
窒化膜の表面をＮＯガスにさらしながら熱処理を行なう
（ＮＯガスアニール）ことにより、上述のように、短チ
ャネル効果の抑制と、トランジスタの駆動力の向上（オ
ン・オフ特性の向上，トランスコンダクタンスの向上な
ど）とを併せて実現することができることがわかった。
そこで、さらにＮＯガスアニールによってトランジスタ
の各部の窒素の濃度分布がどのようになるのかを調べ
た。
【００４５】図７，図８は、ＳＩＭＳにより実施例や比
較例に係るシリコン酸窒化膜及びその付近における窒素
の濃度（atoms ／ｃｍ3 ）の分布を測定した結果を示す
図である。図７において、横軸は断面の深さ方向を表
し、縦軸は窒素濃度（対数目盛）を表している。図８
は、図７と同じデータを縦軸をリニアの目盛で表示した
ものである。各図中、，，，，は、以下の処
理によって作成された厚み２．６ｎｍのシリコン酸窒化
膜の上に、アモルファスシリコンを堆積したものであ
る。
較例に係るシリコン酸窒化膜及びその付近における窒素
の濃度（atoms ／ｃｍ3 ）の分布を測定した結果を示す
図である。図７において、横軸は断面の深さ方向を表
し、縦軸は窒素濃度（対数目盛）を表している。図８
は、図７と同じデータを縦軸をリニアの目盛で表示した
ものである。各図中、，，，，は、以下の処
理によって作成された厚み２．６ｎｍのシリコン酸窒化
膜の上に、アモルファスシリコンを堆積したものであ
る。
【００４６】：比較例１ 下地であるＳｉ基板の表面にＮ2 Ｏガスを接触させて、
１０００℃に加熱処理をすることによって、シリコンを
酸窒化して酸窒化膜を形成したもの（図４（ａ），図
５，図６に示すデータを得た従来のｐチャネル型ＭＯＳ
トランジスタの途中工程における状態） ：比較例２ 下地であるＳｉ基板の表面にＮ2 Ｏガスを接触させて、
１０００℃に加熱処理をすることによって、シリコンを
酸窒化して酸窒化膜を形成したもの（比較例１のサンプ
ル）の表面に、さらにＮＯガスを接触させながら８００
℃に加熱処理（ＮＯガスアニール）を施したもの ：実施例 下地であるＳｉ基板の表面にＮ2 Ｏガスを接触させて、
１０００℃に加熱処理をすることによって、シリコンを
酸窒化して酸窒化膜を形成したもの（比較例１のサンプ
ル）の表面に、さらにＮＯガスを接触させながら９００
℃に加熱処理（ＮＯガスアニール）を施したもの ：比較例３ 下地であるＳｉ基板の表面にＯ2 ガスとＮＯガスとの混
合ガス（ＮＯガスが３０％）を接触させて、加熱処理を
することによって、シリコンを酸窒化して酸窒化膜を形
成したもの ：比較例４ 下地であるＳｉ基板の表面にＯ2 ガスとＮＯガスとの混
合ガス（ＮＯガスが１０％）を接触させて、加熱処理を
することによって、シリコンを酸窒化して酸窒化膜を形
成したもの また、図７，図８において、“ａ−Ｓｉ”はアモルファ
スシリコン膜を示し、“ＳｉＯＮ”はシリコン酸窒化膜
を示し、“Ｓｉ−ｓｕｂ”はＳｉ基板を示している。そ
して、各図中の２つの破線が、アモルファスシリコン膜
−シリコン酸窒化膜間の界面と、シリコン酸窒化膜−Ｓ
ｉ基板間の界面とを示している。
１０００℃に加熱処理をすることによって、シリコンを
酸窒化して酸窒化膜を形成したもの（図４（ａ），図
５，図６に示すデータを得た従来のｐチャネル型ＭＯＳ
トランジスタの途中工程における状態） ：比較例２ 下地であるＳｉ基板の表面にＮ2 Ｏガスを接触させて、
１０００℃に加熱処理をすることによって、シリコンを
酸窒化して酸窒化膜を形成したもの（比較例１のサンプ
ル）の表面に、さらにＮＯガスを接触させながら８００
℃に加熱処理（ＮＯガスアニール）を施したもの ：実施例 下地であるＳｉ基板の表面にＮ2 Ｏガスを接触させて、
１０００℃に加熱処理をすることによって、シリコンを
酸窒化して酸窒化膜を形成したもの（比較例１のサンプ
ル）の表面に、さらにＮＯガスを接触させながら９００
℃に加熱処理（ＮＯガスアニール）を施したもの ：比較例３ 下地であるＳｉ基板の表面にＯ2 ガスとＮＯガスとの混
合ガス（ＮＯガスが３０％）を接触させて、加熱処理を
することによって、シリコンを酸窒化して酸窒化膜を形
成したもの ：比較例４ 下地であるＳｉ基板の表面にＯ2 ガスとＮＯガスとの混
合ガス（ＮＯガスが１０％）を接触させて、加熱処理を
することによって、シリコンを酸窒化して酸窒化膜を形
成したもの また、図７，図８において、“ａ−Ｓｉ”はアモルファ
スシリコン膜を示し、“ＳｉＯＮ”はシリコン酸窒化膜
を示し、“Ｓｉ−ｓｕｂ”はＳｉ基板を示している。そ
して、各図中の２つの破線が、アモルファスシリコン膜
−シリコン酸窒化膜間の界面と、シリコン酸窒化膜−Ｓ
ｉ基板間の界面とを示している。
【００４７】図８に示されるように、従来のシリコン酸
窒化膜である比較例１のサンプルでは窒素濃度のピー
ク位置がシリコン酸窒化膜−Ｓｉ基板間の界面に近い場
所にある。そして、窒素の濃度分布形状はなだらかであ
るので、この状態で不純物の浸みだしを防止できる程度
まで不純物濃度を増大させると、アモルファスシリコン
膜やＳｉ基板内における窒素の濃度が高くなることが予
想される。
窒化膜である比較例１のサンプルでは窒素濃度のピー
ク位置がシリコン酸窒化膜−Ｓｉ基板間の界面に近い場
所にある。そして、窒素の濃度分布形状はなだらかであ
るので、この状態で不純物の浸みだしを防止できる程度
まで不純物濃度を増大させると、アモルファスシリコン
膜やＳｉ基板内における窒素の濃度が高くなることが予
想される。
【００４８】一方、本実施形態の方法で作成した実施例
のサンプルでは、窒素濃度のピーク値がシリコン酸窒
化膜の中間付近に位置し、かつ分布形状が急峻である。
そして、この実施例のシリコン酸窒化膜中の窒素濃度
は、８atom％程度である。そして、シリコン酸窒化膜中
における窒素濃度のピーク高さが、図８に示す実施例の
サンプルの値程度であればボロンの浸みだし（突き抜
け）を防止できることも確認されている。なお、窒素濃
度が８atoms％よりも過剰に高くなると、トランジスタ
特性に悪影響を及ぼすおそれがある。
のサンプルでは、窒素濃度のピーク値がシリコン酸窒
化膜の中間付近に位置し、かつ分布形状が急峻である。
そして、この実施例のシリコン酸窒化膜中の窒素濃度
は、８atom％程度である。そして、シリコン酸窒化膜中
における窒素濃度のピーク高さが、図８に示す実施例の
サンプルの値程度であればボロンの浸みだし（突き抜
け）を防止できることも確認されている。なお、窒素濃
度が８atoms％よりも過剰に高くなると、トランジスタ
特性に悪影響を及ぼすおそれがある。
【００４９】また、比較例２のサンプルのように、Ｎ
Ｏガスアニールを８００℃で行なうと、窒素濃度のピー
ク位置が、シリコン酸窒化膜−Ｓｉ基板間の界面に近い
ままであり、分布形状も急峻ではない。そして、比較例
２のサンプルからＭＩＳトランジスタを形成した結果、
実施例のサンプルに比べて駆動力が低いことが確認さ
れている。
Ｏガスアニールを８００℃で行なうと、窒素濃度のピー
ク位置が、シリコン酸窒化膜−Ｓｉ基板間の界面に近い
ままであり、分布形状も急峻ではない。そして、比較例
２のサンプルからＭＩＳトランジスタを形成した結果、
実施例のサンプルに比べて駆動力が低いことが確認さ
れている。
【００５０】なお、図７，図８には示されていないが、
シリコン酸窒化膜にＮＯガスアニールを施す温度を１０
００℃とすると、実施例のサンプルよりもさらに分布
の形状が急峻となり、ＭＩＳトランジスタの短チャネル
効果，駆動力などに関する特性も良好であることは確認
されている。
シリコン酸窒化膜にＮＯガスアニールを施す温度を１０
００℃とすると、実施例のサンプルよりもさらに分布
の形状が急峻となり、ＭＩＳトランジスタの短チャネル
効果，駆動力などに関する特性も良好であることは確認
されている。
【００５１】また、比較例３のサンプルのように、Ｎ
Ｏガスの比率が高いＯ2 ガスとＮＯガスとの混合ガスを
用いてＳｉ基板から直接シリコン酸窒化膜を形成した場
合には、窒素濃度のピーク位置は、シリコン酸窒化膜の
厚み方向におけるほぼ中央部にあるが、アモルファスシ
リコン膜側における窒素濃度が高くなっている。そし
て、比較例３のサンプルからＭＩＳトランジスタを形
成した結果、実施例のサンプルに比べて駆動力が低い
ことが確認されている。
Ｏガスの比率が高いＯ2 ガスとＮＯガスとの混合ガスを
用いてＳｉ基板から直接シリコン酸窒化膜を形成した場
合には、窒素濃度のピーク位置は、シリコン酸窒化膜の
厚み方向におけるほぼ中央部にあるが、アモルファスシ
リコン膜側における窒素濃度が高くなっている。そし
て、比較例３のサンプルからＭＩＳトランジスタを形
成した結果、実施例のサンプルに比べて駆動力が低い
ことが確認されている。
【００５２】以上の結果から、本発明のＮＯガスアニー
ルをシリコン酸窒化膜に施すことによって、シリコン酸
窒化膜中に窒素が高濃度に存在するように窒素の濃度分
布が急峻になることから、Ｓｉ基板１０へのボロンの浸
みだしを抑制しながら、高い駆動力を発揮できるものと
考えられる。
ルをシリコン酸窒化膜に施すことによって、シリコン酸
窒化膜中に窒素が高濃度に存在するように窒素の濃度分
布が急峻になることから、Ｓｉ基板１０へのボロンの浸
みだしを抑制しながら、高い駆動力を発揮できるものと
考えられる。
【００５３】つまり、従来のシリコン酸窒化膜を形成す
る工程は、シリコン基板から直接シリコン酸化膜を形成
するか、シリコン酸化膜を窒化することによりシリコン
酸窒化膜を形成している。しかし、これらの従来の方法
では、シリコン酸窒化膜中における窒素濃度の分布形状
がなだらかである。そして、窒素は、シリコン酸窒化膜
だけでなく、両側のゲート電極（アモルファスシリコン
膜）やＳｉ基板内にも連続的に分布していることから、
窒素濃度の分布がなだらかであると、ボロンの浸みだし
抑制に必要な濃度の窒素をシリコン酸窒化膜内に含ませ
ようとすると、ゲート電極やＳｉ基板内にも比較的高濃
度の窒素が侵入することになる。その結果、ゲート電極
内においてゲート抵抗の増大に起因すると思われるトラ
ンジスタの駆動力の低下や、Ｓｉ基板のチャネル領域に
おいてキャリアの移動度が低下することに起因するトラ
ンジスタの駆動力の低下が現れるものと推測される。
る工程は、シリコン基板から直接シリコン酸化膜を形成
するか、シリコン酸化膜を窒化することによりシリコン
酸窒化膜を形成している。しかし、これらの従来の方法
では、シリコン酸窒化膜中における窒素濃度の分布形状
がなだらかである。そして、窒素は、シリコン酸窒化膜
だけでなく、両側のゲート電極（アモルファスシリコン
膜）やＳｉ基板内にも連続的に分布していることから、
窒素濃度の分布がなだらかであると、ボロンの浸みだし
抑制に必要な濃度の窒素をシリコン酸窒化膜内に含ませ
ようとすると、ゲート電極やＳｉ基板内にも比較的高濃
度の窒素が侵入することになる。その結果、ゲート電極
内においてゲート抵抗の増大に起因すると思われるトラ
ンジスタの駆動力の低下や、Ｓｉ基板のチャネル領域に
おいてキャリアの移動度が低下することに起因するトラ
ンジスタの駆動力の低下が現れるものと推測される。
【００５４】特に、窒素濃度のピーク位置がＳｉ基板と
の界面付近にある場合には、Ｓｉ基板内における窒素濃
度が高くなることで、トランジスタの駆動力が低下して
いる可能性が高い。
の界面付近にある場合には、Ｓｉ基板内における窒素濃
度が高くなることで、トランジスタの駆動力が低下して
いる可能性が高い。
【００５５】それに対し、本実施形態のシリコン酸窒化
膜のＮＯガスアニールを施すことにより、シリコン窒化
膜内における窒素の分布形状を急峻しながら高濃度の窒
素を追加的に導入することができるので、ボロンの浸み
だしを有効に防止して短チャネル効果を抑制しつつ、ト
ランジスタの駆動力も高く維持することができる。つま
り、ｐチャネル型ＭＩＳトランジスタの短チャネル効果
の抑制と駆動力の向上とを併せて実現することができる
のである。
膜のＮＯガスアニールを施すことにより、シリコン窒化
膜内における窒素の分布形状を急峻しながら高濃度の窒
素を追加的に導入することができるので、ボロンの浸み
だしを有効に防止して短チャネル効果を抑制しつつ、ト
ランジスタの駆動力も高く維持することができる。つま
り、ｐチャネル型ＭＩＳトランジスタの短チャネル効果
の抑制と駆動力の向上とを併せて実現することができる
のである。
【００５６】ここで、本発明の実験結果から、ＮＯガス
アニール時の熱処理温度は、８００℃よりも高いことが
好ましく、１０５０℃以下であることが好ましい。
アニール時の熱処理温度は、８００℃よりも高いことが
好ましく、１０５０℃以下であることが好ましい。
【００５７】なお、ｐチャネル型ＭＩＳトランジスタの
構造は、図２（ｃ）に示されるＳＡＣ構造のものに限定
されるわけではない。ただし、図２（ｃ）に示すＳＡＣ
構造のｐチャネル型ＭＩＳトランジスタにおいては、窒
化膜サイドウォール１６ａによる応力がゲート電極１３
ａ等に作用することから、特にゲート電極１３ａ中のボ
ロンがＳｉ基板１０に突き抜けやすい傾向がある。従っ
て、本発明をＳＡＣ構造のｐチャネル型ＭＩＳトランジ
スタに適用することにより、微細化に特に適した構造が
得られる。
構造は、図２（ｃ）に示されるＳＡＣ構造のものに限定
されるわけではない。ただし、図２（ｃ）に示すＳＡＣ
構造のｐチャネル型ＭＩＳトランジスタにおいては、窒
化膜サイドウォール１６ａによる応力がゲート電極１３
ａ等に作用することから、特にゲート電極１３ａ中のボ
ロンがＳｉ基板１０に突き抜けやすい傾向がある。従っ
て、本発明をＳＡＣ構造のｐチャネル型ＭＩＳトランジ
スタに適用することにより、微細化に特に適した構造が
得られる。
【００５８】（その他の実施形態）上記実施形態におい
ては、シリコン窒化膜の表面にＮＯガスを接触させなが
らアニール（ＮＯガスアニール）を施したが、シリコン
酸窒化膜に、Ｎ2 Ｏガス，ＮＯ2 ガスなど，酸素及び窒
素を含む他のガスを接触させながらアニールを施して
も、上記実施形態と同等の効果が得られる。
ては、シリコン窒化膜の表面にＮＯガスを接触させなが
らアニール（ＮＯガスアニール）を施したが、シリコン
酸窒化膜に、Ｎ2 Ｏガス，ＮＯ2 ガスなど，酸素及び窒
素を含む他のガスを接触させながらアニールを施して
も、上記実施形態と同等の効果が得られる。
【００５９】また、上記実施形態においては、ＭＩＳト
ランジスタのゲート電極下方に設けられるゲート絶縁膜
としてシリコン酸窒化膜を用いる場合のアニール処理に
ついて説明したが、本発明はかかる実施形態に限定され
るものではなく、ＭＩＳキャパシタや、ＴＦＴトランジ
スタなどの素子にも適用することができる。
ランジスタのゲート電極下方に設けられるゲート絶縁膜
としてシリコン酸窒化膜を用いる場合のアニール処理に
ついて説明したが、本発明はかかる実施形態に限定され
るものではなく、ＭＩＳキャパシタや、ＴＦＴトランジ
スタなどの素子にも適用することができる。
【００６０】また、本発明は、ＳＯＩ基板を用いたＭＩ
Ｓトランジスタ，ＭＩＳキャパシタなどにも適用するこ
とができる。
Ｓトランジスタ，ＭＩＳキャパシタなどにも適用するこ
とができる。
【００６１】
【発明の効果】本発明の半導体装置の製造方法による
と、ＭＩＳトランジスタの製造工程において、シリコン
酸窒化膜を形成してから、シリコン酸窒化膜の表面に窒
素を含むガスを接触させながら熱処理を行ない、その上
に半導体膜を形成するようにしたので、シリコン酸窒化
膜内における窒素の濃度分布形状の急峻化と高濃度化と
により、半導体膜や基板側への窒素の侵入を抑制するこ
とができ、例えばｐチャネル型ＭＩＳトランジスタのゲ
ート電極中の不純物の浸みだしに起因する短チャネル効
果などの抑制と、トランジスタの駆動力の向上とを図る
ことができる。
と、ＭＩＳトランジスタの製造工程において、シリコン
酸窒化膜を形成してから、シリコン酸窒化膜の表面に窒
素を含むガスを接触させながら熱処理を行ない、その上
に半導体膜を形成するようにしたので、シリコン酸窒化
膜内における窒素の濃度分布形状の急峻化と高濃度化と
により、半導体膜や基板側への窒素の侵入を抑制するこ
とができ、例えばｐチャネル型ＭＩＳトランジスタのゲ
ート電極中の不純物の浸みだしに起因する短チャネル効
果などの抑制と、トランジスタの駆動力の向上とを図る
ことができる。
【図１】（ａ）〜（ｅ）は、発明の実施形態における半
導体装置の製造工程のうちの前半部分を示す断面図であ
る。
導体装置の製造工程のうちの前半部分を示す断面図であ
る。
【図２】（ａ）〜（ｃ）は、発明の実施形態における半
導体装置の製造工程のうちの後半部分を示す断面図であ
る。
導体装置の製造工程のうちの後半部分を示す断面図であ
る。
【図３】従来のｐチャネル型ＭＩＳトランジスタと本実
施形態のｐチャネル型ＭＩＳトランジスタとにおける短
チャネル特性をそれぞれ示す図である。
施形態のｐチャネル型ＭＩＳトランジスタとにおける短
チャネル特性をそれぞれ示す図である。
【図４】従来のｐチャネル型ＭＩＳトランジスタと本実
施形態のｐチャネル型ＭＩＳトランジスタとにおけるＩ
on−Ｉoff 特性をそれぞれ示す図である。
施形態のｐチャネル型ＭＩＳトランジスタとにおけるＩ
on−Ｉoff 特性をそれぞれ示す図である。
【図５】従来のｐチャネル型ＭＩＳトランジスタと本実
施形態のｐチャネル型ＭＩＳトランジスタとにおけるサ
ブスレッショルド特性を示す図である。
施形態のｐチャネル型ＭＩＳトランジスタとにおけるサ
ブスレッショルド特性を示す図である。
【図６】従来のｐチャネル型ＭＩＳトランジスタと本実
施形態のｐチャネル型ＭＩＳトランジスタとにおけるト
ランスコンダクタンス特性を示す図である。
施形態のｐチャネル型ＭＩＳトランジスタとにおけるト
ランスコンダクタンス特性を示す図である。
【図７】ＳＩＭＳにより実施例や比較例に係るシリコン
酸窒化膜及びその付近における窒素の濃度の分布を測定
した結果を対数目盛で示す図である。
酸窒化膜及びその付近における窒素の濃度の分布を測定
した結果を対数目盛で示す図である。
【図８】ＳＩＭＳにより実施例や比較例に係るシリコン
酸窒化膜及びその付近における窒素の濃度の分布を測定
した結果をリニアの目盛で示す図である。
酸窒化膜及びその付近における窒素の濃度の分布を測定
した結果をリニアの目盛で示す図である。
１０ Ｓｉ基板 １１ 素子分離領域 １２ シリコン酸窒化膜 １２ａ，１２ｂ ゲート絶縁膜 １３ アモルファスシリコン膜 １３ａ，１３ｂ ゲート電極 １４ａ，１４ｂ ゲート上保護層 １５ シリコン酸化膜 １５ａ，１５ｂ 酸化膜サイドウォール １６ シリコン窒化膜 １６ａ，１６ｂ 窒化膜サイドウォール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保 裕子 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F040 DA05 DA06 DB03 DC01 EB12 EB17 EC07 ED03 EF02 EF11 EK05 FA03 FA05 FA07 FA10 FA18 FA19 FB02 FB04 5F048 AA08 AC03 BA01 BB06 BB07 BB11 BC06 BG14 DA25 DA27 DA30 5F058 BA05 BA20 BC11 BF62 BF64 BF80 BH20 BJ01 BJ10
Claims (8)
- 【請求項１】 基板上に、シリコン酸窒化膜を形成する
工程（ａ）と、 上記シリコン酸窒化膜の表面に窒素を含むガスを接触さ
せながら熱処理を行なって、上記シリコン酸窒化膜中に
少なくとも窒素を導入する工程（ｂ）と、 上記シリコン酸窒化膜の上に不純物を含む半導体膜を形
成する工程（ｃ）とを備えている半導体装置の製造方
法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ａ）では、Ｎ2 Ｏガスを用いてシリコン酸窒
化膜を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ｃ）は、 上記シリコン酸窒化膜の上に半導体膜としてアモルファ
スシリコン膜を形成する副工程と、 上記アモルファスシリコン膜中に不純物イオンを注入す
る副工程と、 上記不純物を活性化するための熱処理を行なって上記ア
モルファスシリコン膜をポリシリコン膜に変える副工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｂ）では、８００〜１０５０℃で熱処理を行
なうことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｂ）では、窒素を含むガスとして窒素及び酸
素を含むガスを用いることを特徴とする半導体装置の製
造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）では、窒素を含むガスとしてＮＯガスを
用いることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）では、窒素を含むガスとしてＮ2 Ｏガス
を用いることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体装置の製造方法において、 上記半導体装置は、ｐチャネル型ＭＩＳトランジスタで
あり、 上記工程（ｃ）では、ボロンを含むゲート電極用シリコ
ン膜を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23679299A JP3538081B2 (ja) | 1999-08-24 | 1999-08-24 | 半導体装置の製造方法 |
| US09/640,519 US6861375B1 (en) | 1999-08-24 | 2000-08-17 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23679299A JP3538081B2 (ja) | 1999-08-24 | 1999-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068666A true JP2001068666A (ja) | 2001-03-16 |
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Family
ID=17005872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23679299A Expired - Fee Related JP3538081B2 (ja) | 1999-08-24 | 1999-08-24 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6861375B1 (ja) |
| JP (1) | JP3538081B2 (ja) |
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|---|---|---|---|---|
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| KR100629169B1 (ko) | 2004-08-19 | 2006-09-27 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US7118978B2 (en) | 2004-05-20 | 2006-10-10 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for producing the same |
| JP2007201490A (ja) * | 2007-03-12 | 2007-08-09 | Fujitsu Ltd | 半導体装置 |
| CN100383933C (zh) * | 2004-06-01 | 2008-04-23 | 旺宏电子股份有限公司 | 快闪内存的穿隧氮氧化物 |
| KR100833428B1 (ko) * | 2002-06-27 | 2008-05-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
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| US7781848B2 (en) | 2006-02-14 | 2010-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device with extension structure and method for fabricating the same |
| RU218775U1 (ru) * | 2022-04-28 | 2023-06-09 | Акционерное общество "ВЗПП-Микрон" | Защитное покрытие полупроводникового прибора |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6861375B1 (en) | 2005-03-01 |
| JP3538081B2 (ja) | 2004-06-14 |
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Legal Events
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| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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