JP3700278B2 - デュアルゲート構造を有する半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置における配線の形成方法に関する。
【０００２】
【従来の技術】
ＵＬＳＩの高集積化が進み、微細加工技術への要求は益々厳しいものとなっている。ドライエッチング工程においても例外でなく、高精度の加工方法をめざし、種々の検討が行われている。特にデザインルールが微細になるに従い、トランジスタ特性に大きな影響を及ぼすゲート電極の寸法（ゲート長）のばらつき抑制、及び、非常に薄いゲート酸化膜に対するゲート電極を構成する材料のエッチング選択比の確保が重要な課題となっている。近年、これらの要求に対処するために、高密度プラズマ中での塩素ラジカルによるエッチング法が確立されている。このエッチング法によって、非常に高い対ＳｉＯ₂選択比、及び塩化シリコン（ＳｉＣｌ_x）系の側壁保護膜を利用した異方性の高いエッチングプロセスを実現することができる。
【０００３】
ＣＭＯＳトランジスタにおいては、微細化、高集積化が進むにつれ、短チャネル効果の抑制を主たる目的として、所謂デュアルゲート構造が採用されている。従来のＣＭＯＳトランジスタにおけるゲート電極は、ＰやＡｓといったｎ型不純物を含有した多結晶シリコン層（以下、ｎ⁺型多結晶シリコン層と呼ぶ）を下層とし、上層をタングステンシリサイド層としたポリサイド構造から構成されている。一方、デュアルゲート構造のゲート電極は、図１０に模式的な一部断面図を示すように、Ｎ型ＭＯＳトランジスタにおいては、ｎ⁺型多結晶シリコン層を下層とし、上層をタングステンシリサイド層としたポリサイド構造から構成されており、Ｐ型ＭＯＳトランジスタにおいては、ＢやＢＦ₂といったｐ型不純物を含有した多結晶シリコン層（以下、ｐ⁺型多結晶シリコン層と呼ぶ）を下層とし、上層をタングステンシリサイド層としたポリサイド構造から構成されている。また、Ｎ型ＭＯＳトランジスタのゲート電極とＰ型ＭＯＳトランジスタのゲート電極との間の配線は、これらのゲート電極と一体に作製されるが、場合によっては、不純物を含有していない多結晶シリコン層（以下、便宜上、ノンドープの多結晶シリコン層と呼ぶ）を下層とし、上層をタングステンシリサイド層とした構造から構成されている。
【０００４】
あるいは又、ポリサイド構造を有するゲート電極の一種である、所謂フルサリサイド構造を有するゲート電極が知られている。この構造のゲート電極は、ゲート酸化膜上にノンドープの多結晶シリコン層を形成した後、かかるノンドープの多結晶シリコン層をパターニングし、ゲート電極の形状を得る。次いで、パターニングされたノンドープの多結晶シリコン層及びシリコン半導体基板にｎ型不純物及び／又はｐ型不純物をイオン注入した後、全面にチタン層を成膜する。そして、第１回目のアニール処理を施すことによって、多結晶シリコン層及びシリコン半導体基板を構成するＳｉとＴｉとを反応させ、多結晶シリコン層の上部及びシリコン半導体基板の表層部にＣ４９構造を有するチタンシリサイド（ＴｉＳｉ_x）を形成する。多結晶シリコン層あるいはシリコン半導体基板以外の上に成膜されたチタン層はＳｉと反応しない。その後、アンモニア過水等を用いて未反応のチタン層を除去する。そして、第２回目のアニール処理を施すことによって、Ｃ４９構造を有するチタンシリサイド（ＴｉＳｉ_x）を、結晶構造がより安定な構造（Ｃ５４構造）を有するチタンシリサイド（ＴｉＳｉ₂）とする。これによって、下層及び上層のそれぞれがｎ⁺型多結晶シリコン層及びチタンシリサイド層から成るゲート電極、及び／又は、下層及び上層のそれぞれがｐ⁺型多結晶シリコン層及びチタンシリサイド層から成るゲート電極が形成される。
【０００５】
このようなデュアルゲート構造あるいはフルサリサイド構造を有するゲート電極の形成においては、ｎ⁺型多結晶シリコン、ｐ⁺型多結晶シリコン層、ノンドープの多結晶シリコン層を同時にエッチングする必要があり、あるいは又、ノンドープの多結晶シリコン層をエッチングする必要がある。
【０００６】
ところで、多結晶シリコン層は、塩素ラジカルに基づき、以下の反応機構によってエッチングされる。
▲１▼ 多結晶シリコン層の表面に、塩素原子（Ｃｌ）、塩素ラジカル（Ｃｌ^*）、塩素イオン（Ｃｌ^-）等が吸着する。
▲２▼ 多結晶シリコン層の表面に塩素イオン（Ｃｌ⁺）が入射することで格子振動としてのエネルギーが、多結晶シリコン層の表面に吸着した塩素原子（Ｃｌ）、塩素ラジカル（Ｃｌ^*）、塩素イオン（Ｃｌ^-）等に与えられる。
▲３▼ その結果、反応生成物として塩化シリコン（ＳｉＣｌ_x）が生成され、それが多結晶シリコン層の表面から離脱する。
【０００７】
ここで、多結晶シリコン層のエッチングレートは、▲２▼の多結晶シリコン層の表面に入射する塩素イオン（Ｃｌ⁺）のエネルギーが一定且つ十分である条件下において、▲１▼における塩素ラジカル（Ｃｌ，Ｃｌ^*，Ｃｌ^-）の吸着量によって決定されると考えられている。特に、Ｃｌ（塩素）は電気陰性度が高いため、イオン衝撃による外部からのエネルギーの入力が無い場合には、容易に電子吸着を起こし、塩素イオン（Ｃｌ^-）となる。このような負イオンは、一般に、中性粒子よりも反応性が高い。従って、多結晶シリコン層の表面におけるＣｌ^-の濃度が高い程、多結晶シリコン層のエッチングレートが高くなる。
【０００８】
多結晶シリコン層の表面におけるＣｌ^-の量は、ｎ⁺型多結晶シリコン層の場合、吸着した中性の塩素原子にｎ⁺型多結晶シリコン層中の伝導電子がトンネル効果によって供与されることによって、比較的多くなる。従って、多結晶シリコン層中の伝導電子が多い程、即ち、多結晶シリコン層をｎ⁺型とするための不純物が多い程、あるいは又、不純物の活性化の度合いが高い程、Ｃｌ^-の生成量が増加し、その結果、多結晶シリコン層のエッチングレートも高くなる。これとは逆に、ノンドープの多結晶シリコン層やｐ⁺型多結晶シリコン層の場合には、相対的にＣｌ^-の生成量が少なく、その結果、それらのエッチングレートは低い。
【０００９】
【発明が解決しようとする課題】
例えば、シリコン半導体基板１０の表面にＳｉＯ₂から成るゲート酸化膜１２が形成され、その上に多結晶シリコン層１３が形成された状態で、ゲート電極を形成する工程を想定する。この場合には、全面にレジスト材料を塗布し、かかるレジスト材料をフォトリソグラフィ技術を用いてパターニングする（図１１の（Ａ）の模式的な一部断面図参照）。そして、このパターニングされたレジスト材料１４をエッチング用マスクとして用いて、多結晶シリコン層１３をエッチングする。このとき、図１１の（Ｂ）に模式的な一部断面図に示すように、生成した反応生成物である塩化シリコン（ＳｉＣｌ_x）の一部は、形成されつつあるゲート電極１５の側壁に付着する。あるいは又、塩化シリコン（ＳｉＣｌ_x）の一部はエッチング雰囲気中の酸素原子と反応し、酸化塩化シリコン（ＳｉＣｌ_xＯ_y）が生成される。そして、かかる酸化塩化シリコン（ＳｉＣｌ_xＯ_y）も、形成されつつあるゲート電極１５の側壁に付着する。尚、図１１の（Ｂ）においては、これらの形成されつつあるゲート電極の側壁に付着した塩化シリコン（ＳｉＣｌ_x）や酸化塩化シリコン（ＳｉＣｌ_xＯ_y）を、側壁保護膜１６として示す。
【００１０】
一般的には、このように形成されつつあるゲート電極１５の側壁に側壁保護膜１６を或る程度の量、付着させる必要がある。ゲート電極１５の側壁に側壁保護膜１６を全く付着させない場合、あるいは側壁保護膜１６の膜厚が薄すぎる場合、ゲート電極１５の側壁が過剰にエッチングされ、ゲート電極１５の側壁が下向きに窄まったテーパー状となる結果、ゲート電極１５のゲート長が所望の値よりも短くなる。あるいは、ノッチング現象によるゲート電極の形状不良が生じる。ここで、ノッチング現象とは、ゲート電極１５の側壁に付着した側壁保護膜１６の一部分が破れ、その部分からゲート電極の側壁に対するエッチングが進行する現象を指す。
【００１１】
一方、図１１の（Ｂ）に示すように、形成されつつあるゲート電極１５の側壁に側壁保護膜１６が過剰に付着すると、形成されたゲート電極１５の側壁が下方に向かって広がったテーパー状となり、ゲート電極１５のゲート長Ｌが所望のゲート長Ｌ₀よりも広くなる。（Ｌ−Ｌ₀）の値（寸法変換差とも呼ばれる）は、０．１０〜０．１２μｍ程度にもなる。このように寸法変換差が大きくなる現象は、ノンドープの多結晶シリコン層やｐ⁺型多結晶シリコン層をエッチングする場合、エッチングレートが低いが故に、著しい。エッチングレートは、多結晶シリコン層のエッチングと反応生成物の多結晶シリコン層への堆積の割合によって規定される。エッチングレートが低い場合、多結晶シリコン層のエッチングによって生成された反応生成物に対するエッチング雰囲気中の酸素濃度が相対的に高い。その結果、反応生成物である塩化シリコン（ＳｉＣｌ_x）は容易に酸化され、より一層多くの酸化塩化シリコン（ＳｉＣｌ_xＯ_y）が生成される。それ故、ゲート電極１５の側壁へ付着する側壁保護膜１６の量は、エッチングレートの高いｎ⁺型多結晶シリコン層をエッチングする場合よりも多くなり、寸法変換差が大きくなる。
【００１２】
ゲート電極の側壁にテーパーが形成されるとゲート長が増加する結果、半導体装置特性に変動が生じる。このような現象を抑制するために、エッチング装置の排気能力を向上させ、反応生成物を速やかにエッチング装置の系外に排出する方法が提案されているが、実質的に現状のエッチング装置の改造が必要とされるといった問題がある。しかも、本来、或る程度の厚さの側壁保護膜が必要とされるが、反応生成物が速やかにエッチング装置の系外に排出されると、側壁保護膜が薄くなりすぎ、ゲート電極１５の側壁が過剰にエッチングされたり、ノッチング現象が発生する。
【００１３】
以上の問題点は、デュアルゲート構造あるいはフルサリサイド構造を有するゲート電極の形成においても同様に生じる。
【００１４】
従って、本発明の目的は、半導体装置における配線の形成において、所望の幅、形状を有する配線を確実にエッチング法にて形成することを可能にする半導体装置における配線の形成方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体装置における配線の形成方法は、
（イ）基体上に、不純物を含有していない若しくはｐ型不純物を含有するシリコン系材料層を形成する工程と、
（ロ）配線を形成すべき部分以外の該シリコン系材料層に、ｎ型不純物をイオン注入する工程と、
（ハ）ｎ型不純物がイオン注入されたシリコン系材料層をエッチングし、以て、不純物を含有していない若しくはｐ型不純物を含有するシリコン系材料層から成る配線を形成する工程、
から成ることを特徴とする。
【００１６】
ここで、シリコン系材料層は、多結晶シリコン、非晶質シリコンあるいは単結晶シリコンから構成される。尚、非晶質シリコンを出発物質として得られた多結晶シリコン若しくは単結晶シリコン、あるいは又、多結晶シリコンを出発物質として得られた単結晶シリコンであってもよい。また、ｐ型不純物としては、ホウ素（Ｂ）、２フッ化ホウ素（ＢＦ₂）を挙げることができる。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）を挙げることができる。また、不純物を含有していないシリコン系材料層とは、ｎ型不純物やｐ型不純物を実質的に添加することなく形成されたシリコン系材料層を意味する。ｐ型不純物を含有するシリコン系材料層にｎ型不純物をイオン注入する場合のｎ型不純物のドーズ量は、イオン注入後のシリコン系材料層の導電型が確実にｎ型となるようなドーズ量とする。
【００１７】
本発明の半導体装置における配線の形成方法においては、ｎ型不純物がイオン注入されたシリコン系材料層のエッチングを、塩素系エッチングガスを用いて、塩素ラジカルに基づき行うことが好ましい。イオン注入あるいはエッチングの際に用いられるマスクは、レジスト材料から構成するだけでなく、シリコン系材料層とエッチング選択比の高い材料、例えば、ＳｉＯ₂やＳｉＮから構成することができる。更には、イオン注入の際に用いられるマスクとエッチングの際に用いられるマスクとを兼用することもできる。
【００１８】
先に説明したように、例えば多結晶シリコンから成るシリコン系材料層のエッチングは、シリコン系材料層の表面に吸着した中性塩素ラジカルに電子が供給されることによって促進される。本発明においては、シリコン系材料層にｎ型不純物をイオン注入する。これによって、シリコン系材料層の表面に吸着した中性塩素ラジカルにシリコン系材料層から電子が十分に供給される結果、かかるシリコン系材料層をエッチングするとき、不純物を含有していない若しくはｐ型不純物を含有するシリコン系材料層をエッチングする場合と比較して、高いエッチングレートを得ることができる。尚、シリコン系材料層に含有されたｎ型不純物の活性化処理を行えば、一層高いエッチングレートを得ることができる。ここで、多結晶シリコン層へのｎ型不純物であるリン（Ｐ）のドーズ量、及びｐ型不純物であるＢＦ₂のドーズ量と、多結晶シリコン層のエッチングレートとの関係を、図２のグラフに示す。図２からも明らかなように、リンのドーズ量が増加すると、多結晶シリコン層のエッチングレートは増加する。一方、ＢＦ₂のドーズ量が増加すると、多結晶シリコン層のエッチングレートは減少する。
【００１９】
本発明においては、シリコン系材料層にｎ型不純物をイオン注入する結果、単位時間当たりのＳｉＣｌ_xから成る反応生成物の生成量は増加するものの、エッチング雰囲気中における酸素原子／ＳｉＣｌ_xの割合が相対的に小さくなるので、ＳｉＣｌ_xの酸化が進行し難くなり、エッチング中に配線の側壁に付着する側壁保護膜の量が減少する。それ故、形成されつつある配線の側壁が下方に向かって広がったテーパー状となることを抑制でき、所望の幅、形状を有する配線を確実に形成することができる。
【００２０】
本発明における配線の形態としては、所謂デュアルゲート構造やフルサリサイド構造を有するゲート電極の一部を構成する、不純物を含有していない若しくはｐ型不純物を含有するシリコン系材料層から成るゲート電極を例示することができる。この場合、かかるゲート電極は、ｎ型不純物を含有するゲート電極から延在している形態（所謂デュアルゲート構造）とすることもできる。あるいは又、薄膜トランジスタにおける上部電極、素子分離領域上や絶縁層上の配線等を例示することができる。
【００２１】
本発明の半導体装置における配線の形成方法においては、ｎ型不純物がイオン注入された前記シリコン系材料層のエッチングを、パルス放電可能なエッチング装置にて行う態様を挙げることができる。このようなエッチング装置を用いると、プラズマ中で多結晶シリコン層をエッチングするとき、多結晶シリコン層の表面に入射する負イオン（例えば、Ｃｌ^-イオン）の濃度（量）を制御することが可能となり、ｎ⁺型多結晶シリコン層のエッチングレートと、ｐ⁺型やノンドープの多結晶シリコン層のエッチングレートの差異を少なくすることができる。プラズマ中の負イオン濃度の制御は、プラズマが拡散していく領域での電子温度を変化させることで制御することができる。あるいは又、プラズマ中の負イオン濃度の制御は、負イオンが存在し得るような電子温度において生成されるパルスプラズマ領域中の電子温度を変化させることで制御することができる。電子温度は、具体的には、オンとオフを繰り返すパルス放電のオフ期間（時間）の制御によって変化させることができる。即ち、パルス放電のオフ期間においては、プラズマ中の電子密度が低下し、電子温度が急激に低下する。その結果、プラズマ中の負イオン濃度が上昇する。パルス放電のオフ期間（時間）は、０．５μ秒以上３０μ秒以下、好ましくは０．５μ秒以上１０μ秒以下とすることが望ましい。尚、放電の１周期中の電子温度平均値は、１ｅＶ乃至５ｅＶであることが好ましい。また、プラズマのポテンシャルよりも高い正のバイアスを基体に印加することが望ましく、この場合、バイアスはパルス状であることが一層望ましい。また、パルス状のバイアスを、プラズマ中の負イオン濃度が最も高くなるときに同期して基体に印加することが好ましい。
【００２２】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００２３】
（実施の形態１）
実施の形態１においては、シリコン半導体基板の表面に形成されたゲート酸化膜から基体を構成する。シリコン系材料層として不純物を含有していない多結晶シリコン層（ノンドープの多結晶シリコン層）を用いた。また、ｎ型不純物のイオン注入用とシリコン系材料層のエッチング用とを兼用するマスクを、レジスト材料から形成した。更には、実施の形態１においては、ＥＣＲ（Electron Cycrotron Resonance）方式のエッチング装置を用いて配線の形成を行った。以下、実施の形態１の配線の形成方法を、半導体基板等の模式的な一部断面図である図１を参照して説明する。
【００２４】
［工程−１００］
先ず、シリコン半導体基板から成る半導体基板１０に、例えば、９５０゜Ｃでのウエット酸化法を含むＬＯＣＯＳ法に基づき素子分離領域１１を形成する。尚、素子分離領域１１はトレンチ構造を有していてもよい。その後、例えばＨ₂／Ｏ₂ガスを使用し、半導体基板温度を８５０゜Ｃとしたパイロジェニック酸化法により、ＳｉＯ₂から成るゲート酸化膜１２を半導体基板１０の表面に形成する。
【００２５】
［工程−１１０］
次に、ＬＰＣＶＤ法にて、基体であるゲート酸化膜１２上にノンドープの多結晶シリコン層１３を形成する。そして、多結晶シリコン層１３の上にレジスト材料を塗布し、かかるレジスト材料をフォトリソグラフィ技術に基づきパターニングすることによって、シリコン系材料層である多結晶シリコン層１３上にイオン注入用とエッチング用とを兼ねたマスク１４が形成される。マスク１４は、配線であるゲート電極を形成すべき部分の上方に形成される。こうして、図１の（Ａ）に示す構造を得ることができる。
【００２６】
［工程−１２０］
その後、配線を形成すべき部分以外のシリコン系材料層に、ｎ型不純物をイオン注入する。即ち、マスク１４をイオン注入用マスクとして用いて、多結晶シリコン層１３にｎ型不純物をイオン注入する（図１の（Ｂ）参照）。これによって、多結晶シリコン層１３のエッチングされる部分１３Ａ（マスク１４によって被覆されていない部分であり、多結晶シリコン層１３の配線を形成すべき部分以外の部分である）のみにｎ型不純物が導入され、多結晶シリコン層１３のエッチングされる部分１３Ａに伝導に寄与する電子が多数存在するようになる。イオン注入の条件を以下に例示する。
イオン種：Ｐ
ドーズ量：３×１０¹⁵／ｃｍ²
加速電圧：１．５ｋｅＶ
【００２７】
［工程−１３０］
次に、マスク１４をエッチング用マスクとして用いて、イオン注入されたシリコン系材料層（多結晶シリコン層の一部分１３Ａ）をエッチングし、以て、不純物を含有していないシリコン系材料層（多結晶シリコン層１３）から成る配線であるゲート電極１５を形成する（図１の（Ｃ）参照）。エッチング条件を以下に例示する。尚、ｎ⁺型多結晶シリコン層のエッチングレートが高いため、ゲート電極１５の側壁に付着する側壁保護膜１６の厚さは薄い。
使用ガス：Ｃｌ₂／Ｏ₂＝７５／２sccm
圧力 ：０．４Ｐａ
基板温度：３０゜Ｃ
マイクロ波パワー：８５０Ｗ（連続波）
ＲＦバイアス：７０Ｗ
エッチングレート：２００ｎｍ／分
【００２８】
［工程−１４０］
その後、アッシング処理によってマスク１４を除去するが、このとき、側壁保護膜１６も除去される。次いで、ＬＤＤ構造を形成するために、シリコン半導体基板１０に不純物のイオン注入を行い、次いで、ゲート電極１５の側壁にＳｉＯ₂から成るゲートサイドウオールを形成した後、シリコン半導体基板１０に不純物のイオン注入を行う。次いで、イオン注入された不純物の活性化処理をラピッド・サーマル・アニール（ＲＴＡ，Rapid Thermal Annealing）法にて行うことによって、ソース・ドレイン領域が形成される。その後、全面に層間絶縁層を形成し、ソース・ドレイン領域の上方の層間絶縁層に開口部を形成し、例えば、開口部内を含む層間絶縁層上に配線材料をスパッタ法にて成膜し、層間絶縁層上の配線材料をパターニングすることによって半導体装置を作製する。
【００２９】
実施の形態１においては、［工程−１２０］において、多結晶シリコン層１３にｎ型不純物をイオン注入するが故に、［工程−１３０］におけるエッチングレートの低下を抑制することができる。その結果、形成されつつある配線（ゲート電極１５）の側壁がテーパー状となることを防止でき、所望の幅、形状を有する配線（ゲート電極１５）を確実に形成することができる。しかも、マスク１４によって被覆されている多結晶シリコン層の部分（ゲート電極を形成すべき多結晶シリコン層の部分１３Ｂ）は、不純物を含有していないが故に、そのエッチングレートは低く、かかる部分はエッチングされ難く、ノッチングも発生し難い。
【００３０】
（実施の形態２）
実施の形態２においては、配線に相当するゲート電極をデュアルゲート構造とした。また、実施の形態２においても、シリコン半導体基板の表面に形成されたゲート酸化膜から基体を構成した。シリコン系材料層としては、ｐ型不純物を含有する多結晶シリコン層を用いた。尚、多結晶シリコン層は、非晶質シリコン層を形成した後、かかる非晶質シリコン層を結晶化することによって形成した。より具体的には、配線に相当するゲート電極は、ｐ型不純物を含有した多結晶シリコン層（ｐ⁺型多結晶シリコン層）を下層とし、上層をタングステンシリサイド層としたポリサイド構造から構成されている。尚、実施の形態２においては、かかるゲート電極はＰ型ＭＯＳトランジスタの一部分を構成し、かかるゲート電極は、Ｎ型ＭＯＳトランジスタの一部分を構成するゲート電極から延在している。Ｎ型ＭＯＳトランジスタの一部分を構成するゲート電極は、ｎ型不純物を含有した多結晶シリコン層（ｎ⁺型多結晶シリコン層）を下層とし、上層をタングステンシリサイド層としたポリサイド構造から構成されている。実施の形態２においては、ｎ型不純物のイオン注入用マスクとシリコン系材料層のエッチング用マスクを別のマスクとし、マスクの材料をレジスト材料とした。更に、実施の形態２においても、ＥＣＲ方式のエッチング装置を用いて配線の形成を行った。以下、実施の形態２の配線の形成方法を、半導体基板等の模式的な一部断面図である図３〜図５を参照して説明する。
【００３１】
［工程−２００］
先ず、実施の形態１と同様に、シリコン半導体基板から成る半導体基板１０に素子分離領域１１を形成した後、ＳｉＯ₂から成るゲート酸化膜１２を半導体基板１０の表面に形成する。
【００３２】
［工程−２１０］
次いで、非晶質シリコン層２０を全面に堆積させた後、Ｐ型ＭＯＳ型半導体装置形成予定領域におけるゲート電極を形成すべき非晶質シリコン層の部分２０Ａにｐ型不純物をイオン注入し、次いで、かかる部分２０Ａを除く非晶質シリコン層の部分２０Ｂにｎ型の不純物をイオン注入する。具体的には、例えば、ＳｉＨ₄を原料ガスとし、堆積温度を５５０゜Ｃとした減圧ＣＶＤ法により、厚さ約１２０ｎｍの非晶質シリコン層２０を全面に堆積させる（図３の（Ａ）参照）。
【００３３】
そして、非晶質シリコン層２０上にレジスト材料を塗布した後、リソグラフィ技術に基づき、Ｐ型ＭＯＳ型半導体装置形成予定領域におけるゲート電極を形成すべき部分の上方のレジスト材料に開口部２１Ｃを形成することで、イオン注入用マスク２１Ａを形成する。この状態を、模式的な一部断面図として図３の（Ｃ）及び図３の（Ｄ）に示す。ここで、図３の（Ｃ）及び後述する図４の（Ｃ）における模式的な一部断面図は、図３の（Ａ）における矢印Ｃ−Ｃに沿ったと同様の模式的な一部断面図であり、図３の（Ｄ）及び後述する図４の（Ｄ）における模式的な一部断面図は、図３の（Ａ）における矢印Ｄ−Ｄに沿ったと同様の模式的な一部断面図である。そして、このイオン注入用マスク２１Ａを用いて、Ｐ型ＭＯＳ型半導体装置形成予定領域におけるゲート電極を形成すべき非晶質シリコン層の部分２０Ａに、例えば、加速電圧５ｋｅＶ、ドーズ量５×１０¹⁵／ｃｍ²の条件で、ホウ素をイオン注入する（図３の（Ｂ）参照）。こうして、ｐ型不純物がイオン注入された非晶質シリコン層２０Ａが得られる。このｐ型不純物がイオン注入された非晶質シリコン層２０Ａから、Ｐ型ＭＯＳ型半導体装置を構成するゲート電極が後の工程で形成される。
【００３４】
次いで、Ｐ型ＭＯＳ型半導体装置形成予定領域におけるゲート電極を形成すべき非晶質シリコン層の部分２０Ａの上に、リソグラフィ技術に基づきイオン注入用マスク２１Ｂを形成する。この状態を、模式的な一部断面図として図４の（Ｃ）及び図４の（Ｄ）に示す。その後、加速電圧１０ｋｅＶ、ドーズ量５×１０¹⁵／ｃｍ²の条件で、リンをイオン注入する（図４の（Ａ）参照）。こうして、ｎ型不純物がイオン注入された非晶質シリコン層２０Ｂが得られる。尚、ｎ型不純物がイオン注入された非晶質シリコン層２０Ｂの一部分から、Ｎ型ＭＯＳ型半導体装置を構成するゲート電極が後の工程で形成される。
【００３５】
以上のイオン注入によって、非晶質シリコン層２０の内、Ｐ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分（２０Ａ）にはｐ型不純物が含有され、Ｎ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分を含むその他の非晶質シリコン層の部分２０Ｂにはｎ型不純物が含有された状態が得られる。尚、Ｐ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分（２０Ａ）に隣接した非晶質シリコン層の部分にはｎ型不純物が含有されている。
【００３６】
［工程−２２０］
次いで、アニール処理を行い、非晶質シリコン層２０Ａ，２０Ｂを結晶化して多結晶シリコン層２２Ａ，２２Ｂを形成すると共に、不純物を多結晶シリコン層２２Ａ，２２Ｂ内に拡散させる。アニール処理の条件を以下のとおりとした。
昇温開始温度：６００゜Ｃ
昇温速度 ：５゜Ｃ／分
昇温終了温度：８００゜Ｃ
昇温終了後 ：８００゜Ｃで１０分間、その状態を保持
【００３７】
これによって、非晶質シリコンが結晶化され、ＣＶＤ法にて得られる多結晶シリコンよりも大きな粒径の多結晶シリコンを得ることができ、粒界を減少させることができる。しかも、イオン注入された不純物は多結晶シリコン層２２Ａ，２２Ｂ内を拡散する。即ち、半導体装置の製造工程数を削減し、アニール時間を短縮しながら、多結晶シリコンの大粒径化、多結晶シリコン層への不純物の拡散を行うことができる。
【００３８】
［工程−２３０］
その後、例えば、ＷＦ₆／ＳｉＨ₄を原料ガスとし、堆積温度を３８０゜Ｃとした減圧ＣＶＤ法によって、厚さ７０ｎｍのタングステンシリサイド層２３を全面に堆積させる（図４の（Ｂ）参照）。
【００３９】
次いで、例えば、ＳｉＨ₄／Ｏ₂を原料ガスとし、堆積温度を４２０゜ＣとしたＣＶＤ法により、ＳｉＯ₂から成る厚さ１５０ｎｍのオフセット酸化膜２４を全面に堆積させることが好ましい。オフセット酸化膜２４を形成することによって、高濃度拡散領域（ソース・ドレイン領域）を形成するためのイオン注入の際に不純物が同時にタングステンシリサイド層２３中にイオン注入されることを防止でき、タングステンシリサイド層２３中へ拡散する不純物を減少させることができる。
【００４０】
［工程−２４０］
その後、オフセット酸化膜２４、タングステンシリサイド層２３並びに多結晶シリコン層２２Ａ，２２Ｂをパターニングしてゲート電極２５Ａ，２５Ｂを形成する（図５の（Ａ）、（Ｂ）及び（Ｃ）参照）。具体的には、リソグラフィ技術に基づき、レジスト材料から成るエッチング用マスク（図示せず）を形成する。このエッチング用マスクは、Ｐ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分の上方、及び、Ｎ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分の上方に位置するように形成される。そして、パターニングされたエッチング用マスクを用いて、オフセット酸化膜２４をフロロカーボン系のエッチングガスにより異方性エッチングし、タングステンシリサイド層２３及び多結晶シリコン層２２Ａ，２２ＢをＣｌ₂／Ｏ₂をエッチングガスとして異方性エッチングする。尚、図５の（Ａ）は、デュアルゲート構造のＣＭＯＳ型半導体装置の模式的な一部断面図、より具体的には、ゲート電極２５Ａ，２５Ｂの延びる方向に沿ったゲート電極２５Ａ，２５Ｂの模式的な一部断面図であり、図５の（Ｂ）は、図５の（Ａ）の矢印Ｂ−Ｂに沿ったゲート電極２５Ａの模式的な一部断面図であり、図５の（Ｃ）は、図５の（Ａ）の矢印Ｃ−Ｃに沿ったゲート電極２５Ｂの模式的な一部断面図である。ここで、図５の（Ｂ）及び（Ｃ）に図示したゲート電極２５Ａ，２５Ｂは、図面の紙面垂直方向に延びている。かかるゲート電極２５Ａ，２５Ｂは、隣接するＮ型ＭＯＳ型半導体装置及びＰ型ＭＯＳ型半導体装置のゲート電極２５Ｂ，２５Ａと一体に形成されている。タングステンシリサイド層２３及び多結晶シリコン層２２Ａ，２２Ｂの２段階のエッチング条件を以下に例示する。尚、第１段階でタングステンシリサイド層２３の全て及び多結晶シリコン層２２Ａ，２２Ｂの一部のエッチングを行い、第２段階で多結晶シリコン層２２Ａ，２２Ｂの全てのエッチング及びオーバーエッチングを行う。
第１段階
使用ガス：Ｃｌ₂／Ｏ₂＝７５／６sccm
圧力 ：０．５Ｐａ
基板温度：０゜Ｃ
マイクロ波パワー：８５０Ｗ（連続波）
ＲＦバイアス：６０Ｗ
第２段階
使用ガス：Ｃｌ₂／Ｏ₂＝７５／６sccm
圧力 ：０．５Ｐａ
基板温度：０゜Ｃ
マイクロ波パワー：８５０Ｗ（連続波）
ＲＦバイアス：２０Ｗ
【００４１】
［工程−２５０］
その後、公知の方法でデュアルゲート構造のＣＭＯＳ型半導体装置を完成させる。即ち、Ｎ型ＭＯＳ型半導体装置形成予定領域に、例えば加速電圧２０ｋｅＶ、ドーズ量５×１０¹³／ｃｍ²の条件でヒ素をイオン注入し、低濃度拡散領域を形成する。また、Ｐ型ＭＯＳ型半導体装置形成予定領域に、例えば加速電圧２０ｋｅＶ、ドーズ量２×１０¹³／ｃｍ²の条件でＢＦ₂をイオン注入し、低濃度拡散領域を形成する。次いで、減圧ＣＶＤ法により厚さ１５０ｎｍのＳｉＯ₂を全面に堆積させた後、ＳｉＯ₂を異方性エッチングすることによって、ゲート電極２５Ａ，２５Ｂの側壁にゲートサイドウオールを形成する。
【００４２】
次に、Ｎ型ＭＯＳ型半導体装置形成予定領域に、例えば加速電圧２０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件でヒ素をイオン注入し、高濃度拡散領域（ソース・ドレイン領域）を形成する。また、Ｐ型ＭＯＳ型半導体装置形成予定領域に、例えば加速電圧２０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件でＢＦ₂をイオン注入し、高濃度拡散領域（ソース・ドレイン領域）を形成する。その後、ＲＴＡ法により、１０００゜Ｃ×１０秒の条件で、半導体基板１０にイオン注入された不純物の活性化処理を行う。次に、全面に層間絶縁層を形成し、高濃度拡散領域の上方の層間絶縁層に開口部を形成し、次いで、開口部内を含む層間絶縁層上に、例えば、Ｔｉ層、ＴｉＮ層、アルミニウム系合金から成る配線材料層を順次スパッタ法にて形成した後、層間絶縁層上の配線材料層、ＴｉＮ層、Ｔｉ層をパターニングし、配線を完成する。尚、Ｔｉ層は、開口部底部の配線材料層と高濃度拡散領域との間のコンタクト抵抗の低減を目的として形成される。また、ＴｉＮ層は、開口部底部の配線材料層が高濃度拡散領域を突き抜けることを防止するバリア層としての機能を有する。
【００４３】
実施の形態２においては、［工程−２１０］において、非晶質シリコン層の内、Ｐ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分にはｐ型不純物が含有され、Ｎ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分を含むその他の非晶質シリコン層にはｎ型不純物が含有された状態が得られる。従って、［工程−２４０］において、Ｐ型ＭＯＳ型半導体装置形成予定領域におけるｎ型不純物を含有した多結晶シリコン層２２Ｂの部分のエッチングレートを向上させることができるので、形成されつつある配線（Ｐ型ＭＯＳ型半導体装置におけるゲート電極２５Ａ）の側壁がテーパー状となることを防止でき、所望の幅、形状を有する配線（ゲート電極２５Ａ）を確実に形成することができる。しかも、エッチング用マスクによって被覆されている多結晶シリコン層の部分（Ｐ型ＭＯＳ型半導体装置におけるゲート電極を形成すべき多結晶シリコン層の部分）のエッチングレートが低いため、かかる部分がエッチングされ難く、ノッチングも発生し難くなる。
【００４４】
（実施の形態３）
実施の形態３においては、配線に相当するゲート電極をフルサリサイド構造とした。また、実施の形態３においても、シリコン半導体基板の表面に形成されたゲート酸化膜から基体を構成した。シリコン系材料層としてノンドープの多結晶シリコン層を用いた。より具体的には、配線に相当するゲート電極は、多結晶シリコン層を下層とし、上層をチタンシリサイド層とした構造から構成されている。ゲート電極の下層である多結晶シリコン層をパターニングする際には、かかる多結晶シリコン層には不純物が含有されていない。実施の形態３においては、ｎ型不純物のイオン注入用マスクとシリコン系材料層のエッチング用マスクを兼用とし、マスクの材料をレジスト材料とした。更に、実施の形態３においても、ＥＣＲ方式のエッチング装置を用いて配線の形成を行った。以下、実施の形態３の配線の形成方法を、半導体基板等の模式的な一部断面図である図６及び図７を参照して説明する。
【００４５】
［工程−３００］
先ず、実施の形態１と同様に、シリコン半導体基板から成る半導体基板１０に素子分離領域１１を形成した後、ＳｉＯ₂から成るゲート酸化膜１２を半導体基板１０の表面に形成する。
【００４６】
［工程−３１０］
次に、ＬＰＣＶＤ法にて、基体であるゲート酸化膜１２上にノンドープの多結晶シリコン層３０を形成する。そして、多結晶シリコン層３０の上にレジスト材料を塗布し、フォトリソグラフィ技術に基づきかかるレジスト材料をパターニングすることによって、シリコン系材料層である多結晶シリコン層３０上にイオン注入用とエッチング用とを兼ねたマスク３１が形成される。こうして、図６の（Ａ）に示す構造を得ることができる。
【００４７】
［工程−３２０］
その後、配線を形成すべき部分以外のシリコン系材料層に、ｎ型不純物をイオン注入する。即ち、マスク３１をイオン注入用マスクとして用いて、多結晶シリコン層３０にｎ型不純物をイオン注入する（図６の（Ｂ）参照）。これによって、多結晶シリコン層３０中のエッチングされる部分（マスク３１によって被覆されていない部分３０Ａ）のみにｎ型不純物が導入される。その結果、多結晶シリコン層３０のエッチングされる部分３０Ａには伝導に寄与する電子が多数存在するようになる。イオン注入の条件は、実施の形態１の［工程−１２０］と同様とすることができる。
【００４８】
［工程−３３０］
次に、マスク３１をエッチング用マスクとして用いて、イオン注入されたシリコン系材料層（多結晶シリコン層３０Ａ）をエッチングし、以て、ノンドープのシリコン系材料層（多結晶シリコン層３０Ｂ）から成る配線であるゲート電極の一部３２を形成する（図６の（Ｃ）参照）。エッチング条件は、実施の形態１の［工程−１３０］と同様とすることができる。
【００４９】
［工程−３４０］
その後、マスク３１を除去し、ＬＤＤ構造を形成するために、シリコン半導体基板１０に不純物のイオン注入を行い、次いで、パターニングされた多結晶シリコン層３０Ｂの側壁にＳｉＯ₂から成るゲートサイドウオール３３を形成した後、シリコン半導体基板１０に不純物のイオン注入を行う。次いで、イオン注入された不純物のＲＴＡ法による活性化処理を行うことによって、ソース・ドレイン領域３４が形成される。これらのイオン注入によって、多結晶シリコン層３０Ｂから成るゲート電極の一部３２にも不純物がイオン注入される。
【００５０】
［工程−３５０］
その直後、Ｔｉ層３５を、以下に例示する条件のスパッタ法にて、全面に成膜する（図７の（Ａ）参照）。
膜厚 ：３０ｎｍ
使用ガス：Ａｒ＝１００sccm
パワー ：１ｋＷ
成膜温度：１５０゜Ｃ
圧力 ：０．４７Ｐａ
【００５１】
［工程−３６０］
次に、ＲＴＡ法に基づき第１次アニール処理を行い、ソース・ドレイン領域３４上及びパターニングされた多結晶シリコン層３０Ｂ（ゲート電極の一部３２）上に堆積したＴｉ層３５と、シリコン半導体基板１０及び多結晶シリコン層３０Ｂを構成するＳｉとを反応させ、Ｃ４９構造を有するＴｉＳｉ_xから成るチタンシリサイド層３６を形成する。第１次アニール処理の条件を以下に例示する。この状態を、図７の（Ｂ）に示す。
使用ガス ：Ｎ₂＝５リットル／分
アニール温度：６５０゜Ｃ
アニール時間：３０秒
【００５２】
その後、アンモニア過水（ＮＨ₄ＯＨ／Ｈ₂Ｏ₂／Ｈ₂Ｏ）に浸漬することによって、素子分離領域１１やゲートサイドウオール３３上の未反応のＴｉ層３５を選択的に除去する。
【００５３】
次いで、ＲＴＡ法に基づき第２次アニール処理を行い、ソース・ドレイン領域３４上及びパターニングされた多結晶シリコン層３０（ゲート電極の一部３２）上のＣ４９構造を有するＴｉＳｉ_xを、安定なＣ５４構造を有するＴｉＳｉ₂とし、ＴｉＳｉ₂から成るチタンシリサイド層３６Ａを得る（図７の（Ｃ）参照）。こうして、所謂フルサリサイド構造のゲート電極を得ることができる。第２次アニール処理の条件を以下に例示する。
使用ガス ：Ｎ₂＝５リットル／分
アニール温度：８００゜Ｃ
アニール時間：３０秒
【００５４】
［工程−３７０］
その後、全面に層間絶縁層を形成し、ソース・ドレイン領域の上方の層間絶縁層に開口部を形成し、開口部内を、例えば、所謂ブランケットタングステンＣＶＤ法にてタングステンで埋め込み、コンタクトプラグを形成した後、層間絶縁層上に配線材料をスパッタ法にて成膜し、層間絶縁層上の配線材料をパターニングすることによって半導体装置を作製する。
【００５５】
実施の形態３においては、［工程−３２０］において、多結晶シリコン層３０にｎ型不純物をイオン注入するが故に、［工程−３３０］におけるエッチングレートの低下を抑制することができる。その結果、形成されつつある配線（ゲート電極の一部３２）の側壁がテーパー状となることを防止でき、所望の幅、形状を有する配線（ゲート電極の一部３２）を確実に形成することができる。しかも、マスク３１によって被覆されている部分（ゲート電極を形成すべき多結晶シリコン層の部分３０Ｂ）は、不純物を含有していないが故に、そのエッチングレートは低く、かかる部分がエッチングされ難く、ノッチングも発生し難い。
【００５６】
（実施の形態４）
実施の形態４は、実施の形態１〜実施の形態３の変形である。実施の形態４が実施の形態１〜実施の形態３と相違する点は、イオン注入されたシリコン系材料層のエッチングを、パルス放電可能なエッチング装置にて行う点にある。実施の形態４のイオン注入されたシリコン系材料層のエッチングにおける、ソースパルス電界強度、エッチング雰囲気の電子密度、エッチング雰囲気の電子温度、エッチング雰囲気の負イオン濃度、バイアスパルス電界強度のそれぞれを、図８のタイミングチャートに模式的に示す。尚、図８の横軸はタイミングを示す。
【００５７】
高密度プラズマを生成するドライエッチング装置によって、ｎ⁺多結晶シリコン層、ｐ⁺型多結晶シリコン層、ノンドープの多結晶シリコン層を同時にエッチングする場合、各層のエッチングレートの差が小さくなるように、エッチング時、これらの多結晶シリコン層の表面に入射する負イオン（例えば、Ｃｌ^-イオン）の濃度（量）を制御する必要がある。プラズマ中の負イオン濃度の制御は、プラズマが拡散していく領域（空間的アフターグロー）での電子温度を変化させることで制御することができる。あるいは又、プラズマ中の負イオン濃度の制御は、負イオンが存在し得るような電子温度において生成されるパルスプラズマ領域（時間的アフターグロー）中の電子温度を変化させることで制御することができる。空間的若しくは時間的アフターグロー中においては、負イオンが多く生成されるため、そのような領域の電子温度を変化させることによって負イオン濃度を容易に制御することができる。電子温度は、具体的には、オンとオフを繰り返すパルス放電のオフ期間（時間）の制御によって変化させることができる。即ち、パルス放電のオフ期間においては、プラズマ中の電子密度が低下し、電子温度が急激に低下する。その結果、プラズマ中の負イオン濃度が上昇する。
【００５８】
具体的には、図８に示すように、ドライエッチング装置のエッチングチャンバ内に導入するソース電界をパルス電界（以下、ソースパルス電界と呼ぶ）とする。即ち、例えば、パルス放電のオフ期間（時間）ｔ_offを０．５μ秒以上３０μ秒以下、好ましくは０．５μ秒以上１０μ秒以下としたパルス放電によってソースパルス電界を形成する。尚、以降、「オン」とはパルスが印加されている状態を指し、「オフ」とはパルスが印加されていない状態を指す。パルス放電のオフ期間ｔ_offが０．５μ秒未満の場合、負イオンが十分に生成される前に再びオンになり、エッチングレートが低下する。一方、パルス放電のオフ期間ｔ_offが３０μ秒未満を超える場合、電子密度が低下するために、やはりエッチングレートが低下する。ソースパルス電界の印加期間（オン期間）ｔ_sは、オン・オフの１周期Ｔ内において適宜選択すればよい。
【００５９】
また、半導体基板に供給されるバイアス電界をパルス電界（以下、バイアスパルス電界と呼ぶ）とし、バイアスパルス電界の印加期間（時間）ｔ_bを、上記オン・オフの１周期Ｔの内のパルス放電のオフ期間ｔ_off内において、適宜選択すればよい。例えば、ソースパルス電界がオフになっているときの、例えば最後の３μ秒（オフからオンに換わる直前の３μ秒）に限り、正のバイアスパルス電界を印加する。
【００６０】
図８に示すようにパルス電界を印加すると、ソースパルス電界がオフの時、電子密度が減少し、電子温度が低下する結果、負イオン濃度が増加する。正確にいうならば、負イオンの電子の再脱離の反応が電子温度を低くしている。そして、放電の１周期Ｔ中の電子温度平均値は、１ｅＶ以上５ｅＶ以下、望ましくは３ｅＶ程度の状態になるように設定することが好ましい。尚、電子温度平均値が１ｅＶ未満の場合には、解離自体が進行しないためにエッチングレートが低下する。一方、電子温度平均値が５ｅＶを超えると、チャージアップによって多結晶シリコン層に損傷が生じる虞がある。
【００６１】
そして、バイアスパルス電界を、プラズマのポテンシャルよりも高い正のバイアスとして半導体基板に印加することによって、プラズマ中で生成した負イオンは、正のバイアスが印加された半導体基板に引き寄せられ、多結晶シリコン層上に容易に到達する。もしも、バイアスパルス電界を、プラズマのポテンシャルよりも低い正のバイアスとして半導体基板に印加した場合には、負イオンを半導体基板に引き寄せる力が十分ではないために、プラズマ中で生成された負イオンは多結晶シリコン層に到達し難くなる。
【００６２】
また、バイアスパルス電界を印加するタイミングは、ソースパルス電界のオフ時であって、プラズマ中での負イオン濃度が最も高くなるときが好ましい。即ち、例えばＲＦバイアスの周期の正の時間帯、若しくはソースパルス放電のオフ時に最も負イオン濃度が高くなるソースパルス放電がオンになる直前のタイミングに同期させて正のバイアスパルス（パルス放電の場合）を半導体基板に印加することで、負イオンは効率良く半導体基板に到達する。その結果、多結晶シリコン層の表面反応（電子供与）に依らず負性ラジカルが生成されてエッチングが行われるので、多結晶シリコン層の性質（ｎ⁺型、ｐ⁺型、ノンドープ）の差によるエッチングレートの差が少なくなる。
【００６３】
以上のようにパルス電界を印加することによって、ｎ⁺型多結晶シリコン層上の負イオン濃度と、ノンドープの多結晶シリコン層上及びｐ⁺型多結晶シリコン層上の負イオン濃度との差を小さくすることができる。従って、ｎ⁺型多結晶シリコン層、ｐ⁺型多結晶シリコン層及びノンドープの多結晶シリコン層のエッチングレートの差を小さくすることが可能となる。しかも、半導体基板に印加されるバイアスはパルス状であるが故に、多結晶シリコン層のダメージ発生を低減することができる。
【００６４】
このようなエッチング方法の実施に適したＩＣＰ（Inductively Coupled Plasma）方式のドライエッチング装置を、図９の（Ａ）に示す。ＩＣＰ方式のドライエッチング装置４１には、多結晶シリコン層等の被エッチング物をエッチングする雰囲気を形成するエッチングチャンバ４２が備えられている。このエッチングチャンバ４２の外側周部にはコイル４３が配設されている。このコイル４３は、１３．５６ＭＨｚの高周波電界を印加するための高周波電源４４に接続されている。高周波電源４４の動作に基づき、ソースパルス電界が形成される。また、エッチングチャンバ４２の内部には、電極４５が配設されている。この電極４５上に、被エッチング物である多結晶シリコン層が形成された半導体基板１０が載置される。電極４５は高周波バイアス電源４６に接続されている。高周波バイアス電源４６の動作に基づき、バイアスパルス電界が形成される。高周波電源４４及び高周波バイアス電源４６は、ともに連続印加方式若しくはパルス状印加方式のいずれかを選択できる電源である。パルス放電のオフ期間ｔ_offを、０．５μ秒以上３０μ秒以下、好ましくは０．５μ秒以上１０μ秒以下とする。高周波電源４４及び高周波バイアス電源４６は、各電源から供給されるパルスの位相を制御する位相整合器４７に接続されている。また、エッチングチャンバ４２には、エッチングガスを導入するためのガス供給系（図示せず）、及び、エッチングチャンバ４２内のガスを排気するためのガス排気系（図９の（Ａ）では排気管４８を示す）が接続されている。
【００６５】
このような構成を有するＩＣＰ方式のドライエッチング装置４１においては、コイル４３に１３．５６ＭＨｚの高周波電界を印加することによって、エッチングチャンバ４２内にプラズマが生成され、多結晶シリコン層がエッチングされる。エッチング条件を以下に例示する。尚、バイアス電源４６からのバイアス電力は、高周波電源４４のオフ時におけるオンになる直前の３μ秒に正のバイアスパルス電界を半導体基板１０に印加するように設定した。
エッチングガス：Ｃｌ₂／Ｏ₂＝１００／５sccm
エッチング雰囲気の圧力：０．５Ｐａ
基板温度：０゜Ｃ
高周波電力：１．０ｋＷ
高周波電源からの入力：オン／オフ＝３μ秒／７μ秒のパルス印加
バイアス電力：５０Ｗ
【００６６】
このようなソースパルス電界を印加することによって、負イオン濃度はソースパルス電界のオフ時に高くなる。このようにして生成された負イオンは、ＲＦバイアスパルス電界の印加時に、多結晶シリコン層上に到達する。そして、ｎ⁺型多結晶シリコン層、ｐ⁺型多結晶シリコン層及びノンドープの多結晶シリコン層上の負イオン濃度の差が小さくなるので、多結晶シリコン層の性質（導電型）によるエッチングレートの差異を小さく抑えることができる。
【００６７】
しかも、エッチングすべきｐ⁺型多結晶シリコン層やノンドープの多結晶シリコン層にｎ型不純物をイオン注入するが故に、エッチングレートの低下を抑制することができるので、形成されつつある配線（例えば、ゲート電極）の側壁がテーパー状となることを一層効果的に防止でき、所望の幅、形状を有する配線（例えば、ゲート電極）をより確実に形成することができる。
【００６８】
ＩＣＰ方式のドライエッチング装置の代わりに、図９の（Ｂ）に概念図を示すＥＣＲ方式のドライエッチング装置を用いることもできる。ＥＣＲ方式のドライエッチング装置５１には、被エッチング物をエッチングする雰囲気を形成するためのエッチングチャンバ５２が備えられている。このエッチングチャンバ５２の上部には石英製の窓５３を介して導波管５４が接続され、導波管５４内にはマイクロ波発生器５５が配設されている。このマイクロ波発生器５５によって、例えば、２．４５ＧＨｚのパルスマイクロ波が発生させられる。マイクロ波発生器５５は電源５６に接続されている。また、エッチングチャンバ５２の外側周部には８７５ガウスの磁場を発生させるためのコイル５７が配設されており、このコイル５７は電源（図示せず）に接続されている。一方、エッチングチャンバ５２の内部には電極５８が配設されており、この電極５８上に半導体基板１０が載置される。電極５８は、ＲＦバイアス電源５９に接続されている。ＲＦバイアス電源５９によって、電極５８には８００ｋＨｚの交流電界が印加される。尚、図示はしないが、エッチングチャンバ５２には、エッチングガスを導入するためのガス供給系、及び、エッチングチャンバ５２内のガスを排気するためのガス排気系が接続されている。マイクロ波発生器５５の動作に基づき、ソースパルス電界が形成される。また、ＲＦバイアス電源５９の動作に基づき、バイアスパルス電界が形成される。
【００６９】
このような構成を有するＥＣＲ方式のドライエッチング装置５１においては、導波管５４から２．４５ＧＨｚのマイクロ波をエッチングチャンバ５２内に導入することによって、コイル５７からの８７５ガウスの磁場の共鳴により高密度のプラズマが生成され、多結晶シリコン層がエッチングされる。エッチング条件を以下に例示する。
エッチングガス：Ｃｌ₂／Ｏ₂＝７５／６sccm
エッチング雰囲気の圧力：０．４Ｐａ
基板温度：０゜Ｃ
マイクロ波パワー：８５０Ｗ（オン／オフ＝１０μ秒／２０μ秒のパルス印加）
ＲＦ電力：７０Ｗ
【００７０】
この場合にも、前記と同様の理由によって、負イオン濃度は、電源５６に基づくソースパルス電界（マイクロ波パワー）のオフ時に高くなる。このようにして生成された負イオンは、ＲＦバイアス電源５９からのＲＦバイアスの正の周期に、多結晶シリコン層に達するため（この場合には、ＲＦの周波数が低いため、電界の変動に十分追随して負イオンが移動し、多結晶シリコン層に達する）、多結晶シリコン層の性質（導電型）によるエッチングレートの差異を小さく抑えることができる。
【００７１】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態におけるエッチング条件、エッチング装置は例示であり、適宜変更することが可能である。また、プラズマの生成方式は、ＩＣＰ方式、ＥＣＲ方式に限定されず、ヘリコン波を用いる方式、ＳＷＰ（Surface Wave Plasma）方式、マグネトロン方式等とすることもできる。発明の実施の形態３においては、チタン層を成膜し、かかるチタン層とＳｉとを反応させてチタンシリサイド層を形成したが、チタン層の代わりに、白金、コバルト、モリブデン等の金属シリサイドを形成し得る金属層を成膜してもよい。発明の実施の形態４においては、エッチング装置における電子温度平均値を１ｅＶ以上５ｅＶ以下の範囲において任意の値に制御可能であることが望ましい。更に、このような高密度、低電子温度のプラズマは、ＵＨＦ帯のＲＦ放電を用いることでも実現することが可能であり、この場合にもバイアスパルス等との併用によって有効に負イオンを活用することが可能である。発明の実施の形態２にて説明したようにオフセット酸化膜を形成する場合には、かかるオフセット酸化膜をエッチング用マスクとして用いることもできる。場合によっては、配線を形成すべき部分以外のシリコン系材料層に、ｎ型不純物を拡散法にて導入することもできる。
【００７２】
【発明の効果】
本発明においては、多結晶シリコン層等のシリコン系材料層にｎ型不純物をイオン注入するが故に、エッチングレートの低下を抑制することができるので、形成されつつある配線の側壁がテーパー状となることを防止でき、所望の幅、形状を有する配線を確実に形成することができる。しかも、配線を形成すべきシリコン系材料層は、不純物を含有していない若しくはｐ型不純物を含有しているので、そのエッチングレートは低く、かかる部分がエッチングされ難く、ノッチングも発生し難い。
【図面の簡単な説明】
【図１】発明の実施の形態１におけるゲート電極の形成方法を説明するための半導体基板等の模式的な一部断面図である。
【図２】多結晶シリコン層へのｎ型不純物であるＰのドーズ量、及びｐ型不純物であるＢＦ₂のドーズ量と、多結晶シリコン層のエッチングレートとの関係を示すグラフである。
【図３】発明の実施の形態２におけるデュアルゲート構造を有するゲート電極の形成方法を説明するための半導体基板等の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態２におけるデュアルゲート構造を有するゲート電極の形成方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】図４に引き続き、発明の実施の形態２におけるデュアルゲート構造を有するゲート電極の形成方法を説明するための半導体基板等の模式的な一部断面図である。
【図６】発明の実施の形態３におけるフルサリサイド構造を有するゲート電極の形成方法を説明するための半導体基板等の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態３におけるフルサリサイド構造を有するゲート電極の形成方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】シリコン系材料層のエッチングをパルス放電可能なエッチング装置により行うときの、ソースパルス電界強度等のタイミングチャートである。
【図９】ＩＣＰ方式及びＥＣＲ方式のドライエッチング装置の概念図である。
【図１０】デュアルゲート構造のゲート電極の模式的な一部断面図である。
【図１１】従来の技術における問題点を説明するための半導体基板等の模式的な一部断面図である。
【符号の説明】
１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート酸化膜、１３，２２Ａ，２２Ｂ，３０・・・多結晶シリコン層、１４，３１・・・マスク、１５，２５Ａ，２５Ｂ・・・ゲート電極、１６・・・側壁保護膜、２０・・・非晶質シリコン層、２１Ａ，２１Ｂ・・・イオン注入用マスク、２３・・・タングステンシリサイド層、２４・・・オフセット酸化膜、３２・・・ゲート電極の一部、３３・・・ゲートサイドウオール、３４・・・ソース・ドレイン領域、３５・・・Ｔｉ層、３６，３６Ａ・・・チタンシリサイド層、４１・・・ＩＣＰドライエッチング装置、４２，５２・・・エッチングチャンバ、４３，５７・・・コイル、４４・・・高周波電源、４５，５８・・・電極、４６・・・高周波バイアス電源、４７・・・位相整合器、４８・・・排気管、５１・・・ＥＣＲドライエッチング装置、５３・・・石英製の窓、５４・・・導波管、５５・・・マイクロ波発生器、５６・・・電源、５９・・・ＲＦバイアス電源

Claims (10)

1. デュアルゲート構造を有する半導体装置の製造方法であって、
   （イ）半導体基板に素子分離領域を形成した後、半導体基板の表面にゲート酸化膜を形成する工程と、
   （ロ）全面に、多結晶シリコン、非晶質シリコンあるいは単結晶シリコンから構成されるシリコン系材料層を堆積させた後、Ｐ型ＭＯＳ型半導体装置形成予定領域におけるゲート電極を形成すべきシリコン系材料層の部分にｐ型不純物をイオン注入し、Ｐ型ＭＯＳ型半導体装置形成予定領域におけるゲート電極を形成する部分以外のシリコン系材料層の部分、及び、Ｎ型ＭＯＳ型半導体装置形成予定領域におけるシリコン系材料層にｎ型不純物をイオン注入する工程と、
   （ハ）シリコン系材料層をエッチングし、以て、ｎ型不純物をイオン注入されたシリコン系材料層から成るＮ型ＭＯＳ型半導体装置のゲート電極、及び、ｐ型不純物をイオン注入されたシリコン系材料層から成り、Ｎ型ＭＯＳ型半導体装置のゲート電極から延在したＰ型ＭＯＳ型半導体装置のゲート電極を得る工程、
   を少なくとも備え、
   Ｐ型ＭＯＳ型半導体装置形成予定領域におけるシリコン系材料層のエッチングレートと、Ｎ型ＭＯＳ型半導体装置形成予定領域におけるシリコン系材料層のエッチングレートとの差異を少なくするために、前記工程（ハ）におけるシリコン系材料層のエッチングをパルス放電可能なエッチング装置にて行うことを特徴とするデュアルゲート構造を有する半導体装置の製造方法。
2. 前記工程（ハ）におけるシリコン系材料層のエッチングにおいては、プラズマ中でシリコン系材料層をエッチングし、
   エッチングをパルス放電可能なエッチング装置にて行うことによって、シリコン系材料層の表面に入射する負イオンの濃度を制御することを特徴とする請求項１に記載のデュアルゲート構造を有する半導体装置の製造方法。
3. プラズマ中の負イオン濃度の制御を、プラズマが拡散していく領域での電子温度を変化させることで行うことを特徴とする請求項２に記載のデュアルゲート構造を有する半導体装置の製造方法。
4. プラズマ中の負イオン濃度の制御を、負イオンが存在し得るような電子温度において生成されるパルスプラズマ領域中の電子温度を変化させることで行うことを特徴とする請求項２に記載のデュアルゲート構造を有する半導体装置の製造方法。
5. 電子温度を、オンとオフを繰り返すパルス放電のオフ期間の制御によって変化させることを特徴とする請求項３又は請求項４に記載のデュアルゲート構造を有する半導体装置の製造方法。
6. パルス放電のオフ期間は、０．５μ秒以上３０μ秒以下であることを特徴とする請求項５に記載のデュアルゲート構造を有する半導体装置の製造方法。
7. 放電の１周期中の電子温度平均値は、１ｅＶ乃至５ｅＶであることを特徴とする請求項５に記載のデュアルゲート構造を有する半導体装置の製造方法。
8. プラズマのポテンシャルよりも高い正のバイアスを半導体基板に印加することを特徴とする請求項５に記載のデュアルゲート構造を有する半導体装置の製造方法。
9. バイアスはパルス状であることを特徴とする請求項８に記載のデュアルゲート構造を有する半導体装置の製造方法。
10. パルス状のバイアスを、プラズマ中の負イオン濃度が最も高くなるときに同期して半導体基板に印加することを特徴とする請求項９に記載のデュアルゲート構造を有する半導体装置の製造方法。

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