JPH1064915A

JPH1064915A - 半導体装置における配線の形成方法

Info

Publication number: JPH1064915A
Application number: JP8241363A
Authority: JP
Inventors: Tetsuya Tatsumi; 哲也辰巳
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-23
Filing date: 1996-08-23
Publication date: 1998-03-06
Anticipated expiration: 2016-08-23
Also published as: JP3700278B2

Abstract

(57)【要約】【課題】半導体装置における配線の形成において、所望
の幅、形状を有する配線を確実にエッチング法にて形成
することを可能にする半導体装置における配線の形成方
法を提供する。【解決手段】配線の形成方法は、（イ）基体１２上に、
不純物を含有していない若しくはｐ型不純物を含有する
シリコン系材料層１３を形成する工程と、（ロ）配線を
形成すべき部分以外の該シリコン系材料層１３Ａに、ｎ
型不純物をイオン注入する工程と、（ハ）ｎ型不純物が
イオン注入されたシリコン系材料層１３Ａをエッチング
し、以て、不純物を含有していない若しくはｐ型不純物
を含有するシリコン系材料層から成る配線１５を形成す
る工程から成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置におけ
る配線の形成方法に関する。

【０００２】

【従来の技術】ＵＬＳＩの高集積化が進み、微細加工技
術への要求は益々厳しいものとなっている。ドライエッ
チング工程においても例外でなく、高精度の加工方法を
めざし、種々の検討が行われている。特にデザインルー
ルが微細になるに従い、トランジスタ特性に大きな影響
を及ぼすゲート電極の寸法（ゲート長）のばらつき抑
制、及び、非常に薄いゲート酸化膜に対するゲート電極
を構成する材料のエッチング選択比の確保が重要な課題
となっている。近年、これらの要求に対処するために、
高密度プラズマ中での塩素ラジカルによるエッチング法
が確立されている。このエッチング法によって、非常に
高い対ＳｉＯ₂選択比、及び塩化シリコン（ＳｉＣｌ_x）
系の側壁保護膜を利用した異方性の高いエッチングプロ
セスを実現することができる。

【０００３】ＣＭＯＳトランジスタにおいては、微細
化、高集積化が進むにつれ、短チャネル効果の抑制を主
たる目的として、所謂デュアルゲート構造が採用されて
いる。従来のＣＭＯＳトランジスタにおけるゲート電極
は、ＰやＡｓといったｎ型不純物を含有した多結晶シリ
コン層（以下、ｎ⁺型多結晶シリコン層と呼ぶ）を下層
とし、上層をタングステンシリサイド層としたポリサイ
ド構造から構成されている。一方、デュアルゲート構造
のゲート電極は、図１０に模式的な一部断面図を示すよ
うに、Ｎ型ＭＯＳトランジスタにおいては、ｎ⁺型多結
晶シリコン層を下層とし、上層をタングステンシリサイ
ド層としたポリサイド構造から構成されており、Ｐ型Ｍ
ＯＳトランジスタにおいては、ＢやＢＦ₂といったｐ型
不純物を含有した多結晶シリコン層（以下、ｐ⁺型多結
晶シリコン層と呼ぶ）を下層とし、上層をタングステン
シリサイド層としたポリサイド構造から構成されてい
る。また、Ｎ型ＭＯＳトランジスタのゲート電極とＰ型
ＭＯＳトランジスタのゲート電極との間の配線は、これ
らのゲート電極と一体に作製されるが、場合によって
は、不純物を含有していない多結晶シリコン層（以下、
便宜上、ノンドープの多結晶シリコン層と呼ぶ）を下層
とし、上層をタングステンシリサイド層とした構造から
構成されている。

【０００４】あるいは又、ポリサイド構造を有するゲー
ト電極の一種である、所謂フルサリサイド構造を有する
ゲート電極が知られている。この構造のゲート電極は、
ゲート酸化膜上にノンドープの多結晶シリコン層を形成
した後、かかるノンドープの多結晶シリコン層をパター
ニングし、ゲート電極の形状を得る。次いで、パターニ
ングされたノンドープの多結晶シリコン層及びシリコン
半導体基板にｎ型不純物及び／又はｐ型不純物をイオン
注入した後、全面にチタン層を成膜する。そして、第１
回目のアニール処理を施すことによって、多結晶シリコ
ン層及びシリコン半導体基板を構成するＳｉとＴｉとを
反応させ、多結晶シリコン層の上部及びシリコン半導体
基板の表層部にＣ４９構造を有するチタンシリサイド
（ＴｉＳｉ_x）を形成する。多結晶シリコン層あるいは
シリコン半導体基板以外の上に成膜されたチタン層はＳ
ｉと反応しない。その後、アンモニア過水等を用いて未
反応のチタン層を除去する。そして、第２回目のアニー
ル処理を施すことによって、Ｃ４９構造を有するチタン
シリサイド（ＴｉＳｉ_x）を、結晶構造がより安定な構
造（Ｃ５４構造）を有するチタンシリサイド（ＴｉＳｉ
₂）とする。これによって、下層及び上層のそれぞれが
ｎ⁺型多結晶シリコン層及びチタンシリサイド層から成
るゲート電極、及び／又は、下層及び上層のそれぞれが
ｐ⁺型多結晶シリコン層及びチタンシリサイド層から成
るゲート電極が形成される。

【０００５】このようなデュアルゲート構造あるいはフ
ルサリサイド構造を有するゲート電極の形成において
は、ｎ⁺型多結晶シリコン、ｐ⁺型多結晶シリコン層、ノ
ンドープの多結晶シリコン層を同時にエッチングする必
要があり、あるいは又、ノンドープの多結晶シリコン層
をエッチングする必要がある。

【０００６】ところで、多結晶シリコン層は、塩素ラジ
カルに基づき、以下の反応機構によってエッチングされ
る。多結晶シリコン層の表面に、塩素原子（Ｃｌ）、塩
素ラジカル（Ｃｌ^*）、塩素イオン（Ｃｌ^-）等が吸着す
る。多結晶シリコン層の表面に塩素イオン（Ｃｌ⁺）が
入射することで格子振動としてのエネルギーが、多結晶
シリコン層の表面に吸着した塩素原子（Ｃｌ）、塩素ラ
ジカル（Ｃｌ^*）、塩素イオン（Ｃｌ^-）等に与えられ
る。その結果、反応生成物として塩化シリコン（ＳｉＣ
ｌ_x）が生成され、それが多結晶シリコン層の表面から
離脱する。

【０００７】ここで、多結晶シリコン層のエッチングレ
ートは、の多結晶シリコン層の表面に入射する塩素イ
オン（Ｃｌ⁺）のエネルギーが一定且つ十分である条件
下において、における塩素ラジカル（Ｃｌ，Ｃｌ^*，
Ｃｌ^-）の吸着量によって決定されると考えられてい
る。特に、Ｃｌ（塩素）は電気陰性度が高いため、イオ
ン衝撃による外部からのエネルギーの入力が無い場合に
は、容易に電子吸着を起こし、塩素イオン（Ｃｌ^-）と
なる。このような負イオンは、一般に、中性粒子よりも
反応性が高い。従って、多結晶シリコン層の表面におけ
るＣｌ^-の濃度が高い程、多結晶シリコン層のエッチン
グレートが高くなる。

【０００８】多結晶シリコン層の表面におけるＣｌ^-の
量は、ｎ⁺型多結晶シリコン層の場合、吸着した中性の
塩素原子にｎ⁺型多結晶シリコン層中の伝導電子がトン
ネル効果によって供与されることによって、比較的多く
なる。従って、多結晶シリコン層中の伝導電子が多い
程、即ち、多結晶シリコン層をｎ⁺型とするための不純
物が多い程、あるいは又、不純物の活性化の度合いが高
い程、Ｃｌ^-の生成量が増加し、その結果、多結晶シリ
コン層のエッチングレートも高くなる。これとは逆に、
ノンドープの多結晶シリコン層やｐ⁺型多結晶シリコン
層の場合には、相対的にＣｌ^-の生成量が少なく、その
結果、それらのエッチングレートは低い。

【０００９】

【発明が解決しようとする課題】例えば、シリコン半導
体基板１０の表面にＳｉＯ₂から成るゲート酸化膜１２
が形成され、その上に多結晶シリコン層１３が形成され
た状態で、ゲート電極を形成する工程を想定する。この
場合には、全面にレジスト材料を塗布し、かかるレジス
ト材料をフォトリソグラフィ技術を用いてパターニング
する（図１１の（Ａ）の模式的な一部断面図参照）。そ
して、このパターニングされたレジスト材料１４をエッ
チング用マスクとして用いて、多結晶シリコン層１３を
エッチングする。このとき、図１１の（Ｂ）に模式的な
一部断面図に示すように、生成した反応生成物である塩
化シリコン（ＳｉＣｌ_x）の一部は、形成されつつある
ゲート電極１５の側壁に付着する。あるいは又、塩化シ
リコン（ＳｉＣｌ_x）の一部はエッチング雰囲気中の酸
素原子と反応し、酸化塩化シリコン（ＳｉＣｌ_xＯ_y）が
生成される。そして、かかる酸化塩化シリコン（ＳｉＣ
ｌ_xＯ_y）も、形成されつつあるゲート電極１５の側壁に
付着する。尚、図１１の（Ｂ）においては、これらの形
成されつつあるゲート電極の側壁に付着した塩化シリコ
ン（ＳｉＣｌ_x）や酸化塩化シリコン（ＳｉＣｌ_xＯ_y）
を、側壁保護膜１６として示す。

【００１０】一般的には、このように形成されつつある
ゲート電極１５の側壁に側壁保護膜１６を或る程度の
量、付着させる必要がある。ゲート電極１５の側壁に側
壁保護膜１６を全く付着させない場合、あるいは側壁保
護膜１６の膜厚が薄すぎる場合、ゲート電極１５の側壁
が過剰にエッチングされ、ゲート電極１５の側壁が下向
きに窄まったテーパー状となる結果、ゲート電極１５の
ゲート長が所望の値よりも短くなる。あるいは、ノッチ
ング現象によるゲート電極の形状不良が生じる。ここ
で、ノッチング現象とは、ゲート電極１５の側壁に付着
した側壁保護膜１６の一部分が破れ、その部分からゲー
ト電極の側壁に対するエッチングが進行する現象を指
す。

【００１１】一方、図１１の（Ｂ）に示すように、形成
されつつあるゲート電極１５の側壁に側壁保護膜１６が
過剰に付着すると、形成されたゲート電極１５の側壁が
下方に向かって広がったテーパー状となり、ゲート電極
１５のゲート長Ｌが所望のゲート長Ｌ₀よりも広くな
る。（Ｌ−Ｌ₀）の値（寸法変換差とも呼ばれる）は、
０．１０〜０．１２μｍ程度にもなる。このように寸法
変換差が大きくなる現象は、ノンドープの多結晶シリコ
ン層やｐ⁺型多結晶シリコン層をエッチングする場合、
エッチングレートが低いが故に、著しい。エッチングレ
ートは、多結晶シリコン層のエッチングと反応生成物の
多結晶シリコン層への堆積の割合によって規定される。
エッチングレートが低い場合、多結晶シリコン層のエッ
チングによって生成された反応生成物に対するエッチン
グ雰囲気中の酸素濃度が相対的に高い。その結果、反応
生成物である塩化シリコン（ＳｉＣｌ_x）は容易に酸化
され、より一層多くの酸化塩化シリコン（ＳｉＣｌ
_xＯ_y）が生成される。それ故、ゲート電極１５の側壁へ
付着する側壁保護膜１６の量は、エッチングレートの高
いｎ⁺型多結晶シリコン層をエッチングする場合よりも
多くなり、寸法変換差が大きくなる。

【００１２】ゲート電極の側壁にテーパーが形成される
とゲート長が増加する結果、半導体装置特性に変動が生
じる。このような現象を抑制するために、エッチング装
置の排気能力を向上させ、反応生成物を速やかにエッチ
ング装置の系外に排出する方法が提案されているが、実
質的に現状のエッチング装置の改造が必要とされるとい
った問題がある。しかも、本来、或る程度の厚さの側壁
保護膜が必要とされるが、反応生成物が速やかにエッチ
ング装置の系外に排出されると、側壁保護膜が薄くなり
すぎ、ゲート電極１５の側壁が過剰にエッチングされた
り、ノッチング現象が発生する。

【００１３】以上の問題点は、デュアルゲート構造ある
いはフルサリサイド構造を有するゲート電極の形成にお
いても同様に生じる。

【００１４】従って、本発明の目的は、半導体装置にお
ける配線の形成において、所望の幅、形状を有する配線
を確実にエッチング法にて形成することを可能にする半
導体装置における配線の形成方法を提供することにあ
る。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置における配線の形成方法は、
（イ）基体上に、不純物を含有していない若しくはｐ型
不純物を含有するシリコン系材料層を形成する工程と、
（ロ）配線を形成すべき部分以外の該シリコン系材料層
に、ｎ型不純物をイオン注入する工程と、（ハ）ｎ型不
純物がイオン注入されたシリコン系材料層をエッチング
し、以て、不純物を含有していない若しくはｐ型不純物
を含有するシリコン系材料層から成る配線を形成する工
程、から成ることを特徴とする。

【００１６】ここで、シリコン系材料層は、多結晶シリ
コン、非晶質シリコンあるいは単結晶シリコンから構成
される。尚、非晶質シリコンを出発物質として得られた
多結晶シリコン若しくは単結晶シリコン、あるいは又、
多結晶シリコンを出発物質として得られた単結晶シリコ
ンであってもよい。また、ｐ型不純物としては、ホウ素
（Ｂ）、２フッ化ホウ素（ＢＦ₂）を挙げることができ
る。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）を
挙げることができる。また、不純物を含有していないシ
リコン系材料層とは、ｎ型不純物やｐ型不純物を実質的
に添加することなく形成されたシリコン系材料層を意味
する。ｐ型不純物を含有するシリコン系材料層にｎ型不
純物をイオン注入する場合のｎ型不純物のドーズ量は、
イオン注入後のシリコン系材料層の導電型が確実にｎ型
となるようなドーズ量とする。

【００１７】本発明の半導体装置における配線の形成方
法においては、ｎ型不純物がイオン注入されたシリコン
系材料層のエッチングを、塩素系エッチングガスを用い
て、塩素ラジカルに基づき行うことが好ましい。イオン
注入あるいはエッチングの際に用いられるマスクは、レ
ジスト材料から構成するだけでなく、シリコン系材料層
とエッチング選択比の高い材料、例えば、ＳｉＯ₂やＳ
ｉＮから構成することができる。更には、イオン注入の
際に用いられるマスクとエッチングの際に用いられるマ
スクとを兼用することもできる。

【００１８】先に説明したように、例えば多結晶シリコ
ンから成るシリコン系材料層のエッチングは、シリコン
系材料層の表面に吸着した中性塩素ラジカルに電子が供
給されることによって促進される。本発明においては、
シリコン系材料層にｎ型不純物をイオン注入する。これ
によって、シリコン系材料層の表面に吸着した中性塩素
ラジカルにシリコン系材料層から電子が十分に供給され
る結果、かかるシリコン系材料層をエッチングすると
き、不純物を含有していない若しくはｐ型不純物を含有
するシリコン系材料層をエッチングする場合と比較し
て、高いエッチングレートを得ることができる。尚、シ
リコン系材料層に含有されたｎ型不純物の活性化処理を
行えば、一層高いエッチングレートを得ることができ
る。ここで、多結晶シリコン層へのｎ型不純物であるリ
ン（Ｐ）のドーズ量、及びｐ型不純物であるＢＦ₂のド
ーズ量と、多結晶シリコン層のエッチングレートとの関
係を、図２のグラフに示す。図２からも明らかなよう
に、リンのドーズ量が増加すると、多結晶シリコン層の
エッチングレートは増加する。一方、ＢＦ₂のドーズ量
が増加すると、多結晶シリコン層のエッチングレートは
減少する。

【００１９】本発明においては、シリコン系材料層にｎ
型不純物をイオン注入する結果、単位時間当たりのＳｉ
Ｃｌ_xから成る反応生成物の生成量は増加するものの、
エッチング雰囲気中における酸素原子／ＳｉＣｌ_xの割
合が相対的に小さくなるので、ＳｉＣｌ_xの酸化が進行
し難くなり、エッチング中に配線の側壁に付着する側壁
保護膜の量が減少する。それ故、形成されつつある配線
の側壁が下方に向かって広がったテーパー状となること
を抑制でき、所望の幅、形状を有する配線を確実に形成
することができる。

【００２０】本発明における配線の形態としては、所謂
デュアルゲート構造やフルサリサイド構造を有するゲー
ト電極の一部を構成する、不純物を含有していない若し
くはｐ型不純物を含有するシリコン系材料層から成るゲ
ート電極を例示することができる。この場合、かかるゲ
ート電極は、ｎ型不純物を含有するゲート電極から延在
している形態（所謂デュアルゲート構造）とすることも
できる。あるいは又、薄膜トランジスタにおける上部電
極、素子分離領域上や絶縁層上の配線等を例示すること
ができる。

【００２１】本発明の半導体装置における配線の形成方
法においては、ｎ型不純物がイオン注入された前記シリ
コン系材料層のエッチングを、パルス放電可能なエッチ
ング装置にて行う態様を挙げることができる。このよう
なエッチング装置を用いると、プラズマ中で多結晶シリ
コン層をエッチングするとき、多結晶シリコン層の表面
に入射する負イオン（例えば、Ｃｌ^-イオン）の濃度
（量）を制御することが可能となり、ｎ⁺型多結晶シリ
コン層のエッチングレートと、ｐ⁺型やノンドープの多
結晶シリコン層のエッチングレートの差異を少なくする
ことができる。プラズマ中の負イオン濃度の制御は、プ
ラズマが拡散していく領域での電子温度を変化させるこ
とで制御することができる。あるいは又、プラズマ中の
負イオン濃度の制御は、負イオンが存在し得るような電
子温度において生成されるパルスプラズマ領域中の電子
温度を変化させることで制御することができる。電子温
度は、具体的には、オンとオフを繰り返すパルス放電の
オフ期間（時間）の制御によって変化させることができ
る。即ち、パルス放電のオフ期間においては、プラズマ
中の電子密度が低下し、電子温度が急激に低下する。そ
の結果、プラズマ中の負イオン濃度が上昇する。パルス
放電のオフ期間（時間）は、０．５μ秒以上３０μ秒以
下、好ましくは０．５μ秒以上１０μ秒以下とすること
が望ましい。尚、放電の１周期中の電子温度平均値は、
１ｅＶ乃至５ｅＶであることが好ましい。また、プラズ
マのポテンシャルよりも高い正のバイアスを基体に印加
することが望ましく、この場合、バイアスはパルス状で
あることが一層望ましい。また、パルス状のバイアス
を、プラズマ中の負イオン濃度が最も高くなるときに同
期して基体に印加することが好ましい。

【００２２】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００２３】（実施の形態１）実施の形態１において
は、シリコン半導体基板の表面に形成されたゲート酸化
膜から基体を構成する。シリコン系材料層として不純物
を含有していない多結晶シリコン層（ノンドープの多結
晶シリコン層）を用いた。また、ｎ型不純物のイオン注
入用とシリコン系材料層のエッチング用とを兼用するマ
スクを、レジスト材料から形成した。更には、実施の形
態１においては、ＥＣＲ（Electron Cycrotron Resonan
ce）方式のエッチング装置を用いて配線の形成を行っ
た。以下、実施の形態１の配線の形成方法を、半導体基
板等の模式的な一部断面図である図１を参照して説明す
る。

【００２４】［工程−１００］先ず、シリコン半導体基
板から成る半導体基板１０に、例えば、９５０゜Ｃでの
ウエット酸化法を含むＬＯＣＯＳ法に基づき素子分離領
域１１を形成する。尚、素子分離領域１１はトレンチ構
造を有していてもよい。その後、例えばＨ₂／Ｏ₂ガスを
使用し、半導体基板温度を８５０゜Ｃとしたパイロジェ
ニック酸化法により、ＳｉＯ₂から成るゲート酸化膜１
２を半導体基板１０の表面に形成する。

【００２５】［工程−１１０］次に、ＬＰＣＶＤ法に
て、基体であるゲート酸化膜１２上にノンドープの多結
晶シリコン層１３を形成する。そして、多結晶シリコン
層１３の上にレジスト材料を塗布し、かかるレジスト材
料をフォトリソグラフィ技術に基づきパターニングする
ことによって、シリコン系材料層である多結晶シリコン
層１３上にイオン注入用とエッチング用とを兼ねたマス
ク１４が形成される。マスク１４は、配線であるゲート
電極を形成すべき部分の上方に形成される。こうして、
図１の（Ａ）に示す構造を得ることができる。

【００２６】［工程−１２０］その後、配線を形成すべ
き部分以外のシリコン系材料層に、ｎ型不純物をイオン
注入する。即ち、マスク１４をイオン注入用マスクとし
て用いて、多結晶シリコン層１３にｎ型不純物をイオン
注入する（図１の（Ｂ）参照）。これによって、多結晶
シリコン層１３のエッチングされる部分１３Ａ（マスク
１４によって被覆されていない部分であり、多結晶シリ
コン層１３の配線を形成すべき部分以外の部分である）
のみにｎ型不純物が導入され、多結晶シリコン層１３の
エッチングされる部分１３Ａに伝導に寄与する電子が多
数存在するようになる。イオン注入の条件を以下に例示
する。イオン種：Ｐドーズ量：３×１０¹⁵／ｃｍ² 加速電圧：１．５ｋｅＶ

【００２７】［工程−１３０］次に、マスク１４をエッ
チング用マスクとして用いて、イオン注入されたシリコ
ン系材料層（多結晶シリコン層の一部分１３Ａ）をエッ
チングし、以て、不純物を含有していないシリコン系材
料層（多結晶シリコン層１３）から成る配線であるゲー
ト電極１５を形成する（図１の（Ｃ）参照）。エッチン
グ条件を以下に例示する。尚、ｎ⁺型多結晶シリコン層
のエッチングレートが高いため、ゲート電極１５の側壁
に付着する側壁保護膜１６の厚さは薄い。使用ガス：Ｃｌ₂／Ｏ₂＝７５／２sccm 圧力：０．４Ｐａ基板温度：３０゜Ｃマイクロ波パワー：８５０Ｗ（連続波）ＲＦバイアス：７０Ｗエッチングレート：２００ｎｍ／分

【００２８】［工程−１４０］その後、アッシング処理
によってマスク１４を除去するが、このとき、側壁保護
膜１６も除去される。次いで、ＬＤＤ構造を形成するた
めに、シリコン半導体基板１０に不純物のイオン注入を
行い、次いで、ゲート電極１５の側壁にＳｉＯ₂から成
るゲートサイドウオールを形成した後、シリコン半導体
基板１０に不純物のイオン注入を行う。次いで、イオン
注入された不純物の活性化処理をラピッド・サーマル・
アニール（ＲＴＡ，Rapid Thermal Annealing）法にて
行うことによって、ソース・ドレイン領域が形成され
る。その後、全面に層間絶縁層を形成し、ソース・ドレ
イン領域の上方の層間絶縁層に開口部を形成し、例え
ば、開口部内を含む層間絶縁層上に配線材料をスパッタ
法にて成膜し、層間絶縁層上の配線材料をパターニング
することによって半導体装置を作製する。

【００２９】実施の形態１においては、［工程−１２
０］において、多結晶シリコン層１３にｎ型不純物をイ
オン注入するが故に、［工程−１３０］におけるエッチ
ングレートの低下を抑制することができる。その結果、
形成されつつある配線（ゲート電極１５）の側壁がテー
パー状となることを防止でき、所望の幅、形状を有する
配線（ゲート電極１５）を確実に形成することができ
る。しかも、マスク１４によって被覆されている多結晶
シリコン層の部分（ゲート電極を形成すべき多結晶シリ
コン層の部分１３Ｂ）は、不純物を含有していないが故
に、そのエッチングレートは低く、かかる部分はエッチ
ングされ難く、ノッチングも発生し難い。

【００３０】（実施の形態２）実施の形態２において
は、配線に相当するゲート電極をデュアルゲート構造と
した。また、実施の形態２においても、シリコン半導体
基板の表面に形成されたゲート酸化膜から基体を構成し
た。シリコン系材料層としては、ｐ型不純物を含有する
多結晶シリコン層を用いた。尚、多結晶シリコン層は、
非晶質シリコン層を形成した後、かかる非晶質シリコン
層を結晶化することによって形成した。より具体的に
は、配線に相当するゲート電極は、ｐ型不純物を含有し
た多結晶シリコン層（ｐ⁺型多結晶シリコン層）を下層
とし、上層をタングステンシリサイド層としたポリサイ
ド構造から構成されている。尚、実施の形態２において
は、かかるゲート電極はＰ型ＭＯＳトランジスタの一部
分を構成し、かかるゲート電極は、Ｎ型ＭＯＳトランジ
スタの一部分を構成するゲート電極から延在している。
Ｎ型ＭＯＳトランジスタの一部分を構成するゲート電極
は、ｎ型不純物を含有した多結晶シリコン層（ｎ⁺型多
結晶シリコン層）を下層とし、上層をタングステンシリ
サイド層としたポリサイド構造から構成されている。実
施の形態２においては、ｎ型不純物のイオン注入用マス
クとシリコン系材料層のエッチング用マスクを別のマス
クとし、マスクの材料をレジスト材料とした。更に、実
施の形態２においても、ＥＣＲ方式のエッチング装置を
用いて配線の形成を行った。以下、実施の形態２の配線
の形成方法を、半導体基板等の模式的な一部断面図であ
る図３〜図５を参照して説明する。

【００３１】［工程−２００］先ず、実施の形態１と同
様に、シリコン半導体基板から成る半導体基板１０に素
子分離領域１１を形成した後、ＳｉＯ₂から成るゲート
酸化膜１２を半導体基板１０の表面に形成する。

【００３２】［工程−２１０］次いで、非晶質シリコン
層２０を全面に堆積させた後、Ｐ型ＭＯＳ型半導体装置
形成予定領域におけるゲート電極を形成すべき非晶質シ
リコン層の部分２０Ａにｐ型不純物をイオン注入し、次
いで、かかる部分２０Ａを除く非晶質シリコン層の部分
２０Ｂにｎ型の不純物をイオン注入する。具体的には、
例えば、ＳｉＨ₄を原料ガスとし、堆積温度を５５０゜
Ｃとした減圧ＣＶＤ法により、厚さ約１２０ｎｍの非晶
質シリコン層２０を全面に堆積させる（図３の（Ａ）参
照）。

【００３３】そして、非晶質シリコン層２０上にレジス
ト材料を塗布した後、リソグラフィ技術に基づき、Ｐ型
ＭＯＳ型半導体装置形成予定領域におけるゲート電極を
形成すべき部分の上方のレジスト材料に開口部を形成す
ることで、イオン注入用マスク２１Ａを形成する。そし
て、このイオン注入用マスク２１Ａを用いて、Ｐ型ＭＯ
Ｓ型半導体装置形成予定領域におけるゲート電極を形成
すべき非晶質シリコン層の部分２０Ａに、例えば、加速
電圧５ｋｅＶ、ドーズ量５×１０¹⁵／ｃｍ²の条件で、
ホウ素をイオン注入する（図３の（Ｂ）参照）。こうし
て、ｐ型不純物がイオン注入された非晶質シリコン層２
０Ａが得られる。このｐ型不純物がイオン注入された非
晶質シリコン層２０Ａから、Ｐ型ＭＯＳ型半導体装置を
構成するゲート電極が後の工程で形成される。

【００３４】次いで、Ｐ型ＭＯＳ型半導体装置形成予定
領域におけるゲート電極を形成すべき非晶質シリコン層
の部分２０Ａの上に、リソグラフィ技術に基づきイオン
注入用マスク２１Ｂを形成する。その後、加速電圧１０
ｋｅＶ、ドーズ量５×１０¹⁵／ｃｍ²の条件で、リンを
イオン注入する（図４の（Ａ）参照）。こうして、ｎ型
不純物がイオン注入された非晶質シリコン層２０Ｂが得
られる。尚、ｎ型不純物がイオン注入された非晶質シリ
コン層２０Ｂの一部分から、Ｎ型ＭＯＳ型半導体装置を
構成するゲート電極が後の工程で形成される。

【００３５】以上のイオン注入によって、非晶質シリコ
ン層２０の内、Ｐ型ＭＯＳ型半導体装置のゲート電極を
形成すべき部分（２０Ａ）にはｐ型不純物が含有され、
Ｎ型ＭＯＳ型半導体装置のゲート電極を形成すべき部分
を含むその他の非晶質シリコン層の部分２０Ｂにはｎ型
不純物が含有された状態が得られる。尚、Ｐ型ＭＯＳ型
半導体装置のゲート電極を形成すべき部分（２０Ａ）に
隣接した非晶質シリコン層の部分にはｎ型不純物が含有
されている。

【００３６】［工程−２２０］次いで、アニール処理を
行い、非晶質シリコン層２０Ａ，２０Ｂを結晶化して多
結晶シリコン層２２Ａ，２２Ｂを形成すると共に、不純
物を多結晶シリコン層２２Ａ，２２Ｂ内に拡散させる。
アニール処理の条件を以下のとおりとした。昇温開始温度：６００゜Ｃ昇温速度：５゜Ｃ／分昇温終了温度：８００゜Ｃ昇温終了後：８００゜Ｃで１０分間、その状態を保持

【００３７】これによって、非晶質シリコンが結晶化さ
れ、ＣＶＤ法にて得られる多結晶シリコンよりも大きな
粒径の多結晶シリコンを得ることができ、粒界を減少さ
せることができる。しかも、イオン注入された不純物は
多結晶シリコン層２２Ａ，２２Ｂ内を拡散する。即ち、
半導体装置の製造工程数を削減し、アニール時間を短縮
しながら、多結晶シリコンの大粒径化、多結晶シリコン
層への不純物の拡散を行うことができる。

【００３８】［工程−２３０］その後、例えば、ＷＦ₆
／ＳｉＨ₄を原料ガスとし、堆積温度を３８０゜Ｃとし
た減圧ＣＶＤ法によって、厚さ７０ｎｍのタングステン
シリサイド層２３を全面に堆積させる（図４の（Ｂ）参
照）。

【００３９】次いで、例えば、ＳｉＨ₄／Ｏ₂を原料ガス
とし、堆積温度を４２０゜ＣとしたＣＶＤ法により、Ｓ
ｉＯ₂から成る厚さ１５０ｎｍのオフセット酸化膜２４
を全面に堆積させることが好ましい。オフセット酸化膜
２４を形成することによって、高濃度拡散領域（ソース
・ドレイン領域）を形成するためのイオン注入の際に不
純物が同時にタングステンシリサイド層２３中にイオン
注入されることを防止でき、タングステンシリサイド層
２３中へ拡散する不純物を減少させることができる。

【００４０】［工程−２４０］その後、オフセット酸化
膜２４、タングステンシリサイド層２３並びに多結晶シ
リコン層２２Ａ，２２Ｂをパターニングしてゲート電極
２５Ａ，２５Ｂを形成する（図５参照）。具体的には、
リソグラフィ技術に基づき、レジスト材料から成るエッ
チング用マスク（図示せず）を形成する。このエッチン
グ用マスクは、Ｐ型ＭＯＳ型半導体装置のゲート電極を
形成すべき部分の上方、及び、Ｎ型ＭＯＳ型半導体装置
のゲート電極を形成すべき部分の上方に位置するように
形成される。そして、パターニングされたエッチング用
マスクを用いて、オフセット酸化膜２４をフロロカーボ
ン系のエッチングガスにより異方性エッチングし、タン
グステンシリサイド層２３及び多結晶シリコン層２２
Ａ，２２ＢをＣｌ₂／Ｏ₂をエッチングガスとして異方性
エッチングする。尚、図５の紙面垂直方向にゲート電極
２５Ａ，２５Ｂのそれぞれは延びている。そして、かか
るゲート電極２５Ａ，２５Ｂは、隣接するＮ型ＭＯＳ型
半導体装置及びＰ型ＭＯＳ型半導体装置のゲート電極２
５Ｂ，２５Ａと一体に形成されている。図５の紙面垂直
方向にＮ型ＭＯＳ型半導体装置及びＰ型ＭＯＳ型半導体
装置を切断した状態を、デュアルゲート構造のＣＭＯＳ
型半導体装置の模式的な一部断面図として、図１０に示
す。但し、図１０においてはオフセット酸化膜の図示を
省略した。タングステンシリサイド層２３及び多結晶シ
リコン層２２Ａ，２２Ｂの２段階のエッチング条件を以
下に例示する。尚、第１段階でタングステンシリサイド
層２３の全て及び多結晶シリコン層２２Ａ，２２Ｂの一
部のエッチングを行い、第２段階で多結晶シリコン層２
２Ａ，２２Ｂの全てのエッチング及びオーバーエッチン
グを行う。第１段階使用ガス：Ｃｌ₂／Ｏ₂＝７５／６sccm 圧力：０．５Ｐａ基板温度：０゜Ｃマイクロ波パワー：８５０Ｗ（連続波）ＲＦバイアス：６０Ｗ第２段階使用ガス：Ｃｌ₂／Ｏ₂＝７５／６sccm 圧力：０．５Ｐａ基板温度：０゜Ｃマイクロ波パワー：８５０Ｗ（連続波）ＲＦバイアス：２０Ｗ

【００４１】［工程−２５０］その後、公知の方法でデ
ュアルゲート構造のＣＭＯＳ型半導体装置を完成させ
る。即ち、Ｎ型ＭＯＳ型半導体装置形成予定領域に、例
えば加速電圧２０ｋｅＶ、ドーズ量５×１０¹³／ｃｍ²
の条件でヒ素をイオン注入し、低濃度拡散領域を形成す
る。また、Ｐ型ＭＯＳ型半導体装置形成予定領域に、例
えば加速電圧２０ｋｅＶ、ドーズ量２×１０¹³／ｃｍ²
の条件でＢＦ₂をイオン注入し、低濃度拡散領域を形成
する。次いで、減圧ＣＶＤ法により厚さ１５０ｎｍのＳ
ｉＯ₂を全面に堆積させた後、ＳｉＯ₂を異方性エッチン
グすることによって、ゲート電極２５Ａ，２５Ｂの側壁
にゲートサイドウオールを形成する。

【００４２】次に、Ｎ型ＭＯＳ型半導体装置形成予定領
域に、例えば加速電圧２０ｋｅＶ、ドーズ量３×１０¹⁵
／ｃｍ²の条件でヒ素をイオン注入し、高濃度拡散領域
（ソース・ドレイン領域）を形成する。また、Ｐ型ＭＯ
Ｓ型半導体装置形成予定領域に、例えば加速電圧２０ｋ
ｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の条件でＢＦ₂をイオ
ン注入し、高濃度拡散領域（ソース・ドレイン領域）を
形成する。その後、ＲＴＡ法により、１０００゜Ｃ×１
０秒の条件で、半導体基板１０にイオン注入された不純
物の活性化処理を行う。次に、全面に層間絶縁層を形成
し、高濃度拡散領域の上方の層間絶縁層に開口部を形成
し、次いで、開口部内を含む層間絶縁層上に、例えば、
Ｔｉ層、ＴｉＮ層、アルミニウム系合金から成る配線材
料層を順次スパッタ法にて形成した後、層間絶縁層上の
配線材料層、ＴｉＮ層、Ｔｉ層をパターニングし、配線
を完成する。尚、Ｔｉ層は、開口部底部の配線材料層と
高濃度拡散領域との間のコンタクト抵抗の低減を目的と
して形成される。また、ＴｉＮ層は、開口部底部の配線
材料層が高濃度拡散領域を突き抜けることを防止するバ
リア層としての機能を有する。

【００４３】実施の形態２においては、［工程−２１
０］において、非晶質シリコン層の内、Ｐ型ＭＯＳ型半
導体装置のゲート電極を形成すべき部分にはｐ型不純物
が含有され、Ｎ型ＭＯＳ型半導体装置のゲート電極を形
成すべき部分を含むその他の非晶質シリコン層にはｎ型
不純物が含有された状態が得られる。従って、［工程−
２４０］において、Ｐ型ＭＯＳ型半導体装置形成予定領
域におけるｎ型不純物を含有した多結晶シリコン層２２
Ｂの部分のエッチングレートを向上させることができる
ので、形成されつつある配線（Ｐ型ＭＯＳ型半導体装置
におけるゲート電極２５Ａ）の側壁がテーパー状となる
ことを防止でき、所望の幅、形状を有する配線（ゲート
電極２５Ａ）を確実に形成することができる。しかも、
エッチング用マスクによって被覆されている多結晶シリ
コン層の部分（Ｐ型ＭＯＳ型半導体装置におけるゲート
電極を形成すべき多結晶シリコン層の部分）のエッチン
グレートが低いため、かかる部分がエッチングされ難
く、ノッチングも発生し難くなる。

【００４４】（実施の形態３）実施の形態３において
は、配線に相当するゲート電極をフルサリサイド構造と
した。また、実施の形態３においても、シリコン半導体
基板の表面に形成されたゲート酸化膜から基体を構成し
た。シリコン系材料層としてノンドープの多結晶シリコ
ン層を用いた。より具体的には、配線に相当するゲート
電極は、多結晶シリコン層を下層とし、上層をチタンシ
リサイド層とした構造から構成されている。ゲート電極
の下層である多結晶シリコン層をパターニングする際に
は、かかる多結晶シリコン層には不純物が含有されてい
ない。実施の形態３においては、ｎ型不純物のイオン注
入用マスクとシリコン系材料層のエッチング用マスクを
兼用とし、マスクの材料をレジスト材料とした。更に、
実施の形態３においても、ＥＣＲ方式のエッチング装置
を用いて配線の形成を行った。以下、実施の形態３の配
線の形成方法を、半導体基板等の模式的な一部断面図で
ある図６及び図７を参照して説明する。

【００４５】［工程−３００］先ず、実施の形態１と同
様に、シリコン半導体基板から成る半導体基板１０に素
子分離領域１１を形成した後、ＳｉＯ₂から成るゲート
酸化膜１２を半導体基板１０の表面に形成する。

【００４６】［工程−３１０］次に、ＬＰＣＶＤ法に
て、基体であるゲート酸化膜１２上にノンドープの多結
晶シリコン層３０を形成する。そして、多結晶シリコン
層３０の上にレジスト材料を塗布し、フォトリソグラフ
ィ技術に基づきかかるレジスト材料をパターニングする
ことによって、シリコン系材料層である多結晶シリコン
層３０上にイオン注入用とエッチング用とを兼ねたマス
ク３１が形成される。こうして、図６の（Ａ）に示す構
造を得ることができる。

【００４７】［工程−３２０］その後、配線を形成すべ
き部分以外のシリコン系材料層に、ｎ型不純物をイオン
注入する。即ち、マスク３１をイオン注入用マスクとし
て用いて、多結晶シリコン層３０にｎ型不純物をイオン
注入する（図６の（Ｂ）参照）。これによって、多結晶
シリコン層３０中のエッチングされる部分（マスク３１
によって被覆されていない部分３０Ａ）のみにｎ型不純
物が導入される。その結果、多結晶シリコン層３０のエ
ッチングされる部分３０Ａには伝導に寄与する電子が多
数存在するようになる。イオン注入の条件は、実施の形
態１の［工程−１２０］と同様とすることができる。

【００４８】［工程−３３０］次に、マスク３１をエッ
チング用マスクとして用いて、イオン注入されたシリコ
ン系材料層（多結晶シリコン層３０Ａ）をエッチング
し、以て、ノンドープのシリコン系材料層（多結晶シリ
コン層３０Ｂ）から成る配線であるゲート電極の一部３
２を形成する（図６の（Ｃ）参照）。エッチング条件
は、実施の形態１の［工程−１３０］と同様とすること
ができる。

【００４９】［工程−３４０］その後、マスク３１を除
去し、ＬＤＤ構造を形成するために、シリコン半導体基
板１０に不純物のイオン注入を行い、次いで、パターニ
ングされた多結晶シリコン層３０Ｂの側壁にＳｉＯ₂か
ら成るゲートサイドウオール３３を形成した後、シリコ
ン半導体基板１０に不純物のイオン注入を行う。次い
で、イオン注入された不純物のＲＴＡ法による活性化処
理を行うことによって、ソース・ドレイン領域３４が形
成される。これらのイオン注入によって、多結晶シリコ
ン層３０Ｂから成るゲート電極の一部３２にも不純物が
イオン注入される。

【００５０】［工程−３５０］その直後、Ｔｉ層３５
を、以下に例示する条件のスパッタ法にて、全面に成膜
する（図７の（Ａ）参照）。膜厚：３０ｎｍ使用ガス：Ａｒ＝１００sccm パワー：１ｋＷ成膜温度：１５０゜Ｃ圧力：０．４７Ｐａ

【００５１】［工程−３６０］次に、ＲＴＡ法に基づき
第１次アニール処理を行い、ソース・ドレイン領域３４
上及びパターニングされた多結晶シリコン層３０Ｂ（ゲ
ート電極の一部３２）上に堆積したＴｉ層３５と、シリ
コン半導体基板１０及び多結晶シリコン層３０Ｂを構成
するＳｉとを反応させ、Ｃ４９構造を有するＴｉＳｉ_x
から成るチタンシリサイド層３６を形成する。第１次ア
ニール処理の条件を以下に例示する。この状態を、図７
の（Ｂ）に示す。使用ガス：Ｎ₂＝５リットル／分アニール温度：６５０゜Ｃアニール時間：３０秒

【００５２】その後、アンモニア過水（ＮＨ₄ＯＨ／Ｈ₂
Ｏ₂／Ｈ₂Ｏ）に浸漬することによって、素子分離領域１
１やゲートサイドウオール３３上の未反応のＴｉ層３５
を選択的に除去する。

【００５３】次いで、ＲＴＡ法に基づき第２次アニール
処理を行い、ソース・ドレイン領域３４上及びパターニ
ングされた多結晶シリコン層３０（ゲート電極の一部３
２）上のＣ４９構造を有するＴｉＳｉ_xを、安定なＣ５
４構造を有するＴｉＳｉ₂とし、ＴｉＳｉ₂から成るチタ
ンシリサイド層３６Ａを得る（図７の（Ｃ）参照）。こ
うして、所謂フルサリサイド構造のゲート電極を得るこ
とができる。第２次アニール処理の条件を以下に例示す
る。使用ガス：Ｎ₂＝５リットル／分アニール温度：８００゜Ｃアニール時間：３０秒

【００５４】［工程−３７０］その後、全面に層間絶縁
層を形成し、ソース・ドレイン領域の上方の層間絶縁層
に開口部を形成し、開口部内を、例えば、所謂ブランケ
ットタングステンＣＶＤ法にてタングステンで埋め込
み、コンタクトプラグを形成した後、層間絶縁層上に配
線材料をスパッタ法にて成膜し、層間絶縁層上の配線材
料をパターニングすることによって半導体装置を作製す
る。

【００５５】実施の形態３においては、［工程−３２
０］において、多結晶シリコン層３０にｎ型不純物をイ
オン注入するが故に、［工程−３３０］におけるエッチ
ングレートの低下を抑制することができる。その結果、
形成されつつある配線（ゲート電極の一部３２）の側壁
がテーパー状となることを防止でき、所望の幅、形状を
有する配線（ゲート電極の一部３２）を確実に形成する
ことができる。しかも、マスク３１によって被覆されて
いる部分（ゲート電極を形成すべき多結晶シリコン層の
部分３０Ｂ）は、不純物を含有していないが故に、その
エッチングレートは低く、かかる部分がエッチングされ
難く、ノッチングも発生し難い。

【００５６】（実施の形態４）実施の形態４は、実施の
形態１〜実施の形態３の変形である。実施の形態４が実
施の形態１〜実施の形態３と相違する点は、イオン注入
されたシリコン系材料層のエッチングを、パルス放電可
能なエッチング装置にて行う点にある。実施の形態４の
イオン注入されたシリコン系材料層のエッチングにおけ
る、ソースパルス電界強度、エッチング雰囲気の電子密
度、エッチング雰囲気の電子温度、エッチング雰囲気の
負イオン濃度、バイアスパルス電界強度のそれぞれを、
図８のタイミングチャートに模式的に示す。尚、図８の
横軸はタイミングを示す。

【００５７】高密度プラズマを生成するドライエッチン
グ装置によって、ｎ⁺多結晶シリコン層、ｐ⁺型多結晶シ
リコン層、ノンドープの多結晶シリコン層を同時にエッ
チングする場合、各層のエッチングレートの差が小さく
なるように、エッチング時、これらの多結晶シリコン層
の表面に入射する負イオン（例えば、Ｃｌ^-イオン）の
濃度（量）を制御する必要がある。プラズマ中の負イオ
ン濃度の制御は、プラズマが拡散していく領域（空間的
アフターグロー）での電子温度を変化させることで制御
することができる。あるいは又、プラズマ中の負イオン
濃度の制御は、負イオンが存在し得るような電子温度に
おいて生成されるパルスプラズマ領域（時間的アフター
グロー）中の電子温度を変化させることで制御すること
ができる。空間的若しくは時間的アフターグロー中にお
いては、負イオンが多く生成されるため、そのような領
域の電子温度を変化させることによって負イオン濃度を
容易に制御することができる。電子温度は、具体的に
は、オンとオフを繰り返すパルス放電のオフ期間（時
間）の制御によって変化させることができる。即ち、パ
ルス放電のオフ期間においては、プラズマ中の電子密度
が低下し、電子温度が急激に低下する。その結果、プラ
ズマ中の負イオン濃度が上昇する。

【００５８】具体的には、図８に示すように、ドライエ
ッチング装置のエッチングチャンバ内に導入するソース
電界をパルス電界（以下、ソースパルス電界と呼ぶ）と
する。即ち、例えば、パルス放電のオフ期間（時間）ｔ
_offを０．５μ秒以上３０μ秒以下、好ましくは０．５
μ秒以上１０μ秒以下としたパルス放電によってソース
パルス電界を形成する。尚、以降、「オン」とはパルス
が印加されている状態を指し、「オフ」とはパルスが印
加されていない状態を指す。パルス放電のオフ期間ｔ
_offが０．５μ秒未満の場合、負イオンが十分に生成さ
れる前に再びオンになり、エッチングレートが低下す
る。一方、パルス放電のオフ期間ｔ_offが３０μ秒未満
を超える場合、電子密度が低下するために、やはりエッ
チングレートが低下する。ソースパルス電界の印加期間
（オン期間）ｔ_sは、オン・オフの１周期Ｔ内において
適宜選択すればよい。

【００５９】また、半導体基板に供給されるバイアス電
界をパルス電界（以下、バイアスパルス電界と呼ぶ）と
し、バイアスパルス電界の印加期間（時間）ｔ_bを、上
記オン・オフの１周期Ｔの内のパルス放電のオフ期間ｔ
_off内において、適宜選択すればよい。例えば、ソース
パルス電界がオフになっているときの、例えば最後の３
μ秒（オフからオンに換わる直前の３μ秒）に限り、正
のバイアスパルス電界を印加する。

【００６０】図８に示すようにパルス電界を印加する
と、ソースパルス電界がオフの時、電子密度が減少し、
電子温度が低下する結果、負イオン濃度が増加する。正
確にいうならば、負イオンの電子の再脱離の反応が電子
温度を低くしている。そして、放電の１周期Ｔ中の電子
温度平均値は、１ｅＶ以上５ｅＶ以下、望ましくは３ｅ
Ｖ程度の状態になるように設定することが好ましい。
尚、電子温度平均値が１ｅＶ未満の場合には、解離自体
が進行しないためにエッチングレートが低下する。一
方、電子温度平均値が５ｅＶを超えると、チャージアッ
プによって多結晶シリコン層に損傷が生じる虞がある。

【００６１】そして、バイアスパルス電界を、プラズマ
のポテンシャルよりも高い正のバイアスとして半導体基
板に印加することによって、プラズマ中で生成した負イ
オンは、正のバイアスが印加された半導体基板に引き寄
せられ、多結晶シリコン層上に容易に到達する。もし
も、バイアスパルス電界を、プラズマのポテンシャルよ
りも低い正のバイアスとして半導体基板に印加した場合
には、負イオンを半導体基板に引き寄せる力が十分では
ないために、プラズマ中で生成された負イオンは多結晶
シリコン層に到達し難くなる。

【００６２】また、バイアスパルス電界を印加するタイ
ミングは、ソースパルス電界のオフ時であって、プラズ
マ中での負イオン濃度が最も高くなるときが好ましい。
即ち、例えばＲＦバイアスの周期の正の時間帯、若しく
はソースパルス放電のオフ時に最も負イオン濃度が高く
なるソースパルス放電がオンになる直前のタイミングに
同期させて正のバイアスパルス（パルス放電の場合）を
半導体基板に印加することで、負イオンは効率良く半導
体基板に到達する。その結果、多結晶シリコン層の表面
反応（電子供与）に依らず負性ラジカルが生成されてエ
ッチングが行われるので、多結晶シリコン層の性質（ｎ
⁺型、ｐ⁺型、ノンドープ）の差によるエッチングレート
の差が少なくなる。

【００６３】以上のようにパルス電界を印加することに
よって、ｎ⁺型多結晶シリコン層上の負イオン濃度と、
ノンドープの多結晶シリコン層上及びｐ⁺型多結晶シリ
コン層上の負イオン濃度との差を小さくすることができ
る。従って、ｎ⁺型多結晶シリコン層、ｐ⁺型多結晶シリ
コン層及びノンドープの多結晶シリコン層のエッチング
レートの差を小さくすることが可能となる。しかも、半
導体基板に印加されるバイアスはパルス状であるが故
に、多結晶シリコン層のダメージ発生を低減することが
できる。

【００６４】このようなエッチング方法の実施に適した
ＩＣＰ（Inductively Coupled Plasma）方式のドライエ
ッチング装置を、図９の（Ａ）に示す。ＩＣＰ方式のド
ライエッチング装置４１には、多結晶シリコン層等の被
エッチング物をエッチングする雰囲気を形成するエッチ
ングチャンバ４２が備えられている。このエッチングチ
ャンバ４２の外側周部にはコイル４３が配設されてい
る。このコイル４３は、１３．５６ＭＨｚの高周波電界
を印加するための高周波電源４４に接続されている。高
周波電源４４の動作に基づき、ソースパルス電界が形成
される。また、エッチングチャンバ４２の内部には、電
極４５が配設されている。この電極４５上に、被エッチ
ング物である多結晶シリコン層が形成された半導体基板
１０が載置される。電極４５は高周波バイアス電源４６
に接続されている。高周波バイアス電源４６の動作に基
づき、バイアスパルス電界が形成される。高周波電源４
４及び高周波バイアス電源４６は、ともに連続印加方式
若しくはパルス状印加方式のいずれかを選択できる電源
である。パルス放電のオフ期間ｔ_offを、０．５μ秒以
上３０μ秒以下、好ましくは０．５μ秒以上１０μ秒以
下とする。高周波電源４４及び高周波バイアス電源４６
は、各電源から供給されるパルスの位相を制御する位相
整合器４７に接続されている。また、エッチングチャン
バ４２には、エッチングガスを導入するためのガス供給
系（図示せず）、及び、エッチングチャンバ４２内のガ
スを排気するためのガス排気系（図９の（Ａ）では排気
管４８を示す）が接続されている。

【００６５】このような構成を有するＩＣＰ方式のドラ
イエッチング装置４１においては、コイル４３に１３．
５６ＭＨｚの高周波電界を印加することによって、エッ
チングチャンバ４２内にプラズマが生成され、多結晶シ
リコン層がエッチングされる。エッチング条件を以下に
例示する。尚、バイアス電源４６からのバイアス電力
は、高周波電源４４のオフ時におけるオンになる直前の
３μ秒に正のバイアスパルス電界を半導体基板１０に印
加するように設定した。エッチングガス：Ｃｌ₂／Ｏ₂＝１００／５sccm エッチング雰囲気の圧力：０．５Ｐａ基板温度：０゜Ｃ高周波電力：１．０ｋＷ高周波電源からの入力：オン／オフ＝３μ秒／７μ秒の
パルス印加バイアス電力：５０Ｗ

【００６６】このようなソースパルス電界を印加するこ
とによって、負イオン濃度はソースパルス電界のオフ時
に高くなる。このようにして生成された負イオンは、Ｒ
Ｆバイアスパルス電界の印加時に、多結晶シリコン層上
に到達する。そして、ｎ⁺型多結晶シリコン層、ｐ⁺型多
結晶シリコン層及びノンドープの多結晶シリコン層上の
負イオン濃度の差が小さくなるので、多結晶シリコン層
の性質（導電型）によるエッチングレートの差異を小さ
く抑えることができる。

【００６７】しかも、エッチングすべきｐ⁺型多結晶シ
リコン層やノンドープの多結晶シリコン層にｎ型不純物
をイオン注入するが故に、エッチングレートの低下を抑
制することができるので、形成されつつある配線（例え
ば、ゲート電極）の側壁がテーパー状となることを一層
効果的に防止でき、所望の幅、形状を有する配線（例え
ば、ゲート電極）をより確実に形成することができる。

【００６８】ＩＣＰ方式のドライエッチング装置の代わ
りに、図９の（Ｂ）に概念図を示すＥＣＲ方式のドライ
エッチング装置を用いることもできる。ＥＣＲ方式のド
ライエッチング装置５１には、被エッチング物をエッチ
ングする雰囲気を形成するためのエッチングチャンバ５
２が備えられている。このエッチングチャンバ５２の上
部には石英製の窓５３を介して導波管５４が接続され、
導波管５４内にはマイクロ波発生器５５が配設されてい
る。このマイクロ波発生器５５によって、例えば、２．
４５ＧＨｚのパルスマイクロ波が発生させられる。マイ
クロ波発生器５５は電源５６に接続されている。また、
エッチングチャンバ５２の外側周部には８７５ガウスの
磁場を発生させるためのコイル５７が配設されており、
このコイル５７は電源（図示せず）に接続されている。
一方、エッチングチャンバ５２の内部には電極５８が配
設されており、この電極５８上に半導体基板１０が載置
される。電極５８は、ＲＦバイアス電源５９に接続され
ている。ＲＦバイアス電源５９によって、電極５８には
８００ｋＨｚの交流電界が印加される。尚、図示はしな
いが、エッチングチャンバ５２には、エッチングガスを
導入するためのガス供給系、及び、エッチングチャンバ
５２内のガスを排気するためのガス排気系が接続されて
いる。マイクロ波発生器５５の動作に基づき、ソースパ
ルス電界が形成される。また、ＲＦバイアス電源５９の
動作に基づき、バイアスパルス電界が形成される。

【００６９】このような構成を有するＥＣＲ方式のドラ
イエッチング装置５１においては、導波管５４から２．
４５ＧＨｚのマイクロ波をエッチングチャンバ５２内に
導入することによって、コイル５７からの８７５ガウス
の磁場の共鳴により高密度のプラズマが生成され、多結
晶シリコン層がエッチングされる。エッチング条件を以
下に例示する。エッチングガス：Ｃｌ₂／Ｏ₂＝７５／６sccm エッチング雰囲気の圧力：０．４Ｐａ基板温度：０゜Ｃマイクロ波パワー：８５０Ｗ（オン／オフ＝１０μ秒／
２０μ秒のパルス印加）ＲＦ電力：７０Ｗ

【００７０】この場合にも、前記と同様の理由によっ
て、負イオン濃度は、電源５６に基づくソースパルス電
界（マイクロ波パワー）のオフ時に高くなる。このよう
にして生成された負イオンは、ＲＦバイアス電源５９か
らのＲＦバイアスの正の周期に、多結晶シリコン層に達
するため（この場合には、ＲＦの周波数が低いため、電
界の変動に十分追随して負イオンが移動し、多結晶シリ
コン層に達する）、多結晶シリコン層の性質（導電型）
によるエッチングレートの差異を小さく抑えることがで
きる。

【００７１】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態におけるエッチング条件、エッチ
ング装置は例示であり、適宜変更することが可能であ
る。また、プラズマの生成方式は、ＩＣＰ方式、ＥＣＲ
方式に限定されず、ヘリコン波を用いる方式、ＳＷＰ
（Surface Wave Plasma）方式、マグネトロン方式等と
することもできる。発明の実施の形態３においては、チ
タン層を成膜し、かかるチタン層とＳｉとを反応させて
チタンシリサイド層を形成したが、チタン層の代わり
に、白金、コバルト、モリブデン等の金属シリサイドを
形成し得る金属層を成膜してもよい。発明の実施の形態
４においては、エッチング装置における電子温度平均値
を１ｅＶ以上５ｅＶ以下の範囲において任意の値に制御
可能であることが望ましい。更に、このような高密度、
低電子温度のプラズマは、ＵＨＦ帯のＲＦ放電を用いる
ことでも実現することが可能であり、この場合にもバイ
アスパルス等との併用によって有効に負イオンを活用す
ることが可能である。発明の実施の形態２にて説明した
ようにオフセット酸化膜を形成する場合には、かかるオ
フセット酸化膜をエッチング用マスクとして用いること
もできる。場合によっては、配線を形成すべき部分以外
のシリコン系材料層に、ｎ型不純物を拡散法にて導入す
ることもできる。

【００７２】

【発明の効果】本発明においては、多結晶シリコン層等
のシリコン系材料層にｎ型不純物をイオン注入するが故
に、エッチングレートの低下を抑制することができるの
で、形成されつつある配線の側壁がテーパー状となるこ
とを防止でき、所望の幅、形状を有する配線を確実に形
成することができる。しかも、配線を形成すべきシリコ
ン系材料層は、不純物を含有していない若しくはｐ型不
純物を含有しているので、そのエッチングレートは低
く、かかる部分がエッチングされ難く、ノッチングも発
生し難い。

【図面の簡単な説明】

【図１】発明の実施の形態１におけるゲート電極の形成
方法を説明するための半導体基板等の模式的な一部断面
図である。

【図２】多結晶シリコン層へのｎ型不純物であるＰのド
ーズ量、及びｐ型不純物であるＢＦ₂のドーズ量と、多
結晶シリコン層のエッチングレートとの関係を示すグラ
フである。

【図３】発明の実施の形態２におけるデュアルゲート構
造を有するゲート電極の形成方法を説明するための半導
体基板等の模式的な一部断面図である。

【図４】図３に引き続き、発明の実施の形態２における
デュアルゲート構造を有するゲート電極の形成方法を説
明するための半導体基板等の模式的な一部断面図であ
る。

【図５】図４に引き続き、発明の実施の形態２における
デュアルゲート構造を有するゲート電極の形成方法を説
明するための半導体基板等の模式的な一部断面図であ
る。

【図６】発明の実施の形態３におけるフルサリサイド構
造を有するゲート電極の形成方法を説明するための半導
体基板等の模式的な一部断面図である。

【図７】図６に引き続き、発明の実施の形態３における
フルサリサイド構造を有するゲート電極の形成方法を説
明するための半導体基板等の模式的な一部断面図であ
る。

【図８】シリコン系材料層のエッチングをパルス放電可
能なエッチング装置により行うときの、ソースパルス電
界強度等のタイミングチャートである。

【図９】ＩＣＰ方式及びＥＣＲ方式のドライエッチング
装置の概念図である。

【図１０】デュアルゲート構造のゲート電極の模式的な
一部断面図である。

【図１１】従来の技術における問題点を説明するための
半導体基板等の模式的な一部断面図である。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３，２２Ａ，２２Ｂ，３０・・
・多結晶シリコン層、１４，３１・・・マスク、１５，
２５Ａ，２５Ｂ・・・ゲート電極、１６・・・側壁保護
膜、２０・・・非晶質シリコン層、２１Ａ，２１Ｂ・・
・イオン注入用マスク、２３・・・タングステンシリサ
イド層、２４・・・オフセット酸化膜、３２・・・ゲー
ト電極の一部、３３・・・ゲートサイドウオール、３４
・・・ソース・ドレイン領域、３５・・・Ｔｉ層、３
６，３６Ａ・・・チタンシリサイド層、４１・・・ＩＣ
Ｐドライエッチング装置、４２，５２・・・エッチング
チャンバ、４３，５７・・・コイル、４４・・・高周波
電源、４５，５８・・・電極、４６・・・高周波バイア
ス電源、４７・・・位相整合器、４８・・・排気管、５
１・・・ＥＣＲドライエッチング装置、５３・・・石英
製の窓、５４・・・導波管、５５・・・マイクロ波発生
器、５６・・・電源、５９・・・ＲＦバイアス電源

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ３０１Ｘ

Claims

【特許請求の範囲】

【請求項１】（イ）基体上に、不純物を含有していない
若しくはｐ型不純物を含有するシリコン系材料層を形成
する工程と、（ロ）配線を形成すべき部分以外の該シリコン系材料層
に、ｎ型不純物をイオン注入する工程と、（ハ）ｎ型不純物がイオン注入されたシリコン系材料層
をエッチングし、以て、不純物を含有していない若しく
はｐ型不純物を含有するシリコン系材料層から成る配線
を形成する工程、から成ることを特徴とする半導体装置
における配線の形成方法。
【請求項２】配線は、不純物を含有していない若しくは
ｐ型不純物を含有するシリコン系材料層から成るゲート
電極であることを特徴とする請求項１に記載の半導体装
置における配線の形成方法。
【請求項３】前記ゲート電極は、ｎ型不純物を含有する
ゲート電極から延在していることを特徴とする請求項２
に記載の半導体装置における配線の形成方法。
【請求項４】ｎ型不純物がイオン注入された前記シリコ
ン系材料層のエッチングを、塩素系エッチングガスを用
いて行うことを特徴とする請求項１に記載の半導体装置
における配線の形成方法。
【請求項５】ｎ型不純物がイオン注入された前記シリコ
ン系材料層のエッチングを、パルス放電可能なエッチン
グ装置にて行うことを特徴とする請求項１に記載の半導
体装置における配線の形成方法。