JPH1064915A - 半導体装置における配線の形成方法 - Google Patents
半導体装置における配線の形成方法Info
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- JPH1064915A JPH1064915A JP8241363A JP24136396A JPH1064915A JP H1064915 A JPH1064915 A JP H1064915A JP 8241363 A JP8241363 A JP 8241363A JP 24136396 A JP24136396 A JP 24136396A JP H1064915 A JPH1064915 A JP H1064915A
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Abstract
の幅、形状を有する配線を確実にエッチング法にて形成
することを可能にする半導体装置における配線の形成方
法を提供する。 【解決手段】配線の形成方法は、(イ)基体12上に、
不純物を含有していない若しくはp型不純物を含有する
シリコン系材料層13を形成する工程と、(ロ)配線を
形成すべき部分以外の該シリコン系材料層13Aに、n
型不純物をイオン注入する工程と、(ハ)n型不純物が
イオン注入されたシリコン系材料層13Aをエッチング
し、以て、不純物を含有していない若しくはp型不純物
を含有するシリコン系材料層から成る配線15を形成す
る工程から成る。
Description
る配線の形成方法に関する。
術への要求は益々厳しいものとなっている。ドライエッ
チング工程においても例外でなく、高精度の加工方法を
めざし、種々の検討が行われている。特にデザインルー
ルが微細になるに従い、トランジスタ特性に大きな影響
を及ぼすゲート電極の寸法(ゲート長)のばらつき抑
制、及び、非常に薄いゲート酸化膜に対するゲート電極
を構成する材料のエッチング選択比の確保が重要な課題
となっている。近年、これらの要求に対処するために、
高密度プラズマ中での塩素ラジカルによるエッチング法
が確立されている。このエッチング法によって、非常に
高い対SiO2選択比、及び塩化シリコン(SiClx)
系の側壁保護膜を利用した異方性の高いエッチングプロ
セスを実現することができる。
化、高集積化が進むにつれ、短チャネル効果の抑制を主
たる目的として、所謂デュアルゲート構造が採用されて
いる。従来のCMOSトランジスタにおけるゲート電極
は、PやAsといったn型不純物を含有した多結晶シリ
コン層(以下、n+型多結晶シリコン層と呼ぶ)を下層
とし、上層をタングステンシリサイド層としたポリサイ
ド構造から構成されている。一方、デュアルゲート構造
のゲート電極は、図10に模式的な一部断面図を示すよ
うに、N型MOSトランジスタにおいては、n+型多結
晶シリコン層を下層とし、上層をタングステンシリサイ
ド層としたポリサイド構造から構成されており、P型M
OSトランジスタにおいては、BやBF2といったp型
不純物を含有した多結晶シリコン層(以下、p+型多結
晶シリコン層と呼ぶ)を下層とし、上層をタングステン
シリサイド層としたポリサイド構造から構成されてい
る。また、N型MOSトランジスタのゲート電極とP型
MOSトランジスタのゲート電極との間の配線は、これ
らのゲート電極と一体に作製されるが、場合によって
は、不純物を含有していない多結晶シリコン層(以下、
便宜上、ノンドープの多結晶シリコン層と呼ぶ)を下層
とし、上層をタングステンシリサイド層とした構造から
構成されている。
ト電極の一種である、所謂フルサリサイド構造を有する
ゲート電極が知られている。この構造のゲート電極は、
ゲート酸化膜上にノンドープの多結晶シリコン層を形成
した後、かかるノンドープの多結晶シリコン層をパター
ニングし、ゲート電極の形状を得る。次いで、パターニ
ングされたノンドープの多結晶シリコン層及びシリコン
半導体基板にn型不純物及び/又はp型不純物をイオン
注入した後、全面にチタン層を成膜する。そして、第1
回目のアニール処理を施すことによって、多結晶シリコ
ン層及びシリコン半導体基板を構成するSiとTiとを
反応させ、多結晶シリコン層の上部及びシリコン半導体
基板の表層部にC49構造を有するチタンシリサイド
(TiSix)を形成する。多結晶シリコン層あるいは
シリコン半導体基板以外の上に成膜されたチタン層はS
iと反応しない。その後、アンモニア過水等を用いて未
反応のチタン層を除去する。そして、第2回目のアニー
ル処理を施すことによって、C49構造を有するチタン
シリサイド(TiSix)を、結晶構造がより安定な構
造(C54構造)を有するチタンシリサイド(TiSi
2)とする。これによって、下層及び上層のそれぞれが
n+型多結晶シリコン層及びチタンシリサイド層から成
るゲート電極、及び/又は、下層及び上層のそれぞれが
p+型多結晶シリコン層及びチタンシリサイド層から成
るゲート電極が形成される。
ルサリサイド構造を有するゲート電極の形成において
は、n+型多結晶シリコン、p+型多結晶シリコン層、ノ
ンドープの多結晶シリコン層を同時にエッチングする必
要があり、あるいは又、ノンドープの多結晶シリコン層
をエッチングする必要がある。
カルに基づき、以下の反応機構によってエッチングされ
る。 多結晶シリコン層の表面に、塩素原子(Cl)、塩
素ラジカル(Cl*)、塩素イオン(Cl-)等が吸着す
る。 多結晶シリコン層の表面に塩素イオン(Cl+)が
入射することで格子振動としてのエネルギーが、多結晶
シリコン層の表面に吸着した塩素原子(Cl)、塩素ラ
ジカル(Cl*)、塩素イオン(Cl-)等に与えられ
る。 その結果、反応生成物として塩化シリコン(SiC
lx)が生成され、それが多結晶シリコン層の表面から
離脱する。
ートは、の多結晶シリコン層の表面に入射する塩素イ
オン(Cl+)のエネルギーが一定且つ十分である条件
下において、における塩素ラジカル(Cl,Cl*,
Cl-)の吸着量によって決定されると考えられてい
る。特に、Cl(塩素)は電気陰性度が高いため、イオ
ン衝撃による外部からのエネルギーの入力が無い場合に
は、容易に電子吸着を起こし、塩素イオン(Cl-)と
なる。このような負イオンは、一般に、中性粒子よりも
反応性が高い。従って、多結晶シリコン層の表面におけ
るCl-の濃度が高い程、多結晶シリコン層のエッチン
グレートが高くなる。
量は、n+型多結晶シリコン層の場合、吸着した中性の
塩素原子にn+型多結晶シリコン層中の伝導電子がトン
ネル効果によって供与されることによって、比較的多く
なる。従って、多結晶シリコン層中の伝導電子が多い
程、即ち、多結晶シリコン層をn+型とするための不純
物が多い程、あるいは又、不純物の活性化の度合いが高
い程、Cl-の生成量が増加し、その結果、多結晶シリ
コン層のエッチングレートも高くなる。これとは逆に、
ノンドープの多結晶シリコン層やp+型多結晶シリコン
層の場合には、相対的にCl-の生成量が少なく、その
結果、それらのエッチングレートは低い。
体基板10の表面にSiO2から成るゲート酸化膜12
が形成され、その上に多結晶シリコン層13が形成され
た状態で、ゲート電極を形成する工程を想定する。この
場合には、全面にレジスト材料を塗布し、かかるレジス
ト材料をフォトリソグラフィ技術を用いてパターニング
する(図11の(A)の模式的な一部断面図参照)。そ
して、このパターニングされたレジスト材料14をエッ
チング用マスクとして用いて、多結晶シリコン層13を
エッチングする。このとき、図11の(B)に模式的な
一部断面図に示すように、生成した反応生成物である塩
化シリコン(SiClx)の一部は、形成されつつある
ゲート電極15の側壁に付着する。あるいは又、塩化シ
リコン(SiClx)の一部はエッチング雰囲気中の酸
素原子と反応し、酸化塩化シリコン(SiClxOy)が
生成される。そして、かかる酸化塩化シリコン(SiC
lxOy)も、形成されつつあるゲート電極15の側壁に
付着する。尚、図11の(B)においては、これらの形
成されつつあるゲート電極の側壁に付着した塩化シリコ
ン(SiClx)や酸化塩化シリコン(SiClxOy)
を、側壁保護膜16として示す。
ゲート電極15の側壁に側壁保護膜16を或る程度の
量、付着させる必要がある。ゲート電極15の側壁に側
壁保護膜16を全く付着させない場合、あるいは側壁保
護膜16の膜厚が薄すぎる場合、ゲート電極15の側壁
が過剰にエッチングされ、ゲート電極15の側壁が下向
きに窄まったテーパー状となる結果、ゲート電極15の
ゲート長が所望の値よりも短くなる。あるいは、ノッチ
ング現象によるゲート電極の形状不良が生じる。ここ
で、ノッチング現象とは、ゲート電極15の側壁に付着
した側壁保護膜16の一部分が破れ、その部分からゲー
ト電極の側壁に対するエッチングが進行する現象を指
す。
されつつあるゲート電極15の側壁に側壁保護膜16が
過剰に付着すると、形成されたゲート電極15の側壁が
下方に向かって広がったテーパー状となり、ゲート電極
15のゲート長Lが所望のゲート長L0よりも広くな
る。(L−L0)の値(寸法変換差とも呼ばれる)は、
0.10〜0.12μm程度にもなる。このように寸法
変換差が大きくなる現象は、ノンドープの多結晶シリコ
ン層やp+型多結晶シリコン層をエッチングする場合、
エッチングレートが低いが故に、著しい。エッチングレ
ートは、多結晶シリコン層のエッチングと反応生成物の
多結晶シリコン層への堆積の割合によって規定される。
エッチングレートが低い場合、多結晶シリコン層のエッ
チングによって生成された反応生成物に対するエッチン
グ雰囲気中の酸素濃度が相対的に高い。その結果、反応
生成物である塩化シリコン(SiClx)は容易に酸化
され、より一層多くの酸化塩化シリコン(SiCl
xOy)が生成される。それ故、ゲート電極15の側壁へ
付着する側壁保護膜16の量は、エッチングレートの高
いn+型多結晶シリコン層をエッチングする場合よりも
多くなり、寸法変換差が大きくなる。
とゲート長が増加する結果、半導体装置特性に変動が生
じる。このような現象を抑制するために、エッチング装
置の排気能力を向上させ、反応生成物を速やかにエッチ
ング装置の系外に排出する方法が提案されているが、実
質的に現状のエッチング装置の改造が必要とされるとい
った問題がある。しかも、本来、或る程度の厚さの側壁
保護膜が必要とされるが、反応生成物が速やかにエッチ
ング装置の系外に排出されると、側壁保護膜が薄くなり
すぎ、ゲート電極15の側壁が過剰にエッチングされた
り、ノッチング現象が発生する。
いはフルサリサイド構造を有するゲート電極の形成にお
いても同様に生じる。
ける配線の形成において、所望の幅、形状を有する配線
を確実にエッチング法にて形成することを可能にする半
導体装置における配線の形成方法を提供することにあ
る。
めの本発明の半導体装置における配線の形成方法は、
(イ)基体上に、不純物を含有していない若しくはp型
不純物を含有するシリコン系材料層を形成する工程と、
(ロ)配線を形成すべき部分以外の該シリコン系材料層
に、n型不純物をイオン注入する工程と、(ハ)n型不
純物がイオン注入されたシリコン系材料層をエッチング
し、以て、不純物を含有していない若しくはp型不純物
を含有するシリコン系材料層から成る配線を形成する工
程、から成ることを特徴とする。
コン、非晶質シリコンあるいは単結晶シリコンから構成
される。尚、非晶質シリコンを出発物質として得られた
多結晶シリコン若しくは単結晶シリコン、あるいは又、
多結晶シリコンを出発物質として得られた単結晶シリコ
ンであってもよい。また、p型不純物としては、ホウ素
(B)、2フッ化ホウ素(BF2)を挙げることができ
る。n型不純物としては、リン(P)、ヒ素(As)を
挙げることができる。また、不純物を含有していないシ
リコン系材料層とは、n型不純物やp型不純物を実質的
に添加することなく形成されたシリコン系材料層を意味
する。p型不純物を含有するシリコン系材料層にn型不
純物をイオン注入する場合のn型不純物のドーズ量は、
イオン注入後のシリコン系材料層の導電型が確実にn型
となるようなドーズ量とする。
法においては、n型不純物がイオン注入されたシリコン
系材料層のエッチングを、塩素系エッチングガスを用い
て、塩素ラジカルに基づき行うことが好ましい。イオン
注入あるいはエッチングの際に用いられるマスクは、レ
ジスト材料から構成するだけでなく、シリコン系材料層
とエッチング選択比の高い材料、例えば、SiO2やS
iNから構成することができる。更には、イオン注入の
際に用いられるマスクとエッチングの際に用いられるマ
スクとを兼用することもできる。
ンから成るシリコン系材料層のエッチングは、シリコン
系材料層の表面に吸着した中性塩素ラジカルに電子が供
給されることによって促進される。本発明においては、
シリコン系材料層にn型不純物をイオン注入する。これ
によって、シリコン系材料層の表面に吸着した中性塩素
ラジカルにシリコン系材料層から電子が十分に供給され
る結果、かかるシリコン系材料層をエッチングすると
き、不純物を含有していない若しくはp型不純物を含有
するシリコン系材料層をエッチングする場合と比較し
て、高いエッチングレートを得ることができる。尚、シ
リコン系材料層に含有されたn型不純物の活性化処理を
行えば、一層高いエッチングレートを得ることができ
る。ここで、多結晶シリコン層へのn型不純物であるリ
ン(P)のドーズ量、及びp型不純物であるBF2のド
ーズ量と、多結晶シリコン層のエッチングレートとの関
係を、図2のグラフに示す。図2からも明らかなよう
に、リンのドーズ量が増加すると、多結晶シリコン層の
エッチングレートは増加する。一方、BF2のドーズ量
が増加すると、多結晶シリコン層のエッチングレートは
減少する。
型不純物をイオン注入する結果、単位時間当たりのSi
Clxから成る反応生成物の生成量は増加するものの、
エッチング雰囲気中における酸素原子/SiClxの割
合が相対的に小さくなるので、SiClxの酸化が進行
し難くなり、エッチング中に配線の側壁に付着する側壁
保護膜の量が減少する。それ故、形成されつつある配線
の側壁が下方に向かって広がったテーパー状となること
を抑制でき、所望の幅、形状を有する配線を確実に形成
することができる。
デュアルゲート構造やフルサリサイド構造を有するゲー
ト電極の一部を構成する、不純物を含有していない若し
くはp型不純物を含有するシリコン系材料層から成るゲ
ート電極を例示することができる。この場合、かかるゲ
ート電極は、n型不純物を含有するゲート電極から延在
している形態(所謂デュアルゲート構造)とすることも
できる。あるいは又、薄膜トランジスタにおける上部電
極、素子分離領域上や絶縁層上の配線等を例示すること
ができる。
法においては、n型不純物がイオン注入された前記シリ
コン系材料層のエッチングを、パルス放電可能なエッチ
ング装置にて行う態様を挙げることができる。このよう
なエッチング装置を用いると、プラズマ中で多結晶シリ
コン層をエッチングするとき、多結晶シリコン層の表面
に入射する負イオン(例えば、Cl-イオン)の濃度
(量)を制御することが可能となり、n+型多結晶シリ
コン層のエッチングレートと、p+型やノンドープの多
結晶シリコン層のエッチングレートの差異を少なくする
ことができる。プラズマ中の負イオン濃度の制御は、プ
ラズマが拡散していく領域での電子温度を変化させるこ
とで制御することができる。あるいは又、プラズマ中の
負イオン濃度の制御は、負イオンが存在し得るような電
子温度において生成されるパルスプラズマ領域中の電子
温度を変化させることで制御することができる。電子温
度は、具体的には、オンとオフを繰り返すパルス放電の
オフ期間(時間)の制御によって変化させることができ
る。即ち、パルス放電のオフ期間においては、プラズマ
中の電子密度が低下し、電子温度が急激に低下する。そ
の結果、プラズマ中の負イオン濃度が上昇する。パルス
放電のオフ期間(時間)は、0.5μ秒以上30μ秒以
下、好ましくは0.5μ秒以上10μ秒以下とすること
が望ましい。尚、放電の1周期中の電子温度平均値は、
1eV乃至5eVであることが好ましい。また、プラズ
マのポテンシャルよりも高い正のバイアスを基体に印加
することが望ましく、この場合、バイアスはパルス状で
あることが一層望ましい。また、パルス状のバイアス
を、プラズマ中の負イオン濃度が最も高くなるときに同
期して基体に印加することが好ましい。
施の形態(以下、実施の形態と略称する)に基づき本発
明を説明する。
は、シリコン半導体基板の表面に形成されたゲート酸化
膜から基体を構成する。シリコン系材料層として不純物
を含有していない多結晶シリコン層(ノンドープの多結
晶シリコン層)を用いた。また、n型不純物のイオン注
入用とシリコン系材料層のエッチング用とを兼用するマ
スクを、レジスト材料から形成した。更には、実施の形
態1においては、ECR(Electron Cycrotron Resonan
ce)方式のエッチング装置を用いて配線の形成を行っ
た。以下、実施の形態1の配線の形成方法を、半導体基
板等の模式的な一部断面図である図1を参照して説明す
る。
板から成る半導体基板10に、例えば、950゜Cでの
ウエット酸化法を含むLOCOS法に基づき素子分離領
域11を形成する。尚、素子分離領域11はトレンチ構
造を有していてもよい。その後、例えばH2/O2ガスを
使用し、半導体基板温度を850゜Cとしたパイロジェ
ニック酸化法により、SiO2から成るゲート酸化膜1
2を半導体基板10の表面に形成する。
て、基体であるゲート酸化膜12上にノンドープの多結
晶シリコン層13を形成する。そして、多結晶シリコン
層13の上にレジスト材料を塗布し、かかるレジスト材
料をフォトリソグラフィ技術に基づきパターニングする
ことによって、シリコン系材料層である多結晶シリコン
層13上にイオン注入用とエッチング用とを兼ねたマス
ク14が形成される。マスク14は、配線であるゲート
電極を形成すべき部分の上方に形成される。こうして、
図1の(A)に示す構造を得ることができる。
き部分以外のシリコン系材料層に、n型不純物をイオン
注入する。即ち、マスク14をイオン注入用マスクとし
て用いて、多結晶シリコン層13にn型不純物をイオン
注入する(図1の(B)参照)。これによって、多結晶
シリコン層13のエッチングされる部分13A(マスク
14によって被覆されていない部分であり、多結晶シリ
コン層13の配線を形成すべき部分以外の部分である)
のみにn型不純物が導入され、多結晶シリコン層13の
エッチングされる部分13Aに伝導に寄与する電子が多
数存在するようになる。イオン注入の条件を以下に例示
する。 イオン種:P ドーズ量:3×1015/cm2 加速電圧:1.5keV
チング用マスクとして用いて、イオン注入されたシリコ
ン系材料層(多結晶シリコン層の一部分13A)をエッ
チングし、以て、不純物を含有していないシリコン系材
料層(多結晶シリコン層13)から成る配線であるゲー
ト電極15を形成する(図1の(C)参照)。エッチン
グ条件を以下に例示する。尚、n+型多結晶シリコン層
のエッチングレートが高いため、ゲート電極15の側壁
に付着する側壁保護膜16の厚さは薄い。 使用ガス:Cl2/O2=75/2sccm 圧力 :0.4Pa 基板温度:30゜C マイクロ波パワー:850W(連続波) RFバイアス:70W エッチングレート:200nm/分
によってマスク14を除去するが、このとき、側壁保護
膜16も除去される。次いで、LDD構造を形成するた
めに、シリコン半導体基板10に不純物のイオン注入を
行い、次いで、ゲート電極15の側壁にSiO2から成
るゲートサイドウオールを形成した後、シリコン半導体
基板10に不純物のイオン注入を行う。次いで、イオン
注入された不純物の活性化処理をラピッド・サーマル・
アニール(RTA,Rapid Thermal Annealing)法にて
行うことによって、ソース・ドレイン領域が形成され
る。その後、全面に層間絶縁層を形成し、ソース・ドレ
イン領域の上方の層間絶縁層に開口部を形成し、例え
ば、開口部内を含む層間絶縁層上に配線材料をスパッタ
法にて成膜し、層間絶縁層上の配線材料をパターニング
することによって半導体装置を作製する。
0]において、多結晶シリコン層13にn型不純物をイ
オン注入するが故に、[工程−130]におけるエッチ
ングレートの低下を抑制することができる。その結果、
形成されつつある配線(ゲート電極15)の側壁がテー
パー状となることを防止でき、所望の幅、形状を有する
配線(ゲート電極15)を確実に形成することができ
る。しかも、マスク14によって被覆されている多結晶
シリコン層の部分(ゲート電極を形成すべき多結晶シリ
コン層の部分13B)は、不純物を含有していないが故
に、そのエッチングレートは低く、かかる部分はエッチ
ングされ難く、ノッチングも発生し難い。
は、配線に相当するゲート電極をデュアルゲート構造と
した。また、実施の形態2においても、シリコン半導体
基板の表面に形成されたゲート酸化膜から基体を構成し
た。シリコン系材料層としては、p型不純物を含有する
多結晶シリコン層を用いた。尚、多結晶シリコン層は、
非晶質シリコン層を形成した後、かかる非晶質シリコン
層を結晶化することによって形成した。より具体的に
は、配線に相当するゲート電極は、p型不純物を含有し
た多結晶シリコン層(p+型多結晶シリコン層)を下層
とし、上層をタングステンシリサイド層としたポリサイ
ド構造から構成されている。尚、実施の形態2において
は、かかるゲート電極はP型MOSトランジスタの一部
分を構成し、かかるゲート電極は、N型MOSトランジ
スタの一部分を構成するゲート電極から延在している。
N型MOSトランジスタの一部分を構成するゲート電極
は、n型不純物を含有した多結晶シリコン層(n+型多
結晶シリコン層)を下層とし、上層をタングステンシリ
サイド層としたポリサイド構造から構成されている。実
施の形態2においては、n型不純物のイオン注入用マス
クとシリコン系材料層のエッチング用マスクを別のマス
クとし、マスクの材料をレジスト材料とした。更に、実
施の形態2においても、ECR方式のエッチング装置を
用いて配線の形成を行った。以下、実施の形態2の配線
の形成方法を、半導体基板等の模式的な一部断面図であ
る図3〜図5を参照して説明する。
様に、シリコン半導体基板から成る半導体基板10に素
子分離領域11を形成した後、SiO2から成るゲート
酸化膜12を半導体基板10の表面に形成する。
層20を全面に堆積させた後、P型MOS型半導体装置
形成予定領域におけるゲート電極を形成すべき非晶質シ
リコン層の部分20Aにp型不純物をイオン注入し、次
いで、かかる部分20Aを除く非晶質シリコン層の部分
20Bにn型の不純物をイオン注入する。具体的には、
例えば、SiH4を原料ガスとし、堆積温度を550゜
Cとした減圧CVD法により、厚さ約120nmの非晶
質シリコン層20を全面に堆積させる(図3の(A)参
照)。
ト材料を塗布した後、リソグラフィ技術に基づき、P型
MOS型半導体装置形成予定領域におけるゲート電極を
形成すべき部分の上方のレジスト材料に開口部を形成す
ることで、イオン注入用マスク21Aを形成する。そし
て、このイオン注入用マスク21Aを用いて、P型MO
S型半導体装置形成予定領域におけるゲート電極を形成
すべき非晶質シリコン層の部分20Aに、例えば、加速
電圧5keV、ドーズ量5×1015/cm2の条件で、
ホウ素をイオン注入する(図3の(B)参照)。こうし
て、p型不純物がイオン注入された非晶質シリコン層2
0Aが得られる。このp型不純物がイオン注入された非
晶質シリコン層20Aから、P型MOS型半導体装置を
構成するゲート電極が後の工程で形成される。
領域におけるゲート電極を形成すべき非晶質シリコン層
の部分20Aの上に、リソグラフィ技術に基づきイオン
注入用マスク21Bを形成する。その後、加速電圧10
keV、ドーズ量5×1015/cm2の条件で、リンを
イオン注入する(図4の(A)参照)。こうして、n型
不純物がイオン注入された非晶質シリコン層20Bが得
られる。尚、n型不純物がイオン注入された非晶質シリ
コン層20Bの一部分から、N型MOS型半導体装置を
構成するゲート電極が後の工程で形成される。
ン層20の内、P型MOS型半導体装置のゲート電極を
形成すべき部分(20A)にはp型不純物が含有され、
N型MOS型半導体装置のゲート電極を形成すべき部分
を含むその他の非晶質シリコン層の部分20Bにはn型
不純物が含有された状態が得られる。尚、P型MOS型
半導体装置のゲート電極を形成すべき部分(20A)に
隣接した非晶質シリコン層の部分にはn型不純物が含有
されている。
行い、非晶質シリコン層20A,20Bを結晶化して多
結晶シリコン層22A,22Bを形成すると共に、不純
物を多結晶シリコン層22A,22B内に拡散させる。
アニール処理の条件を以下のとおりとした。 昇温開始温度:600゜C 昇温速度 :5゜C/分 昇温終了温度:800゜C 昇温終了後 :800゜Cで10分間、その状態を保持
れ、CVD法にて得られる多結晶シリコンよりも大きな
粒径の多結晶シリコンを得ることができ、粒界を減少さ
せることができる。しかも、イオン注入された不純物は
多結晶シリコン層22A,22B内を拡散する。即ち、
半導体装置の製造工程数を削減し、アニール時間を短縮
しながら、多結晶シリコンの大粒径化、多結晶シリコン
層への不純物の拡散を行うことができる。
/SiH4を原料ガスとし、堆積温度を380゜Cとし
た減圧CVD法によって、厚さ70nmのタングステン
シリサイド層23を全面に堆積させる(図4の(B)参
照)。
とし、堆積温度を420゜CとしたCVD法により、S
iO2から成る厚さ150nmのオフセット酸化膜24
を全面に堆積させることが好ましい。オフセット酸化膜
24を形成することによって、高濃度拡散領域(ソース
・ドレイン領域)を形成するためのイオン注入の際に不
純物が同時にタングステンシリサイド層23中にイオン
注入されることを防止でき、タングステンシリサイド層
23中へ拡散する不純物を減少させることができる。
膜24、タングステンシリサイド層23並びに多結晶シ
リコン層22A,22Bをパターニングしてゲート電極
25A,25Bを形成する(図5参照)。具体的には、
リソグラフィ技術に基づき、レジスト材料から成るエッ
チング用マスク(図示せず)を形成する。このエッチン
グ用マスクは、P型MOS型半導体装置のゲート電極を
形成すべき部分の上方、及び、N型MOS型半導体装置
のゲート電極を形成すべき部分の上方に位置するように
形成される。そして、パターニングされたエッチング用
マスクを用いて、オフセット酸化膜24をフロロカーボ
ン系のエッチングガスにより異方性エッチングし、タン
グステンシリサイド層23及び多結晶シリコン層22
A,22BをCl2/O2をエッチングガスとして異方性
エッチングする。尚、図5の紙面垂直方向にゲート電極
25A,25Bのそれぞれは延びている。そして、かか
るゲート電極25A,25Bは、隣接するN型MOS型
半導体装置及びP型MOS型半導体装置のゲート電極2
5B,25Aと一体に形成されている。図5の紙面垂直
方向にN型MOS型半導体装置及びP型MOS型半導体
装置を切断した状態を、デュアルゲート構造のCMOS
型半導体装置の模式的な一部断面図として、図10に示
す。但し、図10においてはオフセット酸化膜の図示を
省略した。タングステンシリサイド層23及び多結晶シ
リコン層22A,22Bの2段階のエッチング条件を以
下に例示する。尚、第1段階でタングステンシリサイド
層23の全て及び多結晶シリコン層22A,22Bの一
部のエッチングを行い、第2段階で多結晶シリコン層2
2A,22Bの全てのエッチング及びオーバーエッチン
グを行う。 第1段階 使用ガス:Cl2/O2=75/6sccm 圧力 :0.5Pa 基板温度:0゜C マイクロ波パワー:850W(連続波) RFバイアス:60W 第2段階 使用ガス:Cl2/O2=75/6sccm 圧力 :0.5Pa 基板温度:0゜C マイクロ波パワー:850W(連続波) RFバイアス:20W
ュアルゲート構造のCMOS型半導体装置を完成させ
る。即ち、N型MOS型半導体装置形成予定領域に、例
えば加速電圧20keV、ドーズ量5×1013/cm2
の条件でヒ素をイオン注入し、低濃度拡散領域を形成す
る。また、P型MOS型半導体装置形成予定領域に、例
えば加速電圧20keV、ドーズ量2×1013/cm2
の条件でBF2をイオン注入し、低濃度拡散領域を形成
する。次いで、減圧CVD法により厚さ150nmのS
iO2を全面に堆積させた後、SiO2を異方性エッチン
グすることによって、ゲート電極25A,25Bの側壁
にゲートサイドウオールを形成する。
域に、例えば加速電圧20keV、ドーズ量3×1015
/cm2の条件でヒ素をイオン注入し、高濃度拡散領域
(ソース・ドレイン領域)を形成する。また、P型MO
S型半導体装置形成予定領域に、例えば加速電圧20k
eV、ドーズ量3×1015/cm2の条件でBF2をイオ
ン注入し、高濃度拡散領域(ソース・ドレイン領域)を
形成する。その後、RTA法により、1000゜C×1
0秒の条件で、半導体基板10にイオン注入された不純
物の活性化処理を行う。次に、全面に層間絶縁層を形成
し、高濃度拡散領域の上方の層間絶縁層に開口部を形成
し、次いで、開口部内を含む層間絶縁層上に、例えば、
Ti層、TiN層、アルミニウム系合金から成る配線材
料層を順次スパッタ法にて形成した後、層間絶縁層上の
配線材料層、TiN層、Ti層をパターニングし、配線
を完成する。尚、Ti層は、開口部底部の配線材料層と
高濃度拡散領域との間のコンタクト抵抗の低減を目的と
して形成される。また、TiN層は、開口部底部の配線
材料層が高濃度拡散領域を突き抜けることを防止するバ
リア層としての機能を有する。
0]において、非晶質シリコン層の内、P型MOS型半
導体装置のゲート電極を形成すべき部分にはp型不純物
が含有され、N型MOS型半導体装置のゲート電極を形
成すべき部分を含むその他の非晶質シリコン層にはn型
不純物が含有された状態が得られる。従って、[工程−
240]において、P型MOS型半導体装置形成予定領
域におけるn型不純物を含有した多結晶シリコン層22
Bの部分のエッチングレートを向上させることができる
ので、形成されつつある配線(P型MOS型半導体装置
におけるゲート電極25A)の側壁がテーパー状となる
ことを防止でき、所望の幅、形状を有する配線(ゲート
電極25A)を確実に形成することができる。しかも、
エッチング用マスクによって被覆されている多結晶シリ
コン層の部分(P型MOS型半導体装置におけるゲート
電極を形成すべき多結晶シリコン層の部分)のエッチン
グレートが低いため、かかる部分がエッチングされ難
く、ノッチングも発生し難くなる。
は、配線に相当するゲート電極をフルサリサイド構造と
した。また、実施の形態3においても、シリコン半導体
基板の表面に形成されたゲート酸化膜から基体を構成し
た。シリコン系材料層としてノンドープの多結晶シリコ
ン層を用いた。より具体的には、配線に相当するゲート
電極は、多結晶シリコン層を下層とし、上層をチタンシ
リサイド層とした構造から構成されている。ゲート電極
の下層である多結晶シリコン層をパターニングする際に
は、かかる多結晶シリコン層には不純物が含有されてい
ない。実施の形態3においては、n型不純物のイオン注
入用マスクとシリコン系材料層のエッチング用マスクを
兼用とし、マスクの材料をレジスト材料とした。更に、
実施の形態3においても、ECR方式のエッチング装置
を用いて配線の形成を行った。以下、実施の形態3の配
線の形成方法を、半導体基板等の模式的な一部断面図で
ある図6及び図7を参照して説明する。
様に、シリコン半導体基板から成る半導体基板10に素
子分離領域11を形成した後、SiO2から成るゲート
酸化膜12を半導体基板10の表面に形成する。
て、基体であるゲート酸化膜12上にノンドープの多結
晶シリコン層30を形成する。そして、多結晶シリコン
層30の上にレジスト材料を塗布し、フォトリソグラフ
ィ技術に基づきかかるレジスト材料をパターニングする
ことによって、シリコン系材料層である多結晶シリコン
層30上にイオン注入用とエッチング用とを兼ねたマス
ク31が形成される。こうして、図6の(A)に示す構
造を得ることができる。
き部分以外のシリコン系材料層に、n型不純物をイオン
注入する。即ち、マスク31をイオン注入用マスクとし
て用いて、多結晶シリコン層30にn型不純物をイオン
注入する(図6の(B)参照)。これによって、多結晶
シリコン層30中のエッチングされる部分(マスク31
によって被覆されていない部分30A)のみにn型不純
物が導入される。その結果、多結晶シリコン層30のエ
ッチングされる部分30Aには伝導に寄与する電子が多
数存在するようになる。イオン注入の条件は、実施の形
態1の[工程−120]と同様とすることができる。
チング用マスクとして用いて、イオン注入されたシリコ
ン系材料層(多結晶シリコン層30A)をエッチング
し、以て、ノンドープのシリコン系材料層(多結晶シリ
コン層30B)から成る配線であるゲート電極の一部3
2を形成する(図6の(C)参照)。エッチング条件
は、実施の形態1の[工程−130]と同様とすること
ができる。
去し、LDD構造を形成するために、シリコン半導体基
板10に不純物のイオン注入を行い、次いで、パターニ
ングされた多結晶シリコン層30Bの側壁にSiO2か
ら成るゲートサイドウオール33を形成した後、シリコ
ン半導体基板10に不純物のイオン注入を行う。次い
で、イオン注入された不純物のRTA法による活性化処
理を行うことによって、ソース・ドレイン領域34が形
成される。これらのイオン注入によって、多結晶シリコ
ン層30Bから成るゲート電極の一部32にも不純物が
イオン注入される。
を、以下に例示する条件のスパッタ法にて、全面に成膜
する(図7の(A)参照)。 膜厚 :30nm 使用ガス:Ar=100sccm パワー :1kW 成膜温度:150゜C 圧力 :0.47Pa
第1次アニール処理を行い、ソース・ドレイン領域34
上及びパターニングされた多結晶シリコン層30B(ゲ
ート電極の一部32)上に堆積したTi層35と、シリ
コン半導体基板10及び多結晶シリコン層30Bを構成
するSiとを反応させ、C49構造を有するTiSix
から成るチタンシリサイド層36を形成する。第1次ア
ニール処理の条件を以下に例示する。この状態を、図7
の(B)に示す。 使用ガス :N2=5リットル/分 アニール温度:650゜C アニール時間:30秒
O2/H2O)に浸漬することによって、素子分離領域1
1やゲートサイドウオール33上の未反応のTi層35
を選択的に除去する。
処理を行い、ソース・ドレイン領域34上及びパターニ
ングされた多結晶シリコン層30(ゲート電極の一部3
2)上のC49構造を有するTiSixを、安定なC5
4構造を有するTiSi2とし、TiSi2から成るチタ
ンシリサイド層36Aを得る(図7の(C)参照)。こ
うして、所謂フルサリサイド構造のゲート電極を得るこ
とができる。第2次アニール処理の条件を以下に例示す
る。 使用ガス :N2=5リットル/分 アニール温度:800゜C アニール時間:30秒
層を形成し、ソース・ドレイン領域の上方の層間絶縁層
に開口部を形成し、開口部内を、例えば、所謂ブランケ
ットタングステンCVD法にてタングステンで埋め込
み、コンタクトプラグを形成した後、層間絶縁層上に配
線材料をスパッタ法にて成膜し、層間絶縁層上の配線材
料をパターニングすることによって半導体装置を作製す
る。
0]において、多結晶シリコン層30にn型不純物をイ
オン注入するが故に、[工程−330]におけるエッチ
ングレートの低下を抑制することができる。その結果、
形成されつつある配線(ゲート電極の一部32)の側壁
がテーパー状となることを防止でき、所望の幅、形状を
有する配線(ゲート電極の一部32)を確実に形成する
ことができる。しかも、マスク31によって被覆されて
いる部分(ゲート電極を形成すべき多結晶シリコン層の
部分30B)は、不純物を含有していないが故に、その
エッチングレートは低く、かかる部分がエッチングされ
難く、ノッチングも発生し難い。
形態1〜実施の形態3の変形である。実施の形態4が実
施の形態1〜実施の形態3と相違する点は、イオン注入
されたシリコン系材料層のエッチングを、パルス放電可
能なエッチング装置にて行う点にある。実施の形態4の
イオン注入されたシリコン系材料層のエッチングにおけ
る、ソースパルス電界強度、エッチング雰囲気の電子密
度、エッチング雰囲気の電子温度、エッチング雰囲気の
負イオン濃度、バイアスパルス電界強度のそれぞれを、
図8のタイミングチャートに模式的に示す。尚、図8の
横軸はタイミングを示す。
グ装置によって、n+多結晶シリコン層、p+型多結晶シ
リコン層、ノンドープの多結晶シリコン層を同時にエッ
チングする場合、各層のエッチングレートの差が小さく
なるように、エッチング時、これらの多結晶シリコン層
の表面に入射する負イオン(例えば、Cl-イオン)の
濃度(量)を制御する必要がある。プラズマ中の負イオ
ン濃度の制御は、プラズマが拡散していく領域(空間的
アフターグロー)での電子温度を変化させることで制御
することができる。あるいは又、プラズマ中の負イオン
濃度の制御は、負イオンが存在し得るような電子温度に
おいて生成されるパルスプラズマ領域(時間的アフター
グロー)中の電子温度を変化させることで制御すること
ができる。空間的若しくは時間的アフターグロー中にお
いては、負イオンが多く生成されるため、そのような領
域の電子温度を変化させることによって負イオン濃度を
容易に制御することができる。電子温度は、具体的に
は、オンとオフを繰り返すパルス放電のオフ期間(時
間)の制御によって変化させることができる。即ち、パ
ルス放電のオフ期間においては、プラズマ中の電子密度
が低下し、電子温度が急激に低下する。その結果、プラ
ズマ中の負イオン濃度が上昇する。
ッチング装置のエッチングチャンバ内に導入するソース
電界をパルス電界(以下、ソースパルス電界と呼ぶ)と
する。即ち、例えば、パルス放電のオフ期間(時間)t
offを0.5μ秒以上30μ秒以下、好ましくは0.5
μ秒以上10μ秒以下としたパルス放電によってソース
パルス電界を形成する。尚、以降、「オン」とはパルス
が印加されている状態を指し、「オフ」とはパルスが印
加されていない状態を指す。パルス放電のオフ期間t
offが0.5μ秒未満の場合、負イオンが十分に生成さ
れる前に再びオンになり、エッチングレートが低下す
る。一方、パルス放電のオフ期間toffが30μ秒未満
を超える場合、電子密度が低下するために、やはりエッ
チングレートが低下する。ソースパルス電界の印加期間
(オン期間)tsは、オン・オフの1周期T内において
適宜選択すればよい。
界をパルス電界(以下、バイアスパルス電界と呼ぶ)と
し、バイアスパルス電界の印加期間(時間)tbを、上
記オン・オフの1周期Tの内のパルス放電のオフ期間t
off内において、適宜選択すればよい。例えば、ソース
パルス電界がオフになっているときの、例えば最後の3
μ秒(オフからオンに換わる直前の3μ秒)に限り、正
のバイアスパルス電界を印加する。
と、ソースパルス電界がオフの時、電子密度が減少し、
電子温度が低下する結果、負イオン濃度が増加する。正
確にいうならば、負イオンの電子の再脱離の反応が電子
温度を低くしている。そして、放電の1周期T中の電子
温度平均値は、1eV以上5eV以下、望ましくは3e
V程度の状態になるように設定することが好ましい。
尚、電子温度平均値が1eV未満の場合には、解離自体
が進行しないためにエッチングレートが低下する。一
方、電子温度平均値が5eVを超えると、チャージアッ
プによって多結晶シリコン層に損傷が生じる虞がある。
のポテンシャルよりも高い正のバイアスとして半導体基
板に印加することによって、プラズマ中で生成した負イ
オンは、正のバイアスが印加された半導体基板に引き寄
せられ、多結晶シリコン層上に容易に到達する。もし
も、バイアスパルス電界を、プラズマのポテンシャルよ
りも低い正のバイアスとして半導体基板に印加した場合
には、負イオンを半導体基板に引き寄せる力が十分では
ないために、プラズマ中で生成された負イオンは多結晶
シリコン層に到達し難くなる。
ミングは、ソースパルス電界のオフ時であって、プラズ
マ中での負イオン濃度が最も高くなるときが好ましい。
即ち、例えばRFバイアスの周期の正の時間帯、若しく
はソースパルス放電のオフ時に最も負イオン濃度が高く
なるソースパルス放電がオンになる直前のタイミングに
同期させて正のバイアスパルス(パルス放電の場合)を
半導体基板に印加することで、負イオンは効率良く半導
体基板に到達する。その結果、多結晶シリコン層の表面
反応(電子供与)に依らず負性ラジカルが生成されてエ
ッチングが行われるので、多結晶シリコン層の性質(n
+型、p+型、ノンドープ)の差によるエッチングレート
の差が少なくなる。
よって、n+型多結晶シリコン層上の負イオン濃度と、
ノンドープの多結晶シリコン層上及びp+型多結晶シリ
コン層上の負イオン濃度との差を小さくすることができ
る。従って、n+型多結晶シリコン層、p+型多結晶シリ
コン層及びノンドープの多結晶シリコン層のエッチング
レートの差を小さくすることが可能となる。しかも、半
導体基板に印加されるバイアスはパルス状であるが故
に、多結晶シリコン層のダメージ発生を低減することが
できる。
ICP(Inductively Coupled Plasma)方式のドライエ
ッチング装置を、図9の(A)に示す。ICP方式のド
ライエッチング装置41には、多結晶シリコン層等の被
エッチング物をエッチングする雰囲気を形成するエッチ
ングチャンバ42が備えられている。このエッチングチ
ャンバ42の外側周部にはコイル43が配設されてい
る。このコイル43は、13.56MHzの高周波電界
を印加するための高周波電源44に接続されている。高
周波電源44の動作に基づき、ソースパルス電界が形成
される。また、エッチングチャンバ42の内部には、電
極45が配設されている。この電極45上に、被エッチ
ング物である多結晶シリコン層が形成された半導体基板
10が載置される。電極45は高周波バイアス電源46
に接続されている。高周波バイアス電源46の動作に基
づき、バイアスパルス電界が形成される。高周波電源4
4及び高周波バイアス電源46は、ともに連続印加方式
若しくはパルス状印加方式のいずれかを選択できる電源
である。パルス放電のオフ期間toffを、0.5μ秒以
上30μ秒以下、好ましくは0.5μ秒以上10μ秒以
下とする。高周波電源44及び高周波バイアス電源46
は、各電源から供給されるパルスの位相を制御する位相
整合器47に接続されている。また、エッチングチャン
バ42には、エッチングガスを導入するためのガス供給
系(図示せず)、及び、エッチングチャンバ42内のガ
スを排気するためのガス排気系(図9の(A)では排気
管48を示す)が接続されている。
イエッチング装置41においては、コイル43に13.
56MHzの高周波電界を印加することによって、エッ
チングチャンバ42内にプラズマが生成され、多結晶シ
リコン層がエッチングされる。エッチング条件を以下に
例示する。尚、バイアス電源46からのバイアス電力
は、高周波電源44のオフ時におけるオンになる直前の
3μ秒に正のバイアスパルス電界を半導体基板10に印
加するように設定した。 エッチングガス:Cl2/O2=100/5sccm エッチング雰囲気の圧力:0.5Pa 基板温度:0゜C 高周波電力:1.0kW 高周波電源からの入力:オン/オフ=3μ秒/7μ秒の
パルス印加 バイアス電力:50W
とによって、負イオン濃度はソースパルス電界のオフ時
に高くなる。このようにして生成された負イオンは、R
Fバイアスパルス電界の印加時に、多結晶シリコン層上
に到達する。そして、n+型多結晶シリコン層、p+型多
結晶シリコン層及びノンドープの多結晶シリコン層上の
負イオン濃度の差が小さくなるので、多結晶シリコン層
の性質(導電型)によるエッチングレートの差異を小さ
く抑えることができる。
リコン層やノンドープの多結晶シリコン層にn型不純物
をイオン注入するが故に、エッチングレートの低下を抑
制することができるので、形成されつつある配線(例え
ば、ゲート電極)の側壁がテーパー状となることを一層
効果的に防止でき、所望の幅、形状を有する配線(例え
ば、ゲート電極)をより確実に形成することができる。
りに、図9の(B)に概念図を示すECR方式のドライ
エッチング装置を用いることもできる。ECR方式のド
ライエッチング装置51には、被エッチング物をエッチ
ングする雰囲気を形成するためのエッチングチャンバ5
2が備えられている。このエッチングチャンバ52の上
部には石英製の窓53を介して導波管54が接続され、
導波管54内にはマイクロ波発生器55が配設されてい
る。このマイクロ波発生器55によって、例えば、2.
45GHzのパルスマイクロ波が発生させられる。マイ
クロ波発生器55は電源56に接続されている。また、
エッチングチャンバ52の外側周部には875ガウスの
磁場を発生させるためのコイル57が配設されており、
このコイル57は電源(図示せず)に接続されている。
一方、エッチングチャンバ52の内部には電極58が配
設されており、この電極58上に半導体基板10が載置
される。電極58は、RFバイアス電源59に接続され
ている。RFバイアス電源59によって、電極58には
800kHzの交流電界が印加される。尚、図示はしな
いが、エッチングチャンバ52には、エッチングガスを
導入するためのガス供給系、及び、エッチングチャンバ
52内のガスを排気するためのガス排気系が接続されて
いる。マイクロ波発生器55の動作に基づき、ソースパ
ルス電界が形成される。また、RFバイアス電源59の
動作に基づき、バイアスパルス電界が形成される。
イエッチング装置51においては、導波管54から2.
45GHzのマイクロ波をエッチングチャンバ52内に
導入することによって、コイル57からの875ガウス
の磁場の共鳴により高密度のプラズマが生成され、多結
晶シリコン層がエッチングされる。エッチング条件を以
下に例示する。 エッチングガス:Cl2/O2=75/6sccm エッチング雰囲気の圧力:0.4Pa 基板温度:0゜C マイクロ波パワー:850W(オン/オフ=10μ秒/
20μ秒のパルス印加) RF電力:70W
て、負イオン濃度は、電源56に基づくソースパルス電
界(マイクロ波パワー)のオフ時に高くなる。このよう
にして生成された負イオンは、RFバイアス電源59か
らのRFバイアスの正の周期に、多結晶シリコン層に達
するため(この場合には、RFの周波数が低いため、電
界の変動に十分追随して負イオンが移動し、多結晶シリ
コン層に達する)、多結晶シリコン層の性質(導電型)
によるエッチングレートの差異を小さく抑えることがで
きる。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態におけるエッチング条件、エッチ
ング装置は例示であり、適宜変更することが可能であ
る。また、プラズマの生成方式は、ICP方式、ECR
方式に限定されず、ヘリコン波を用いる方式、SWP
(Surface Wave Plasma)方式、マグネトロン方式等と
することもできる。発明の実施の形態3においては、チ
タン層を成膜し、かかるチタン層とSiとを反応させて
チタンシリサイド層を形成したが、チタン層の代わり
に、白金、コバルト、モリブデン等の金属シリサイドを
形成し得る金属層を成膜してもよい。発明の実施の形態
4においては、エッチング装置における電子温度平均値
を1eV以上5eV以下の範囲において任意の値に制御
可能であることが望ましい。更に、このような高密度、
低電子温度のプラズマは、UHF帯のRF放電を用いる
ことでも実現することが可能であり、この場合にもバイ
アスパルス等との併用によって有効に負イオンを活用す
ることが可能である。発明の実施の形態2にて説明した
ようにオフセット酸化膜を形成する場合には、かかるオ
フセット酸化膜をエッチング用マスクとして用いること
もできる。場合によっては、配線を形成すべき部分以外
のシリコン系材料層に、n型不純物を拡散法にて導入す
ることもできる。
のシリコン系材料層にn型不純物をイオン注入するが故
に、エッチングレートの低下を抑制することができるの
で、形成されつつある配線の側壁がテーパー状となるこ
とを防止でき、所望の幅、形状を有する配線を確実に形
成することができる。しかも、配線を形成すべきシリコ
ン系材料層は、不純物を含有していない若しくはp型不
純物を含有しているので、そのエッチングレートは低
く、かかる部分がエッチングされ難く、ノッチングも発
生し難い。
方法を説明するための半導体基板等の模式的な一部断面
図である。
ーズ量、及びp型不純物であるBF2のドーズ量と、多
結晶シリコン層のエッチングレートとの関係を示すグラ
フである。
造を有するゲート電極の形成方法を説明するための半導
体基板等の模式的な一部断面図である。
デュアルゲート構造を有するゲート電極の形成方法を説
明するための半導体基板等の模式的な一部断面図であ
る。
デュアルゲート構造を有するゲート電極の形成方法を説
明するための半導体基板等の模式的な一部断面図であ
る。
造を有するゲート電極の形成方法を説明するための半導
体基板等の模式的な一部断面図である。
フルサリサイド構造を有するゲート電極の形成方法を説
明するための半導体基板等の模式的な一部断面図であ
る。
能なエッチング装置により行うときの、ソースパルス電
界強度等のタイミングチャートである。
装置の概念図である。
一部断面図である。
半導体基板等の模式的な一部断面図である。
・・・ゲート酸化膜、13,22A,22B,30・・
・多結晶シリコン層、14,31・・・マスク、15,
25A,25B・・・ゲート電極、16・・・側壁保護
膜、20・・・非晶質シリコン層、21A,21B・・
・イオン注入用マスク、23・・・タングステンシリサ
イド層、24・・・オフセット酸化膜、32・・・ゲー
ト電極の一部、33・・・ゲートサイドウオール、34
・・・ソース・ドレイン領域、35・・・Ti層、3
6,36A・・・チタンシリサイド層、41・・・IC
Pドライエッチング装置、42,52・・・エッチング
チャンバ、43,57・・・コイル、44・・・高周波
電源、45,58・・・電極、46・・・高周波バイア
ス電源、47・・・位相整合器、48・・・排気管、5
1・・・ECRドライエッチング装置、53・・・石英
製の窓、54・・・導波管、55・・・マイクロ波発生
器、56・・・電源、59・・・RFバイアス電源
Claims (5)
- 【請求項1】(イ)基体上に、不純物を含有していない
若しくはp型不純物を含有するシリコン系材料層を形成
する工程と、 (ロ)配線を形成すべき部分以外の該シリコン系材料層
に、n型不純物をイオン注入する工程と、 (ハ)n型不純物がイオン注入されたシリコン系材料層
をエッチングし、以て、不純物を含有していない若しく
はp型不純物を含有するシリコン系材料層から成る配線
を形成する工程、から成ることを特徴とする半導体装置
における配線の形成方法。 - 【請求項2】配線は、不純物を含有していない若しくは
p型不純物を含有するシリコン系材料層から成るゲート
電極であることを特徴とする請求項1に記載の半導体装
置における配線の形成方法。 - 【請求項3】前記ゲート電極は、n型不純物を含有する
ゲート電極から延在していることを特徴とする請求項2
に記載の半導体装置における配線の形成方法。 - 【請求項4】n型不純物がイオン注入された前記シリコ
ン系材料層のエッチングを、塩素系エッチングガスを用
いて行うことを特徴とする請求項1に記載の半導体装置
における配線の形成方法。 - 【請求項5】n型不純物がイオン注入された前記シリコ
ン系材料層のエッチングを、パルス放電可能なエッチン
グ装置にて行うことを特徴とする請求項1に記載の半導
体装置における配線の形成方法。
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