JP3480031B2 - 配線接続構造を有する半導体装置 - Google Patents
配線接続構造を有する半導体装置Info
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- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は、配線接続構造を有
する半導体装置に関する。本発明は、ＩＣデバイスその
他各種の半導体装置の分野に用いることができる。
する半導体装置に関する。本発明は、ＩＣデバイスその
他各種の半導体装置の分野に用いることができる。
【０００２】
【従来の技術及びその問題点】半導体デバイスの高集積
化に伴い、接合深さはシャロー化しているのと同時に、
接続孔の径はますます微細化し、さらにその深さも増し
てきている。
化に伴い、接合深さはシャロー化しているのと同時に、
接続孔の径はますます微細化し、さらにその深さも増し
てきている。
【０００３】ここで、従来の半導体プロセス例を以下に
示し、その問題点を説明する。図１１ないし図１３を参
照する。これはＭＯＳＦＥＴの配線接続構造の製造プロ
セス例である。
示し、その問題点を説明する。図１１ないし図１３を参
照する。これはＭＯＳＦＥＴの配線接続構造の製造プロ
セス例である。
【０００４】（ａ）図１１を参照する。素子分離領域１
２（ＬＯＣＯＳ−ＳｉＯ2 ）及びゲート領域を形成す
る。ゲート領域は、ゲート材１５（ポリＳｉ、ポリサイ
ド等）、ゲート絶縁膜１７（ＳｉＯ2 ）、サイドウォー
ル１６ａ，１６ｂを備える。即ち、ＬＤＤ領域１４ａ，
１４ｂ形成用イオン注入を行い、ゲートサイドウォール
６ａ，１６ｂを形成し、ソース／ドレイン１３ａ，１３
ｂ形成のためのイオン注入を行う。
２（ＬＯＣＯＳ−ＳｉＯ2 ）及びゲート領域を形成す
る。ゲート領域は、ゲート材１５（ポリＳｉ、ポリサイ
ド等）、ゲート絶縁膜１７（ＳｉＯ2 ）、サイドウォー
ル１６ａ，１６ｂを備える。即ち、ＬＤＤ領域１４ａ，
１４ｂ形成用イオン注入を行い、ゲートサイドウォール
６ａ，１６ｂを形成し、ソース／ドレイン１３ａ，１３
ｂ形成のためのイオン注入を行う。
【０００５】（ｂ）ソース／ドレイン１３ａ，１３ｂ上
にシリサイド（ＴｉＳｉ2 ）を形成する。即ち、全面に
Ｔｉを形成し、その後熱処理でＴｉＳｉ2 を形成し、Ｓ
ｉＯ2上の未反応Ｔｉを硫酸過水等で選択的に除去し
て、シリサイド４０を形成する。以上により図１１の構
造とする。
にシリサイド（ＴｉＳｉ2 ）を形成する。即ち、全面に
Ｔｉを形成し、その後熱処理でＴｉＳｉ2 を形成し、Ｓ
ｉＯ2上の未反応Ｔｉを硫酸過水等で選択的に除去し
て、シリサイド４０を形成する。以上により図１１の構
造とする。
【０００６】（ｃ）ＳＯＧ、ＣＶＤ−ＳｉＯ2 、ＴＥＯ
Ｓ−ＳｉＯ2 等により層間絶縁膜１８を形成し、更に、
配線用接続孔１９を形成して図１２のようにする。
Ｓ−ＳｉＯ2 等により層間絶縁膜１８を形成し、更に、
配線用接続孔１９を形成して図１２のようにする。
【０００７】（ｄ）更にスパッタ法でＴｉＮ／Ｔｉ２０
を形成する。更に接続用埋め込み材料としてメタルプラ
グ２１（ここではＷプラグ）を形成する。その後Ａｌ−
Ｓｉ／Ｔｉをスパッタ法で全面に堆積させ、パターニン
グする。符号２２で下地Ｔｉ層、２４で上層Ａｌ配線を
示す。以上により配線領域を形成し、図１３の構造を得
る。
を形成する。更に接続用埋め込み材料としてメタルプラ
グ２１（ここではＷプラグ）を形成する。その後Ａｌ−
Ｓｉ／Ｔｉをスパッタ法で全面に堆積させ、パターニン
グする。符号２２で下地Ｔｉ層、２４で上層Ａｌ配線を
示す。以上により配線領域を形成し、図１３の構造を得
る。
【０００８】上記プロセスにおいて、接続孔１９内にメ
タルプラグ２１を形成する前に、Ｓｉ基板１上に形成し
ている自然酸化膜を除去する方法として、従来は、希釈
フッ酸を用いてその酸化膜の除去を行っている。しか
し、上記したように接続孔１９の微細化と高アスペクト
化に伴い、接続孔１９内に自然酸化膜を除去しうるだけ
の充分な希釈フッ酸が入り込めないようになるに至って
いる。このため、自然酸化膜の除去が不完全となる。こ
の結果、電気的接続について、十分なオーミック接合が
得られず、配線抵抗を著しく上昇させている。また、希
釈フッ酸処理時には、接続孔１９を形成している層間膜
１８は酸化膜が主成分であるため、等方性エッチングの
影響で、この層間膜１８もエッチングされ、該層間膜１
８の薄膜化をもたらすことがある。また接続孔１９が大
きく広がり、プロセスとしての微細加工の制御性が得ら
れない問題も有している。
タルプラグ２１を形成する前に、Ｓｉ基板１上に形成し
ている自然酸化膜を除去する方法として、従来は、希釈
フッ酸を用いてその酸化膜の除去を行っている。しか
し、上記したように接続孔１９の微細化と高アスペクト
化に伴い、接続孔１９内に自然酸化膜を除去しうるだけ
の充分な希釈フッ酸が入り込めないようになるに至って
いる。このため、自然酸化膜の除去が不完全となる。こ
の結果、電気的接続について、十分なオーミック接合が
得られず、配線抵抗を著しく上昇させている。また、希
釈フッ酸処理時には、接続孔１９を形成している層間膜
１８は酸化膜が主成分であるため、等方性エッチングの
影響で、この層間膜１８もエッチングされ、該層間膜１
８の薄膜化をもたらすことがある。また接続孔１９が大
きく広がり、プロセスとしての微細加工の制御性が得ら
れない問題も有している。
【０００９】これを解決する一つの手法として、ＨＦベ
イパー等を用いた非ウェットエッチング技術の検討が行
われているが、ＨＦベイパーは基本的にケミカル反応の
ため、ウェット前処理と同様等方性エッチングである。
そのため、接続孔１９の拡大化は防止できない。また、
下地層間膜１８材料としてＳＯＧ等を用いている場合、
接続孔１９側面にＳＯＧが露出していると、ＳＯＧのエ
ッチングレートが他の酸化膜より速いため、ＨＦベイパ
ー処理後ＳＯＧの部分で、接続孔の形にくびれを作る。
よってその後の金属膜埋め込みがくびれの部分で段切れ
等を起こすことがあり、カバレージが低下する問題を有
する。
イパー等を用いた非ウェットエッチング技術の検討が行
われているが、ＨＦベイパーは基本的にケミカル反応の
ため、ウェット前処理と同様等方性エッチングである。
そのため、接続孔１９の拡大化は防止できない。また、
下地層間膜１８材料としてＳＯＧ等を用いている場合、
接続孔１９側面にＳＯＧが露出していると、ＳＯＧのエ
ッチングレートが他の酸化膜より速いため、ＨＦベイパ
ー処理後ＳＯＧの部分で、接続孔の形にくびれを作る。
よってその後の金属膜埋め込みがくびれの部分で段切れ
等を起こすことがあり、カバレージが低下する問題を有
する。
【００１０】またさらに、希釈フッ酸にかわるドライ前
処理法も検討されている。異方性を達成するには、ある
程度のイオンエッチングの成分でエッチングすることも
重要であるが、イオンエネルギーを増大させると、下地
シャロー接合上にＳｉのダメージを与え、結果として接
合リークを増大させる問題を有する。その解決法とし
て、下地基板にダメージを多く与えないようにエッチン
グを施すことが検討されている。ＩＣＰ等で高密度プラ
ズマを発生させ、反応性ガスを導入もしくは、不活性ガ
スのみで、低イオンエネルギーのソフトエッチにより前
処理を行うことも考えられている。しかし、安定したオ
ーミック接続を得るには、そのメカニズムが不明のた
め、電気的にさらに歩留まり的に安定した電気的コンタ
クト構造を得られていないのが現状であり、安定したオ
ーミック接合を得るためのメカニズム解明からの配線接
続構造及びその製造方法の開発が望まれている。
処理法も検討されている。異方性を達成するには、ある
程度のイオンエッチングの成分でエッチングすることも
重要であるが、イオンエネルギーを増大させると、下地
シャロー接合上にＳｉのダメージを与え、結果として接
合リークを増大させる問題を有する。その解決法とし
て、下地基板にダメージを多く与えないようにエッチン
グを施すことが検討されている。ＩＣＰ等で高密度プラ
ズマを発生させ、反応性ガスを導入もしくは、不活性ガ
スのみで、低イオンエネルギーのソフトエッチにより前
処理を行うことも考えられている。しかし、安定したオ
ーミック接続を得るには、そのメカニズムが不明のた
め、電気的にさらに歩留まり的に安定した電気的コンタ
クト構造を得られていないのが現状であり、安定したオ
ーミック接合を得るためのメカニズム解明からの配線接
続構造及びその製造方法の開発が望まれている。
【００１１】
【発明が解決しようとする課題】本発明は上記従来技術
の問題点を解決して、微細構造の配線についても、電気
的に安定したオーミック結合が可能な、安定した配線構
造を有する半導体装置を提供することを目的とする。
の問題点を解決して、微細構造の配線についても、電気
的に安定したオーミック結合が可能な、安定した配線構
造を有する半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１の発明は、半導
体材料と配線との間に、半導体材料と仕事関数の乖離し
た材料を介在させて半導体材料と配線との間をトンネル
電流が流れる高電位障壁とした配線接続構造を有する半
導体装置であって、前記半導体材料がＧａ−Ａｓであ
り、前記配線接続構造がＮタイプＧａ−Ａｓ／Ａｕ／Ａ
ｌ、ＰタイプＧａ−Ａｓ／Ａｇ／Ａｕ、またはＰタイプ
Ｇａ−Ａｓ／Ａｇ／Ｈｆ／Ａｕ接続構造をとることを特
徴とする半導体装置であり、これによって上記目的を達
成するものである。
体材料と配線との間に、半導体材料と仕事関数の乖離し
た材料を介在させて半導体材料と配線との間をトンネル
電流が流れる高電位障壁とした配線接続構造を有する半
導体装置であって、前記半導体材料がＧａ−Ａｓであ
り、前記配線接続構造がＮタイプＧａ−Ａｓ／Ａｕ／Ａ
ｌ、ＰタイプＧａ−Ａｓ／Ａｇ／Ａｕ、またはＰタイプ
Ｇａ−Ａｓ／Ａｇ／Ｈｆ／Ａｕ接続構造をとることを特
徴とする半導体装置であり、これによって上記目的を達
成するものである。
【００１３】請求項２の発明は、 半導体材料と配線との
間に、半導体材料と仕事関数の乖離した材料を介在させ
て半導体材料と配線との間をトンネル電流が流れる高電
位障壁とした配線接続構造を有する半導体装置であっ
て、 前記半導体材料がＡｌ−Ａｓであり、前記配線接続
構造がＮタイプＡｌ−Ａｓ／Ａｕ／Ｐｔ接続構造をとる
ことを特徴とする半導体装置であり、これによって上記
目的を達成するものである。
間に、半導体材料と仕事関数の乖離した材料を介在させ
て半導体材料と配線との間をトンネル電流が流れる高電
位障壁とした配線接続構造を有する半導体装置であっ
て、 前記半導体材料がＡｌ−Ａｓであり、前記配線接続
構造がＮタイプＡｌ−Ａｓ／Ａｕ／Ｐｔ接続構造をとる
ことを特徴とする半導体装置であり、これによって上記
目的を達成するものである。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【作用】本出願に係る発明の作用について、以下に図面
を参考にしながら説明する。図１を参照する。図１
（ａ）は配線接続構造の構成要素の接続前の状態を模式
的に示すものであり、図１（ｂ）は同じく接続後の状態
を模式的に示すものである。
を参考にしながら説明する。図１を参照する。図１
（ａ）は配線接続構造の構成要素の接続前の状態を模式
的に示すものであり、図１（ｂ）は同じく接続後の状態
を模式的に示すものである。
【００２６】本発明の基本原理は下記のとおりである。
図１（ｂ）に示す接続構造は、半導体材料（図示例示で
はＳｉ）と配線（図示例示では金属配線）との間に、半
導体材料１と仕事関数の乖離した材料（図示例示ではシ
リサイド）を介在させて、半導体材料１と配線２との間
をトンネル電流が流れる高電位障壁とした構造である。
図１（ｂ）に示す接続構造は、半導体材料（図示例示で
はＳｉ）と配線（図示例示では金属配線）との間に、半
導体材料１と仕事関数の乖離した材料（図示例示ではシ
リサイド）を介在させて、半導体材料１と配線２との間
をトンネル電流が流れる高電位障壁とした構造である。
【００２７】一般に、接続、例えば通常のオーミック接
続において、図２（Ａ）に示すごとく、配線２／半導体
材料１接続が、金属／半導体接続である場合、接続部の
ショットキー障壁（図中、模式的にグラフＩ1 ，Ｉ2 で
示す）を電子等が昇って行く場合と、ショットキー障壁
のトンネル効果で電子等が移動（浸み出す）すること
で、良好なオーミック接続が得られると考えられてい
る。図２（Ａ）において、符号Ｅ1 でショットキー障壁
Ｉ1 を昇る電子等を示し、このときの上昇挙動をＩＩで
模式的に示す。また、符号Ｅ2 でトンネル移動する電子
等を示し、このときの移動状態をＩＩＩで模式的に示
す。障壁Ｉ1 を昇る場合、配線２（金属）と半導体材料
１の障壁高さが低い方が有利である。一方、後者のトン
ネル電流の場合、障壁部のバンド（界面１０付近の障壁
のグラフＩ1 ，Ｉ2 参照）を強く曲げると、障壁の厚さ
Ｗ1 が薄くなるため（図２（Ｂ）の符号Ｗ2 参照）、ト
ンネルしやすくなると考えられる。
続において、図２（Ａ）に示すごとく、配線２／半導体
材料１接続が、金属／半導体接続である場合、接続部の
ショットキー障壁（図中、模式的にグラフＩ1 ，Ｉ2 で
示す）を電子等が昇って行く場合と、ショットキー障壁
のトンネル効果で電子等が移動（浸み出す）すること
で、良好なオーミック接続が得られると考えられてい
る。図２（Ａ）において、符号Ｅ1 でショットキー障壁
Ｉ1 を昇る電子等を示し、このときの上昇挙動をＩＩで
模式的に示す。また、符号Ｅ2 でトンネル移動する電子
等を示し、このときの移動状態をＩＩＩで模式的に示
す。障壁Ｉ1 を昇る場合、配線２（金属）と半導体材料
１の障壁高さが低い方が有利である。一方、後者のトン
ネル電流の場合、障壁部のバンド（界面１０付近の障壁
のグラフＩ1 ，Ｉ2 参照）を強く曲げると、障壁の厚さ
Ｗ1 が薄くなるため（図２（Ｂ）の符号Ｗ2 参照）、ト
ンネルしやすくなると考えられる。
【００２８】図示の発明は、半導体材料１と配線との間
に、半導体材料１と仕事関数の乖離した材料を介在させ
て、半導体材料１と配線２との間をトンネル電流が流れ
る高電位障壁とした構造をとるので、例えば配線２（金
属）と半導体材料との間に配線２（金属）と半導体材料
１よりショットキー障壁のバンドを強く曲げることで、
図２（Ｂ）に模式的に示したように障壁Ｉ３，Ｉ４の厚
さＷ２が薄くなり、トンネルしやすい状態となる。
に、半導体材料１と仕事関数の乖離した材料を介在させ
て、半導体材料１と配線２との間をトンネル電流が流れ
る高電位障壁とした構造をとるので、例えば配線２（金
属）と半導体材料との間に配線２（金属）と半導体材料
１よりショットキー障壁のバンドを強く曲げることで、
図２（Ｂ）に模式的に示したように障壁Ｉ３，Ｉ４の厚
さＷ２が薄くなり、トンネルしやすい状態となる。
【００２９】即ちこの発明は、半導体材料１と配線２と
の間に故意にショットキー障壁高さの高い材料３を介在
させて、トンネル電流による接続を支配的にすることに
よって、コンタクトを確保するという技術である。即
ち、図１のような構造にした結果、図２（Ｂ）に示すよ
うに、トンネル電流 Ｊｔ〜ｅｘｐ（−ｑφBn／ＥDD） が支配的になって、図２（Ａ）のような障壁を昇る電流 が主である場合と異なる挙動を示すようにし、これによ
ってコンタクトを確保す
の間に故意にショットキー障壁高さの高い材料３を介在
させて、トンネル電流による接続を支配的にすることに
よって、コンタクトを確保するという技術である。即
ち、図１のような構造にした結果、図２（Ｂ）に示すよ
うに、トンネル電流 Ｊｔ〜ｅｘｐ（−ｑφBn／ＥDD） が支配的になって、図２（Ａ）のような障壁を昇る電流 が主である場合と異なる挙動を示すようにし、これによ
ってコンタクトを確保す
【００３０】図１（ａ）において、符号Ｆで半導体材料
１であるＳｉのフェルミ準位を示す。符号ΔＤ2 で示す
のは、半導体材料１と仕事関数の剥離した材料３である
シリサイド等の半導体金属化合物と、上記半導体材料１
（Ｓｉ）との、仕事関数の差を示す。Ｐｄ2 Ｓｉの場
合、剥離の度合いを表すこのΔＤ2 は、約０．７５であ
る。この材料３は、バリア（障壁）を高くして、トンネ
ル電流の寄与を高くする物質から成るものであればよ
い。
１であるＳｉのフェルミ準位を示す。符号ΔＤ2 で示す
のは、半導体材料１と仕事関数の剥離した材料３である
シリサイド等の半導体金属化合物と、上記半導体材料１
（Ｓｉ）との、仕事関数の差を示す。Ｐｄ2 Ｓｉの場
合、剥離の度合いを表すこのΔＤ2 は、約０．７５であ
る。この材料３は、バリア（障壁）を高くして、トンネ
ル電流の寄与を高くする物質から成るものであればよ
い。
【００３１】また、図１（ａ）において符号ΔＤ1 で示
すのは、配線２の材料と、上記半導体材料（Ｓｉ）との
仕事関数の差を示す。配線２の材料がＴｉである場合、
このΔＤ1 は、約０．５である。
すのは、配線２の材料と、上記半導体材料（Ｓｉ）との
仕事関数の差を示す。配線２の材料がＴｉである場合、
このΔＤ1 は、約０．５である。
【００３２】よって、図示の構造は、半導体材料１と配
線２線との間に、半導体金属化合物を介在させるととも
に、該半導体金属化合物３の半導体材料１とのショット
キー障壁高（仕事関数の差ΔＤ2 で規定される）は、配
線２と半導体材料１とのショットキー障壁高（仕事関数
の差ΔＤ1 で規定される）より大きいものとした構造と
いうことができる。
線２線との間に、半導体金属化合物を介在させるととも
に、該半導体金属化合物３の半導体材料１とのショット
キー障壁高（仕事関数の差ΔＤ2 で規定される）は、配
線２と半導体材料１とのショットキー障壁高（仕事関数
の差ΔＤ1 で規定される）より大きいものとした構造と
いうことができる。
【００３３】各種の半導体材料／配線用金属について、
ショットキー障壁高の測定値を次の表１ないし表３に示
す。
ショットキー障壁高の測定値を次の表１ないし表３に示
す。
【表１】 ショットキー障壁高（Ｖｏｌｔ ａｔ ３０
０Ｋ）
０Ｋ）
【表２】
【表３】
【００３４】また、半導体材料と接する半導体金属化合
物の仕事関数と、金属配線が接触している半導体材料の
仕事関数との比較において、半導体金属化合物の仕事関
数は、金属配線より大きいものである構造ということが
できる。
物の仕事関数と、金属配線が接触している半導体材料の
仕事関数との比較において、半導体金属化合物の仕事関
数は、金属配線より大きいものである構造ということが
できる。
【００３５】
【００３６】
【００３７】 本発明によれば、半導体材料と配線との
間に、半導体材料と仕事関数の乖離した材料を介在させ
て半導体材料と配線との間をトンネル電流が流れる高電
位障壁とした配線接続構造を有する半導体装置であっ
て、前記半導体材料がＧａ−Ａｓであり、前記配線接続
構造がＮタイプＧａ−Ａｓ／Ａｕ／Ａｌ、ＰタイプＧａ
−Ａｓ／Ａｇ／Ａｕ、またはＰタイプＧａ−Ａｓ／Ａｇ
／Ｈｆ／Ａｕ接続構造をとることを特徴とする、あるい
は、前記半導体材料がＡｌ−Ａｓであり、前記配線接続
構造がＮタイプＡｌ−Ａｓ／Ａｕ／Ｐｔ接続構造をとる
ことを特徴とする半導体装置とするという具体的な構成
にすることによって、電気的に安定したオーミック接続
が可能となり、また、例えば微細接続孔内の完全な自然
酸化膜の除去も可能となる。
間に、半導体材料と仕事関数の乖離した材料を介在させ
て半導体材料と配線との間をトンネル電流が流れる高電
位障壁とした配線接続構造を有する半導体装置であっ
て、前記半導体材料がＧａ−Ａｓであり、前記配線接続
構造がＮタイプＧａ−Ａｓ／Ａｕ／Ａｌ、ＰタイプＧａ
−Ａｓ／Ａｇ／Ａｕ、またはＰタイプＧａ−Ａｓ／Ａｇ
／Ｈｆ／Ａｕ接続構造をとることを特徴とする、あるい
は、前記半導体材料がＡｌ−Ａｓであり、前記配線接続
構造がＮタイプＡｌ−Ａｓ／Ａｕ／Ｐｔ接続構造をとる
ことを特徴とする半導体装置とするという具体的な構成
にすることによって、電気的に安定したオーミック接続
が可能となり、また、例えば微細接続孔内の完全な自然
酸化膜の除去も可能となる。
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。以下の実施例１〜５は参考例であるが、本
発明の実施例である実施例６の説明の前提となるもので
あるので、便宜上実施例と称して以下説明する。なお当
然のことではあるが、本発明は以下に述べる実施例によ
り限定を受けるものではない。
て説明する。以下の実施例１〜５は参考例であるが、本
発明の実施例である実施例６の説明の前提となるもので
あるので、便宜上実施例と称して以下説明する。なお当
然のことではあるが、本発明は以下に述べる実施例によ
り限定を受けるものではない。
【００４４】実施例１
この実施例は、本発明を、Ｓｉ半導体装置特にＭＯＳ半
導体装置における金属配線接続構造について適用したも
のである。図４に本実施例の配線接続構造を示す。
導体装置における金属配線接続構造について適用したも
のである。図４に本実施例の配線接続構造を示す。
【００４５】本実施例の配線接続構造は、コンタクトホ
ールをなす接続孔１９の埋め込み配線接続構造におい
て、図５（Ａ）に示すような、配線２（金属材料）／バ
リアメタル２３（ＴｉＮ）／Ｔｉ２４／Ｓｉ１もしくは
図５（Ｂ）に示すような配線２１（金属材料）／バリア
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物２
（ＴｉＳｉ2 ）／Ｓｉ１の接続構造を採用するととも
に、この構造について、図４に示すように、Ｔｉ２４ま
たは半導体金属化合物３であるＴｉＳｉ2 と基板１（Ｓ
ｉ）との間に、非単一結晶性半導体材料４であるここで
はアモルファスＳｉを形成したものである。
ールをなす接続孔１９の埋め込み配線接続構造におい
て、図５（Ａ）に示すような、配線２（金属材料）／バ
リアメタル２３（ＴｉＮ）／Ｔｉ２４／Ｓｉ１もしくは
図５（Ｂ）に示すような配線２１（金属材料）／バリア
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物２
（ＴｉＳｉ2 ）／Ｓｉ１の接続構造を採用するととも
に、この構造について、図４に示すように、Ｔｉ２４ま
たは半導体金属化合物３であるＴｉＳｉ2 と基板１（Ｓ
ｉ）との間に、非単一結晶性半導体材料４であるここで
はアモルファスＳｉを形成したものである。
【００４６】接続構造を配線層２（金属材料）／バリア
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物３
（ＴｉＳｉ2 ）／非単一結晶性半導体材料４（非結晶Ｓ
ｉ）／Ｓｉ１構造とすることで、微細接続孔の電気的接
続を安定して形成する。
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物３
（ＴｉＳｉ2 ）／非単一結晶性半導体材料４（非結晶Ｓ
ｉ）／Ｓｉ１構造とすることで、微細接続孔の電気的接
続を安定して形成する。
【００４７】微細化が進むと、微細接続構造内Ｓｉ表面
上のＳｉＯ2 膜を除去しきれないが、その下地Ｓｉ基板
の拡散層の膜厚以下になる程度形成できるイオンエッチ
ングを成膜装置でインプロセス同時進行的にｉｎ−ｓｉ
ｔｅで行い、同時にＳｉＯ2の非結晶化を施すと、その
結果その後Ｔｉを成膜させると、非結晶ＳｉとＴｉとの
反応が、従来のＳｉ基板との反応より比べ均一にかつ低
温度で進行する。よって安定した膜厚のシリサイドを形
成できる。特にその後Ｔｉ成膜後４００℃程度の熱処理
を加えることで、更に安定した電気的接続を得られる。
上のＳｉＯ2 膜を除去しきれないが、その下地Ｓｉ基板
の拡散層の膜厚以下になる程度形成できるイオンエッチ
ングを成膜装置でインプロセス同時進行的にｉｎ−ｓｉ
ｔｅで行い、同時にＳｉＯ2の非結晶化を施すと、その
結果その後Ｔｉを成膜させると、非結晶ＳｉとＴｉとの
反応が、従来のＳｉ基板との反応より比べ均一にかつ低
温度で進行する。よって安定した膜厚のシリサイドを形
成できる。特にその後Ｔｉ成膜後４００℃程度の熱処理
を加えることで、更に安定した電気的接続を得られる。
【００４８】実施例２
本実施例は、更に具体的に、ＭＯＳトランジスタ（ＭＯ
ＳＦＥＴ）を形成した例である。本実施例のＭＯＳトラ
ンジスタは、次の製造プロセスにより製造される。図６
ないし図１０を参照する。
ＳＦＥＴ）を形成した例である。本実施例のＭＯＳトラ
ンジスタは、次の製造プロセスにより製造される。図６
ないし図１０を参照する。
【００４９】（ａ）図６を参照する。本実施では、Ｓｉ
（１００）基板１上に素子分離領域１２（ＬＯＣＯＳ−
ＳｉＯ2 ）及びゲート絶縁膜１７（ＳｉＯ2 ）とゲート
材１５（ポリＳｉ）から成るゲート領域を形成させる。
更にＬＤＤイオン注入を行い、ＬＤＤ領域１４ａ，１４
ｂを形成する。そして全面に以下条件でＳｉ酸化膜を形
成させる。 条件 ガス ＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝２５０／２５０／
１００ｓｃｃｍ 温度 ４２０℃ 圧力 １３．３Ｐａ 膜厚 ０．２５μｍ
（１００）基板１上に素子分離領域１２（ＬＯＣＯＳ−
ＳｉＯ2 ）及びゲート絶縁膜１７（ＳｉＯ2 ）とゲート
材１５（ポリＳｉ）から成るゲート領域を形成させる。
更にＬＤＤイオン注入を行い、ＬＤＤ領域１４ａ，１４
ｂを形成する。そして全面に以下条件でＳｉ酸化膜を形
成させる。 条件 ガス ＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝２５０／２５０／
１００ｓｃｃｍ 温度 ４２０℃ 圧力 １３．３Ｐａ 膜厚 ０．２５μｍ
【００５０】さらに、以下条件で全面エッチバックを行
い、ゲートにサイドウォール１６ａ，１６ｂを形成す
る。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
い、ゲートにサイドウォール１６ａ，１６ｂを形成す
る。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
【００５１】その後、ソース／ドレイン領域１３ａ，１
３ｂ形成のための不純物イオン注入を以下の条件で行
い、図６の構造を得る。 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅｌ５／
ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2
３ｂ形成のための不純物イオン注入を以下の条件で行
い、図６の構造を得る。 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅｌ５／
ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2
【００５２】（ｂ）その後、層間膜１８を、例えば、Ｔ
ＥＯＳを用いたＣＶＤ酸化膜により、下記条件で形成す
る。 条件 ガス ＴＥＯＳ＝５０ｓｃｃｍ、 圧力 ４０Ｐａ 温度 ７２０℃ 膜厚 ４００ｎｍ
ＥＯＳを用いたＣＶＤ酸化膜により、下記条件で形成す
る。 条件 ガス ＴＥＯＳ＝５０ｓｃｃｍ、 圧力 ４０Ｐａ 温度 ７２０℃ 膜厚 ４００ｎｍ
【００５３】更に、ＢＰＣＧ等の膜を例えば下記条件で
成膜させる。 ガス ＳｉＨ4 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2 ／Ｎ2
＝８０／７／７／１０００／３２０００ｓｃｃｍ 温度 ４００℃ 圧力 １０１３２５Ｐａ 膜厚 ５００ｎｍ以上により、層間膜形成を行
う。
成膜させる。 ガス ＳｉＨ4 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2 ／Ｎ2
＝８０／７／７／１０００／３２０００ｓｃｃｍ 温度 ４００℃ 圧力 １０１３２５Ｐａ 膜厚 ５００ｎｍ以上により、層間膜形成を行
う。
【００５４】レジストパターニング後、ドライエッチン
グでコンタクトホールをなす接続孔１９を形成する（図
７参照）。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
グでコンタクトホールをなす接続孔１９を形成する（図
７参照）。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
【００５５】さらに、コンタクトイオン注入を行うこと
により、接合領域を形成させる。 条件例 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅ
ｌ１５／ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2 そしてその後、１０５０℃で５秒の活性化アニールを行
う。
により、接合領域を形成させる。 条件例 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅ
ｌ１５／ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2 そしてその後、１０５０℃で５秒の活性化アニールを行
う。
【００５６】（ｃ）ＩＣＰソフトエッチングを用いた低
エネルギーＡｒイオンエッチングで、自然酸化膜の除去
を行う。 条件例 条件 ガス Ａｒ＝２０ｓｃｃｍ ＩＣＰパワー １０００Ｗ ＲＦパワー １００Ｗ 圧力 ０．３Ｐａ この状態で同時に単結晶Ｓｉ上に非単一結晶性半導体材
料４として非結晶性（アモルファス）Ｓｉを形成する
（図８参照）。
エネルギーＡｒイオンエッチングで、自然酸化膜の除去
を行う。 条件例 条件 ガス Ａｒ＝２０ｓｃｃｍ ＩＣＰパワー １０００Ｗ ＲＦパワー １００Ｗ 圧力 ０．３Ｐａ この状態で同時に単結晶Ｓｉ上に非単一結晶性半導体材
料４として非結晶性（アモルファス）Ｓｉを形成する
（図８参照）。
【００５７】更に、チャンバー内に水素を導入しＩＣＰ
で水素イオン化させ、活性水素により、ソフトエッチン
グにより、ある程度活性Ｓｉとなった非結晶Ｓｉを水素
と結合させ、ＳｉＨ4 化を行い、非結晶Ｓｉの除去を行
う。但し、非結晶Ｓｉは完全には活性Ｓｉとなっていな
いので完全に非結晶Ｓｉの除去は行わないが、ある程度
非結晶Ｓｉの除去を行うことで膜厚を制御させ、薄膜化
した非結晶Ｓｉはトンネル電流を流すことが可能となり
電気的に良好なコンタクトが得られるように制御する。
で水素イオン化させ、活性水素により、ソフトエッチン
グにより、ある程度活性Ｓｉとなった非結晶Ｓｉを水素
と結合させ、ＳｉＨ4 化を行い、非結晶Ｓｉの除去を行
う。但し、非結晶Ｓｉは完全には活性Ｓｉとなっていな
いので完全に非結晶Ｓｉの除去は行わないが、ある程度
非結晶Ｓｉの除去を行うことで膜厚を制御させ、薄膜化
した非結晶Ｓｉはトンネル電流を流すことが可能となり
電気的に良好なコンタクトが得られるように制御する。
【００５８】（ｄ）次に連続してコンタクト埋め込みを
行う。Ｔｉ２０形成、及びＴｉＮ２０′形成を連続して
行う。この時のＴｉ２０の成膜温度を４５０℃とするこ
とで、ＴｉとＳｉ界面部でシリサイド化させる。 Ｔｉ成膜条件例 パワー ４ｋＷ 成膜温度 ４５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ ＴｉＮ成膜条件例 ガス Ａｒ／Ｎ2 ＝４０／７０ｓｃｃｍ パワー ５ｋＷ 圧力 ０．４７Ｐａ 膜厚 ７０ｎｍ
行う。Ｔｉ２０形成、及びＴｉＮ２０′形成を連続して
行う。この時のＴｉ２０の成膜温度を４５０℃とするこ
とで、ＴｉとＳｉ界面部でシリサイド化させる。 Ｔｉ成膜条件例 パワー ４ｋＷ 成膜温度 ４５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ ＴｉＮ成膜条件例 ガス Ａｒ／Ｎ2 ＝４０／７０ｓｃｃｍ パワー ５ｋＷ 圧力 ０．４７Ｐａ 膜厚 ７０ｎｍ
【００５９】更に、下記条件でＣＶＤＷを堆積させ、メ
タルプラグ２１としてＷプラグを形成する。 条件 ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ４００ｎｍ
タルプラグ２１としてＷプラグを形成する。 条件 ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ４００ｎｍ
【００６０】更に、下記条件のエッチングで、接続孔２
内のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
内のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
【００６１】（ｅ）以下、下記のようにＡｌ−Ｓｉ２６
／Ｔｉ２５をスパッタで形成する。 Ｔｉ２５成膜条件例 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
／Ｔｉ２５をスパッタで形成する。 Ｔｉ２５成膜条件例 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
【００６２】次に、金属配線材料２６として、Ａｌ−Ｓ
ｉ（１％）を成膜する。 成膜条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７Ｐａ
ｉ（１％）を成膜する。 成膜条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７Ｐａ
【００６３】その後、レジストパターニング及び下記条
件でのドライエッチングでＡｌ−Ｓｉ／Ｔｉ配線層を形
成させる。これによって、図１０に示す配線が完成す
る。 条件 ガス ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃ
ｃｍ マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ０．０１６Ｐａ
件でのドライエッチングでＡｌ−Ｓｉ／Ｔｉ配線層を形
成させる。これによって、図１０に示す配線が完成す
る。 条件 ガス ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃ
ｃｍ マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ０．０１６Ｐａ
【００６４】実施例３
本実施例は、接続リークの低減化のために、形成するシ
リサイド３の膜厚を、非単一結晶性半導体層４の膜厚よ
り薄くした例である。工程時には、この実施例３は、実
施例２の（ｃ）（ｄ）の部分のみの変更である。
リサイド３の膜厚を、非単一結晶性半導体層４の膜厚よ
り薄くした例である。工程時には、この実施例３は、実
施例２の（ｃ）（ｄ）の部分のみの変更である。
【００６５】（ｃ）自然酸化膜の除去をＥＣＲプラズマ
源より発生した水素イオンを基板側に２００Ｖバイアス
を印加した状態で照射する。Ｓｉ−Ｏボンドが切れると
同時に、ＨでＯの還元がなされる。 条件例 ガス条件 Ｈ2 ＝５０ｓｃｃｍ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋｅＶ バイアス ２００Ｖ アモルファスＳｉ層の膜厚 ２０ｎｍ
源より発生した水素イオンを基板側に２００Ｖバイアス
を印加した状態で照射する。Ｓｉ−Ｏボンドが切れると
同時に、ＨでＯの還元がなされる。 条件例 ガス条件 Ｈ2 ＝５０ｓｃｃｍ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋｅＶ バイアス ２００Ｖ アモルファスＳｉ層の膜厚 ２０ｎｍ
【００６６】（ｄ）次にｉｎ−ｓｉｔｅで、下記条件に
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成により制御
性のよいＥＣＲＣＶＤ法で、１０ｎｍのＴｉを形成し
た。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６
ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成により制御
性のよいＥＣＲＣＶＤ法で、１０ｎｍのＴｉを形成し
た。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６
ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
【００６７】更に、下記条件でＣＶＤＷを堆積させる。
条件
ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ
温度 ４５０℃
圧力 １０６４０Ｐａ
膜厚 ４００ｎｍ
【００６８】その後、下記条件のエッチングで接続孔内
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
【００６９】実施例４
本実施例は、さらに、安定したオーミック接続を得るた
めに、非単一結晶性半導体層４の膜厚を、トンネル電流
の流れるレベルの厚さにした例である。
めに、非単一結晶性半導体層４の膜厚を、トンネル電流
の流れるレベルの厚さにした例である。
【００７０】本実施例は、実施例２の（ｃ）（ｄ）の部
分のみの変更で行った。
分のみの変更で行った。
【００７１】（ｃ）ヘリコン波を有するプラズマ発生源
より、低エネルギーのＡｒ+ イオンを生成させ、かつ基
板に低ＲＦバイアスを印加することで、自然酸化膜の除
去および非結晶Ｓｉ（非単一結晶性半導体層）をその膜
厚を制御しながら、イオンエッチングを行う。 条件例 ガス Ａｒ＝２０ｓｃｃｍ ヘリコン波パワー １３．５６ＭＨｚ １ｋＷ ＲＦパワー ５０Ｗ 非結晶膜厚 １０ｎｍ
より、低エネルギーのＡｒ+ イオンを生成させ、かつ基
板に低ＲＦバイアスを印加することで、自然酸化膜の除
去および非結晶Ｓｉ（非単一結晶性半導体層）をその膜
厚を制御しながら、イオンエッチングを行う。 条件例 ガス Ａｒ＝２０ｓｃｃｍ ヘリコン波パワー １３．５６ＭＨｚ １ｋＷ ＲＦパワー ５０Ｗ 非結晶膜厚 １０ｎｍ
【００７２】（ｄ）次にｉｎ−ｓｉｔｅで、下記条件に
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成のため、制
御性の良いＥＣＲＣＶＤ法で１０ｎｍのＴｉを形成し
た。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
残り２ｎｍ分だけ非結晶領域４を形成する。
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成のため、制
御性の良いＥＣＲＣＶＤ法で１０ｎｍのＴｉを形成し
た。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
残り２ｎｍ分だけ非結晶領域４を形成する。
【００７３】実施例５
この実施例５は、安定したオーミック接続を得るための
手法である。本実施例は、実施例２の（ｄ）の部分の変
更のみで行った。
手法である。本実施例は、実施例２の（ｄ）の部分の変
更のみで行った。
【００７４】（ｄ）ショットキー障壁のＴｉより大きい
シリサイドを形成するための膜を、Ｔｉ下に形成させ、
熱処理でシリサイド化する。例えば、Ｐｄを形成させ、
熱処理でＰｄ2 Ｓｉを形成させる。
シリサイドを形成するための膜を、Ｔｉ下に形成させ、
熱処理でシリサイド化する。例えば、Ｐｄを形成させ、
熱処理でＰｄ2 Ｓｉを形成させる。
【００７５】Ｐｄ形成条件
パワー ４ｋＷ
成膜温度 ４５０℃
ガス Ａｒ＝１００ｓｃｃｍ
膜厚 ３０ｎｍ
圧力 ０．４７Ｐａ
【００７６】成膜すると同時にＰｄ2 Ｓｉを形成させ
る。Ｐｄ2 ＳｉのＮ−Ｓｉに対するバリアハイトは０．
７５ｅＶであり、Ｔｉの０．５ｅＶより高い。その後連
続してＴｉを形成させる。 Ｔｉ成膜条件 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
る。Ｐｄ2 ＳｉのＮ−Ｓｉに対するバリアハイトは０．
７５ｅＶであり、Ｔｉの０．５ｅＶより高い。その後連
続してＴｉを形成させる。 Ｔｉ成膜条件 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
【００７７】さらにＴｉＮを連続して形成する。
ＴｉＮ成膜条件例
ガス条件 Ａｒ／Ｎ2 ＝４０／７０ｓｃｃｍ
パワー ５ｋＷ
圧力 ０．４７Ｐａ
膜厚 ７０ｎｍ
【００７８】更に、下記条件でＣＶＤＷを堆積させる。
条件
ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ
温度 ４５０℃
圧力 １０６４０Ｐａ
膜厚 ４００ｎｍ
【００７９】更に下記条件のエッチバックで、接続孔内
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉ／Ｐｄ2 Ｓｉ／Ｓｉコン
タクト構造を得る。
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉ／Ｐｄ2 Ｓｉ／Ｓｉコン
タクト構造を得る。
【００８０】実施例６
上記各実施例ではＳｉ半導体装置について本発明を適用
したが、この実施例ではＧａ−Ａｓ基板を用いて図１４
に示す接続構造を形成した。
したが、この実施例ではＧａ−Ａｓ基板を用いて図１４
に示す接続構造を形成した。
【００８１】本実施例では、まずＧａ−Ａｓ基板１上
に、Ｓｉ酸化膜を形成させる。形成条件は、実施例１に
おけるプラズマＳｉＯ2 形成条件と同一とした。ここで
はＳｉＯ2 膜は、例えば０．５μｍ膜厚で形成する。
に、Ｓｉ酸化膜を形成させる。形成条件は、実施例１に
おけるプラズマＳｉＯ2 形成条件と同一とした。ここで
はＳｉＯ2 膜は、例えば０．５μｍ膜厚で形成する。
【００８２】その後レジストパターン及びドライエッチ
ングで、上記ＳｉＯ2 に接続孔１９を形成させる。条件
は、実施例１におけると同一とした。
ングで、上記ＳｉＯ2 に接続孔１９を形成させる。条件
は、実施例１におけると同一とした。
【００８３】その後、Ａｕ２０１を例えば下記条件でス
パッタ成膜する。 条件例 ガス Ａｒ＝２５ｓｃｃｍ スパッタパワー ４ｋＷ、 圧力 ０．４７Ｐａ 膜厚 ３０ｎｍ
パッタ成膜する。 条件例 ガス Ａｒ＝２５ｓｃｃｍ スパッタパワー ４ｋＷ、 圧力 ０．４７Ｐａ 膜厚 ３０ｎｍ
【００８４】更に、Ａｌ２０２を例えば下記条件でスパ
ッタ成膜する。
ッタ成膜する。
【００８５】条件例
ガス Ａｒ＝２５ｓｃｃｍ
スパッタパワー ５ｋＷ
圧力 ０．４７Ｐａ
膜厚 ３０ｎｍ
【００８６】レジストパターン後、フッ酸と燐酸との混
合液でＡｌのみのウエットエッチングを行い、パターニ
ングする。
合液でＡｌのみのウエットエッチングを行い、パターニ
ングする。
【００８７】更に、王水でＡｕのみのウエットエッチン
グを行い、パターンニングする。
グを行い、パターンニングする。
【００８８】上記によって図１４に示す接続構造を得
た。
た。
【００８９】
【発明の効果】本発明により、微細構造の配線について
も、電気的に安定したオーミック接合が可能となり、安
定した配線構造が得られる半導体装置の配線接続構造及
びその製造方法を提供することができた。
も、電気的に安定したオーミック接合が可能となり、安
定した配線構造が得られる半導体装置の配線接続構造及
びその製造方法を提供することができた。
【図１】発明の構成及び作用の説明図である。
【図２】発明の作用説明のための図であり、半導体材料
−配線間の接続挙動を示す図である。
−配線間の接続挙動を示す図である。
【図３】発明の構成及び作用の説明図である。
【図４】実施例１の構造を示す断面図である。
【図５】比較対比として、従来構造を示す断面図であ
る。
る。
【図６】実施例１の工程を順に断面図で示す図である
（１）。
（１）。
【図７】実施例１の工程を順に断面図で示す図である
（２）。
（２）。
【図８】実施例１の工程を順に断面図で示す図である
（３）。
（３）。
【図９】実施例１の工程を順に断面図で示す図である
（４）。
（４）。
【図１０】実施例１の工程を順に断面図で示す図である
（５）。
（５）。
【図１１】従来例の工程を順に断面図で示す図である
（１）。
（１）。
【図１２】従来例の工程を順に断面図で示す図である
（２）。
（２）。
【図１３】従来例の工程を順に断面図で示す図である
（３）。
（３）。
【図１４】実施例６の接続構造を示す断面図である。
１ 半導体材料（Ｓｉ）
２ 配線
３ 半導体材料と仕事関数の乖離した材料（半導体金
属化合物） ４ 非単一結晶性半導体材料（アモルファスＳｉ）
属化合物） ４ 非単一結晶性半導体材料（アモルファスＳｉ）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−285762（ＪＰ，Ａ)
特開 昭62−298168（ＪＰ，Ａ)
特開 昭57−80721（ＪＰ，Ａ)
特開 昭60−178666（ＪＰ，Ａ)
特開 昭61−231766（ＪＰ，Ａ)
特開 昭62−123715（ＪＰ，Ａ)
特開 平６−45462（ＪＰ，Ａ)
特開 平５−36973（ＪＰ，Ａ)
特開 昭63−117420（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28 - 21/288
H01L 21/3205 - 21/3213
H01L 21/768
Claims (2)
- 【請求項１】半導体材料と配線との間に、半導体材料と
仕事関数の乖離した材料を介在させて半導体材料と配線
との間をトンネル電流が流れる高電位障壁とした配線接
続構造を有する半導体装置であって、 前記半導体材料がＧａ−Ａｓであり、前記配線接続構造
がＮタイプＧａ−Ａｓ／Ａｕ／Ａｌ、ＰタイプＧａ−Ａ
ｓ／Ａｇ／Ａｕ、またはＰタイプＧａ−Ａｓ／Ａｇ／Ｈ
ｆ／Ａｕ接続構造をとることを特徴とする半導体装置。 - 【請求項２】半導体材料と配線との間に、半導体材料と
仕事関数の乖離した材料を介在させて半導体材料と配線
との間をトンネル電流が流れる高電位障壁とした配線接
続構造を有する半導体装置であって、 前記半導体材料がＡｌ−Ａｓであり、前記配線接続構造
がＮタイプＡｌ−Ａｓ／Ａｕ／Ｐｔ接続構造をとること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5471494A JP3480031B2 (ja) | 1994-02-28 | 1994-02-28 | 配線接続構造を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5471494A JP3480031B2 (ja) | 1994-02-28 | 1994-02-28 | 配線接続構造を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH07240416A JPH07240416A (ja) | 1995-09-12 |
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1994
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