JPH07240416A - 半導体装置の配線接続構造及びその製造方法 - Google Patents
半導体装置の配線接続構造及びその製造方法Info
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- JPH07240416A JPH07240416A JP5471494A JP5471494A JPH07240416A JP H07240416 A JPH07240416 A JP H07240416A JP 5471494 A JP5471494 A JP 5471494A JP 5471494 A JP5471494 A JP 5471494A JP H07240416 A JPH07240416 A JP H07240416A
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Abstract
(57)【要約】
【目的】 電気的に安定したオーミック接合が可能とな
り、安定した配線構造が得られる半導体装置の配線接続
構造及びその製造方法を提供する。 【構成】 Ｓｉ等の半導体材料１と金属等の配線２と
の間に、半導体材料と仕事関数の乖離した材料３を介在
させて半導体材料と配線間をトンネル電流が流れる高電
位障壁とする。半導体材料１と配線２との間に、半導
体金属化合物もしくは金属材料３を介在させ、該半導体
金属化合物もしくは金属材料の半導体材料との仕事関数
の差は、配線と半導体材料との仕事関数の差より大きい
ものとする。半導体材料と、非結晶性半導体材料と、
半導体金属化合物と金属材料とが接続した構造をとる半
導体増置の配線接続構造を、非単一結晶性半導体材料を
形成する手段としてプラズマ発生源を他にもったイオン
エッチングを用い、その後同装置内で水素イオンを発生
させ非単一結晶性半導体層の除去を行って製造する。
り、安定した配線構造が得られる半導体装置の配線接続
構造及びその製造方法を提供する。 【構成】 Ｓｉ等の半導体材料１と金属等の配線２と
の間に、半導体材料と仕事関数の乖離した材料３を介在
させて半導体材料と配線間をトンネル電流が流れる高電
位障壁とする。半導体材料１と配線２との間に、半導
体金属化合物もしくは金属材料３を介在させ、該半導体
金属化合物もしくは金属材料の半導体材料との仕事関数
の差は、配線と半導体材料との仕事関数の差より大きい
ものとする。半導体材料と、非結晶性半導体材料と、
半導体金属化合物と金属材料とが接続した構造をとる半
導体増置の配線接続構造を、非単一結晶性半導体材料を
形成する手段としてプラズマ発生源を他にもったイオン
エッチングを用い、その後同装置内で水素イオンを発生
させ非単一結晶性半導体層の除去を行って製造する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の配線接続
構造及びその製造方法に関する。本発明は、ＩＣデバイ
スその他各種の半導体装置の分野に用いることができ
る。
構造及びその製造方法に関する。本発明は、ＩＣデバイ
スその他各種の半導体装置の分野に用いることができ
る。
【０００２】
【従来の技術及びその問題点】半導体デバイスの高集積
化に伴い、接合深さはシャロー化しているのと同時に、
接続孔の径はますます微細化し、さらにその深さも増し
てきている。
化に伴い、接合深さはシャロー化しているのと同時に、
接続孔の径はますます微細化し、さらにその深さも増し
てきている。
【０００３】ここで、従来の半導体プロセス例を以下に
示し、その問題点を説明する。図１１ないし図１３を参
照する。これはＭＯＳＦＥＴの配線接続構造の製造プロ
セス例である。
示し、その問題点を説明する。図１１ないし図１３を参
照する。これはＭＯＳＦＥＴの配線接続構造の製造プロ
セス例である。
【０００４】（ａ）図１１を参照する。素子分離領域１
２（ＬＯＣＯＳ−ＳｉＯ2 ）及びゲート領域を形成す
る。ゲート領域は、ゲート材１５（ポリＳｉ、ポリサイ
ド等）、ゲート絶縁膜１７（ＳｉＯ2 ）、サイドウォー
ル１６ａ，１６ｂを備える。即ち、ＬＤＤ領域１４ａ，
１４ｂ形成用イオン注入を行い、ゲートサイドウォール
６ａ，１６ｂを形成し、ソース／ドレイン１３ａ，１３
ｂ形成のためのイオン注入を行う。
２（ＬＯＣＯＳ−ＳｉＯ2 ）及びゲート領域を形成す
る。ゲート領域は、ゲート材１５（ポリＳｉ、ポリサイ
ド等）、ゲート絶縁膜１７（ＳｉＯ2 ）、サイドウォー
ル１６ａ，１６ｂを備える。即ち、ＬＤＤ領域１４ａ，
１４ｂ形成用イオン注入を行い、ゲートサイドウォール
６ａ，１６ｂを形成し、ソース／ドレイン１３ａ，１３
ｂ形成のためのイオン注入を行う。
【０００５】（ｂ）ソース／ドレイン１３ａ，１３ｂ上
にシリサイド（ＴｉＳｉ2 ）を形成する。即ち、全面に
Ｔｉを形成し、その後熱処理でＴｉＳｉ2 を形成し、Ｓ
ｉＯ2上の未反応Ｔｉを硫酸過水等で選択的に除去し
て、シリサイド４０を形成する。以上により図１１の構
造とする。
にシリサイド（ＴｉＳｉ2 ）を形成する。即ち、全面に
Ｔｉを形成し、その後熱処理でＴｉＳｉ2 を形成し、Ｓ
ｉＯ2上の未反応Ｔｉを硫酸過水等で選択的に除去し
て、シリサイド４０を形成する。以上により図１１の構
造とする。
【０００６】（ｃ）ＳＯＧ、ＣＶＤ−ＳｉＯ2 、ＴＥＯ
Ｓ−ＳｉＯ2 等により層間絶縁膜１８を形成し、更に、
配線用接続孔１９を形成して図１２のようにする。
Ｓ−ＳｉＯ2 等により層間絶縁膜１８を形成し、更に、
配線用接続孔１９を形成して図１２のようにする。
【０００７】（ｄ）更にスパッタ法でＴｉＮ／Ｔｉ２０
を形成する。更に接続用埋め込み材料としてメタルプラ
グ２１（ここではＷプラグ）を形成する。その後Ａｌ−
Ｓｉ／Ｔｉをスパッタ法で全面に堆積させ、パターニン
グする。符号２２で下地Ｔｉ層、２４で上層Ａｌ配線を
示す。以上により配線領域を形成し、図１３の構造を得
る。
を形成する。更に接続用埋め込み材料としてメタルプラ
グ２１（ここではＷプラグ）を形成する。その後Ａｌ−
Ｓｉ／Ｔｉをスパッタ法で全面に堆積させ、パターニン
グする。符号２２で下地Ｔｉ層、２４で上層Ａｌ配線を
示す。以上により配線領域を形成し、図１３の構造を得
る。
【０００８】上記プロセスにおいて、接続孔１９内にメ
タルプラグ２１を形成する前に、Ｓｉ基板１上に形成し
ている自然酸化膜を除去する方法として、従来は、希釈
フッ酸を用いてその酸化膜の除去を行っている。しか
し、上記したように接続孔１９の微細化と高アスペクト
化に伴い、接続孔１９内に自然酸化膜を除去しうるだけ
の充分な希釈フッ酸が入り込めないようになるに至って
いる。このため、自然酸化膜の除去が不完全となる。こ
の結果、電気的接続について、十分なオーミック接合が
得られず、配線抵抗を著しく上昇させている。また、希
釈フッ酸処理時には、接続孔１９を形成している層間膜
１８は酸化膜が主成分であるため、等方性エッチングの
影響で、この層間膜１８もエッチングされ、該層間膜１
８の薄膜化をもたらすことがある。また接続孔１９が大
きく広がり、プロセスとしての微細加工の制御性が得ら
れない問題も有している。
タルプラグ２１を形成する前に、Ｓｉ基板１上に形成し
ている自然酸化膜を除去する方法として、従来は、希釈
フッ酸を用いてその酸化膜の除去を行っている。しか
し、上記したように接続孔１９の微細化と高アスペクト
化に伴い、接続孔１９内に自然酸化膜を除去しうるだけ
の充分な希釈フッ酸が入り込めないようになるに至って
いる。このため、自然酸化膜の除去が不完全となる。こ
の結果、電気的接続について、十分なオーミック接合が
得られず、配線抵抗を著しく上昇させている。また、希
釈フッ酸処理時には、接続孔１９を形成している層間膜
１８は酸化膜が主成分であるため、等方性エッチングの
影響で、この層間膜１８もエッチングされ、該層間膜１
８の薄膜化をもたらすことがある。また接続孔１９が大
きく広がり、プロセスとしての微細加工の制御性が得ら
れない問題も有している。
【０００９】これを解決する一つの手法として、ＨＦベ
イパー等を用いた非ウェットエッチング技術の検討が行
われているが、ＨＦベイパーは基本的にケミカル反応の
ため、ウェット前処理と同様等方性エッチングである。
そのため、接続孔１９の拡大化は防止できない。また、
下地層間膜１８材料としてＳＯＧ等を用いている場合、
接続孔１９側面にＳＯＧが露出していると、ＳＯＧのエ
ッチングレートが他の酸化膜より速いため、ＨＦベイパ
ー処理後ＳＯＧの部分で、接続孔の形にくびれを作る。
よってその後の金属膜埋め込みがくびれの部分で段切れ
等を起こすことがあり、カバレージが低下する問題を有
する。
イパー等を用いた非ウェットエッチング技術の検討が行
われているが、ＨＦベイパーは基本的にケミカル反応の
ため、ウェット前処理と同様等方性エッチングである。
そのため、接続孔１９の拡大化は防止できない。また、
下地層間膜１８材料としてＳＯＧ等を用いている場合、
接続孔１９側面にＳＯＧが露出していると、ＳＯＧのエ
ッチングレートが他の酸化膜より速いため、ＨＦベイパ
ー処理後ＳＯＧの部分で、接続孔の形にくびれを作る。
よってその後の金属膜埋め込みがくびれの部分で段切れ
等を起こすことがあり、カバレージが低下する問題を有
する。
【００１０】またさらに、希釈フッ酸にかわるドライ前
処理法も検討されている。異方性を達成するには、ある
程度のイオンエッチングの成分でエッチングすることも
重要であるが、イオンエネルギーを増大させると、下地
シャロー接合上にＳｉのダメージを与え、結果として接
合リークを増大させる問題を有する。その解決法とし
て、下地基板にダメージを多く与えないようにエッチン
グを施すことが検討されている。ＩＣＰ等で高密度プラ
ズマを発生させ、反応性ガスを導入もしくは、不活性ガ
スのみで、低イオンエネルギーのソフトエッチにより前
処理を行うことも考えられている。しかし、安定したオ
ーミック接続を得るには、そのメカニズムが不明のた
め、電気的にさらに歩留まり的に安定した電気的コンタ
クト構造を得られていないのが現状であり、安定したオ
ーミック接合を得るためのメカニズム解明からの配線接
続構造及びその製造方法の開発が望まれている。
処理法も検討されている。異方性を達成するには、ある
程度のイオンエッチングの成分でエッチングすることも
重要であるが、イオンエネルギーを増大させると、下地
シャロー接合上にＳｉのダメージを与え、結果として接
合リークを増大させる問題を有する。その解決法とし
て、下地基板にダメージを多く与えないようにエッチン
グを施すことが検討されている。ＩＣＰ等で高密度プラ
ズマを発生させ、反応性ガスを導入もしくは、不活性ガ
スのみで、低イオンエネルギーのソフトエッチにより前
処理を行うことも考えられている。しかし、安定したオ
ーミック接続を得るには、そのメカニズムが不明のた
め、電気的にさらに歩留まり的に安定した電気的コンタ
クト構造を得られていないのが現状であり、安定したオ
ーミック接合を得るためのメカニズム解明からの配線接
続構造及びその製造方法の開発が望まれている。
【００１１】
【発明の目的】本発明は上記従来技術の問題点を解決し
て、微細構造の配線についても、電気的に安定したオー
ミック接合が可能となり、安定した配線構造が得られる
半導体装置の配線接続構造及びその製造方法を提供する
ことを目的とする。
て、微細構造の配線についても、電気的に安定したオー
ミック接合が可能となり、安定した配線構造が得られる
半導体装置の配線接続構造及びその製造方法を提供する
ことを目的とする。
【００１２】
【目的を達成するための手段】本出願の請求項１の発明
は、半導体材料と配線との間に、半導体材料と仕事関数
の乖離した材料を介在させて半導体材料と配線との間を
トンネル電流が流れる高電位障壁とした構造の半導体装
置の配線接続構造であって、これにより上記目的を達成
するものである。仕事関数は、物質表面から電子等を取
り出すために必要な最小エネルギーであり、一般にフェ
ルミ準位と真空準位の差で与えられる（物理学辞典、１
９９２年５月参照）が、ここではトンネル電流の寄与の
基準となる電位障壁の度合いを表すものとして用いられ
る。
は、半導体材料と配線との間に、半導体材料と仕事関数
の乖離した材料を介在させて半導体材料と配線との間を
トンネル電流が流れる高電位障壁とした構造の半導体装
置の配線接続構造であって、これにより上記目的を達成
するものである。仕事関数は、物質表面から電子等を取
り出すために必要な最小エネルギーであり、一般にフェ
ルミ準位と真空準位の差で与えられる（物理学辞典、１
９９２年５月参照）が、ここではトンネル電流の寄与の
基準となる電位障壁の度合いを表すものとして用いられ
る。
【００１３】本出願の請求項２の発明は、半導体材料と
配線との間に、半導体金属化合物もしくは金属材料（配
線が金属である場合、第２の金属ということになる）を
介在させるとともに、該半導体金属化合物もしくは金属
材料の半導体材料との仕事関数の差（仕事関数の差によ
り、ショットキー障壁高が規定される）は、配線と半導
体材料と仕事関数の差より大きいものとすることを特徴
とする半導体装置の配線接続構造であって、これにより
上記目的を達成するものである。（ショットキー障壁
高、例えばシリサイドのショットキー障壁高について
は、伊藤ら「ＶＬＳＩの薄膜技術」丸善（株）昭和６３
年第２版参照。）
配線との間に、半導体金属化合物もしくは金属材料（配
線が金属である場合、第２の金属ということになる）を
介在させるとともに、該半導体金属化合物もしくは金属
材料の半導体材料との仕事関数の差（仕事関数の差によ
り、ショットキー障壁高が規定される）は、配線と半導
体材料と仕事関数の差より大きいものとすることを特徴
とする半導体装置の配線接続構造であって、これにより
上記目的を達成するものである。（ショットキー障壁
高、例えばシリサイドのショットキー障壁高について
は、伊藤ら「ＶＬＳＩの薄膜技術」丸善（株）昭和６３
年第２版参照。）
【００１４】本出願の請求項３の発明は、半導体材料
が、Ｓｉ，Ｇａ−Ａｓ，Ｇａ−Ａｌ−Ａｓ，またはＡｌ
−Ａｓのいずれかであることを特徴とする請求項１また
は２に記載の半導体装置の配線接続構造であって、これ
により上記目的を達成するものである。
が、Ｓｉ，Ｇａ−Ａｓ，Ｇａ−Ａｌ−Ａｓ，またはＡｌ
−Ａｓのいずれかであることを特徴とする請求項１また
は２に記載の半導体装置の配線接続構造であって、これ
により上記目的を達成するものである。
【００１５】本出願の請求項４の発明は、配線が金属配
線であり、該金属配線と半導体金属化合物との組み合わ
せが、Ｔｉ／ＺｒＳｉ2 ，Ｔｉ／ＭｏＳｉ2 ，Ｔｉ／Ｔ
ｉＳｉ2 ，Ｔｉ／Ｐｄ2 Ｓｉ，Ｔｉ／ＣｒＳｉ2 ，Ｔｉ
／ＴａＳｉ2 ，Ｔｉ／ＣｏＳｉ2 ，Ｔｉ／ＣｏＳｉ，Ｔ
ｉ／ＷＳｉ2 ，Ｔｉ／ＮｉＳｉ，Ｔｉ／ＮｉＳｉ2 ，Ｔ
ｉ／ＲｈＳｉ，Ｔｉ／Ｐｔ2 Ｓｉ，Ｔｉ／ＰｔＳｉ，Ｔ
ｉ／ＩｒＳｉ，Ｗ／ＮｉＳｉ2 ，Ｗ／ＮｉＳｉ，Ｗ／Ｒ
ｈＳｉ，Ｗ／Ｐｄ2 Ｓｉ，Ｗ／Ｐｔ2 Ｓｉ，Ｗ／Ｐｔ2
Ｓｉ，Ｗ／ＰｔＳｉ，Ｗ／ＩｒＳｉ、のいずれかである
ことを特徴とする請求項２または３に記載の半導体装置
の配線接続構造であって、これにより上記目的を達成す
るものである。
線であり、該金属配線と半導体金属化合物との組み合わ
せが、Ｔｉ／ＺｒＳｉ2 ，Ｔｉ／ＭｏＳｉ2 ，Ｔｉ／Ｔ
ｉＳｉ2 ，Ｔｉ／Ｐｄ2 Ｓｉ，Ｔｉ／ＣｒＳｉ2 ，Ｔｉ
／ＴａＳｉ2 ，Ｔｉ／ＣｏＳｉ2 ，Ｔｉ／ＣｏＳｉ，Ｔ
ｉ／ＷＳｉ2 ，Ｔｉ／ＮｉＳｉ，Ｔｉ／ＮｉＳｉ2 ，Ｔ
ｉ／ＲｈＳｉ，Ｔｉ／Ｐｔ2 Ｓｉ，Ｔｉ／ＰｔＳｉ，Ｔ
ｉ／ＩｒＳｉ，Ｗ／ＮｉＳｉ2 ，Ｗ／ＮｉＳｉ，Ｗ／Ｒ
ｈＳｉ，Ｗ／Ｐｄ2 Ｓｉ，Ｗ／Ｐｔ2 Ｓｉ，Ｗ／Ｐｔ2
Ｓｉ，Ｗ／ＰｔＳｉ，Ｗ／ＩｒＳｉ、のいずれかである
ことを特徴とする請求項２または３に記載の半導体装置
の配線接続構造であって、これにより上記目的を達成す
るものである。
【００１６】本出願の請求項５の発明は、半導体材料が
Ｇａ−Ａｓであり、ＮタイプＧａ−Ａｓ／Ａｕ／Ａｌ、
ＰタイプＧａ−Ａｓ／Ａｇ／Ａｕ、またはＰタイプＧａ
−Ａｓ／Ｈｆ／Ａｕ接続構造をとることを特徴とする請
求項３に記載の半導体装置の配線接続構造であって、こ
れにより上記目的を達成するものである。
Ｇａ−Ａｓであり、ＮタイプＧａ−Ａｓ／Ａｕ／Ａｌ、
ＰタイプＧａ−Ａｓ／Ａｇ／Ａｕ、またはＰタイプＧａ
−Ａｓ／Ｈｆ／Ａｕ接続構造をとることを特徴とする請
求項３に記載の半導体装置の配線接続構造であって、こ
れにより上記目的を達成するものである。
【００１７】本出願の請求項６の発明は、半導体材料が
Ａｌ−Ａｓであり、ＮタイプＡｌ−Ａｓ／Ａｕ／Ｐｔ接
続構造をとることを特徴とする請求項３に記載の半導体
装置の配線接続構造であって、これにより上記目的を達
成するものである。
Ａｌ−Ａｓであり、ＮタイプＡｌ−Ａｓ／Ａｕ／Ｐｔ接
続構造をとることを特徴とする請求項３に記載の半導体
装置の配線接続構造であって、これにより上記目的を達
成するものである。
【００１８】本出願の請求項７の発明は、半導体材料が
Ｓｉであり、ＮタイプＳｉ／Ｐｔ／Ａｌ、ＮタイプＳｉ
／Ａｇ／Ａｌ、ＰタイプＳｉ／Ｔｉ／Ａｌ、ＰタイプＳ
ｉ／Ｔｉ／Ｃｕ、ＰタイプＳｉ／Ａｕ／Ａｇ、Ｐタイプ
Ｓｉ／Ｔｉ／Ａｇ、ＰタイプＳｉ／Ｔｉ／Ｍｏ、Ｐタイ
プＳｉ／Ｔｉ／Ｗ、ＰタイプＳｉ／Ｗ／Ｍｏ接続構造を
とることを特徴とする請求項３に記載の半導体装置の配
線接続構造であって、これにより上記目的を達成するも
のである。
Ｓｉであり、ＮタイプＳｉ／Ｐｔ／Ａｌ、ＮタイプＳｉ
／Ａｇ／Ａｌ、ＰタイプＳｉ／Ｔｉ／Ａｌ、ＰタイプＳ
ｉ／Ｔｉ／Ｃｕ、ＰタイプＳｉ／Ａｕ／Ａｇ、Ｐタイプ
Ｓｉ／Ｔｉ／Ａｇ、ＰタイプＳｉ／Ｔｉ／Ｍｏ、Ｐタイ
プＳｉ／Ｔｉ／Ｗ、ＰタイプＳｉ／Ｗ／Ｍｏ接続構造を
とることを特徴とする請求項３に記載の半導体装置の配
線接続構造であって、これにより上記目的を達成するも
のである。
【００１９】本出願の請求項８の発明は、半導体材料
と、非単一結晶性半導体材料と、半導体金属化合物と金
属材料とが接続した構造をとることを特徴とする請求項
１ないし７のいずれかに記載の半導体装置の配線接続構
造であって、これにより上記目的を達成するものであ
る。
と、非単一結晶性半導体材料と、半導体金属化合物と金
属材料とが接続した構造をとることを特徴とする請求項
１ないし７のいずれかに記載の半導体装置の配線接続構
造であって、これにより上記目的を達成するものであ
る。
【００２０】本出願の請求項９の発明は、半導体材料と
接する非単一結晶性半導体の膜厚を、半導体材料層中の
拡散層膜厚未満としたことを特徴とする請求項８に記載
の半導体装置の配線接続構造であって、これにより上記
目的を達成するものである。
接する非単一結晶性半導体の膜厚を、半導体材料層中の
拡散層膜厚未満としたことを特徴とする請求項８に記載
の半導体装置の配線接続構造であって、これにより上記
目的を達成するものである。
【００２１】本出願の請求項１０の発明は、非単一結晶
性半導体材料と接する半導体金属化合物の膜厚を、非単
一結晶性半導体領域の膜厚未満としたことを特徴とする
請求項８または９に記載の半導体装置の配線接続構造で
あって、これにより上記目的を達成するものである。
性半導体材料と接する半導体金属化合物の膜厚を、非単
一結晶性半導体領域の膜厚未満としたことを特徴とする
請求項８または９に記載の半導体装置の配線接続構造で
あって、これにより上記目的を達成するものである。
【００２２】本出願の請求項１１の発明は、非単一性結
晶性半導体材料の膜厚は、非単一結晶性半導体材料と半
導体金属化合物の層と接触した場合、非単一結晶性内を
トンネル電流が流れる程度の膜厚としたことを特徴とす
る請求項８ないし１０のいずれかに記載の半導体装置の
配線接続構造であって、これにより上記目的を達成する
ものである。
晶性半導体材料の膜厚は、非単一結晶性半導体材料と半
導体金属化合物の層と接触した場合、非単一結晶性内を
トンネル電流が流れる程度の膜厚としたことを特徴とす
る請求項８ないし１０のいずれかに記載の半導体装置の
配線接続構造であって、これにより上記目的を達成する
ものである。
【００２３】本出願の請求項１２の発明は、半導体材料
と接する半導体金属化合物の仕事関数と、金属配線が接
触している半導体材料の仕事関数との比較において、半
導体金属化合物の仕事関数は、金属配線より大きいもの
であることを特徴とする請求項１ないし１１のいずれか
に記載の半導体装置の配線接続構造であって、これによ
り上記目的を達成するものである。
と接する半導体金属化合物の仕事関数と、金属配線が接
触している半導体材料の仕事関数との比較において、半
導体金属化合物の仕事関数は、金属配線より大きいもの
であることを特徴とする請求項１ないし１１のいずれか
に記載の半導体装置の配線接続構造であって、これによ
り上記目的を達成するものである。
【００２４】本出願の請求項１３の発明は、半導体材料
と、非単一結晶性半導体材料と、半導体金属化合物と金
属材料とが接続した構造をとる半導体装置の配線接続構
造の製造方法であって、非単一結晶性半導体材料を形成
する手段としてプラズマ発生源を他にもったイオンエッ
チングを用い、その後同装置内で水素イオンを発生させ
非単一結晶性半導体層の除去を行うことを特徴とする半
導体装置の配線接続構造の製造方法であって、これによ
り上記目的を達成するものである。
と、非単一結晶性半導体材料と、半導体金属化合物と金
属材料とが接続した構造をとる半導体装置の配線接続構
造の製造方法であって、非単一結晶性半導体材料を形成
する手段としてプラズマ発生源を他にもったイオンエッ
チングを用い、その後同装置内で水素イオンを発生させ
非単一結晶性半導体層の除去を行うことを特徴とする半
導体装置の配線接続構造の製造方法であって、これによ
り上記目的を達成するものである。
【００２５】
【作用】本出願に係る発明の作用について、以下に図面
を参考にしながら説明する。図１を参照する。図１
（ａ）は配線接続構造の構成要素の接続前の状態を模式
的に示すものであり、図１（ｂ）は同じく接続後の状態
を模式的に示すものである。
を参考にしながら説明する。図１を参照する。図１
（ａ）は配線接続構造の構成要素の接続前の状態を模式
的に示すものであり、図１（ｂ）は同じく接続後の状態
を模式的に示すものである。
【００２６】本出願の請求項１の発明は、接続形成後の
構造を示す図１（ｂ）に例示するように、半導体材料１
（図示例示ではＳｉ）と配線２（図示例示では金属配
線）との間に、半導体材料１と仕事関数の剥離した材料
３（図示例示ではシリサイド）を介在させて、半導体材
料１と配線２との間をトンネル電流が流れる高電位障壁
とした構造の半導体装置の配線接続構造である。
構造を示す図１（ｂ）に例示するように、半導体材料１
（図示例示ではＳｉ）と配線２（図示例示では金属配
線）との間に、半導体材料１と仕事関数の剥離した材料
３（図示例示ではシリサイド）を介在させて、半導体材
料１と配線２との間をトンネル電流が流れる高電位障壁
とした構造の半導体装置の配線接続構造である。
【００２７】一般に、接続、例えば通常のオーミック接
続において、図２（Ａ）に示すごとく、配線２／半導体
材料１接続が、金属／半導体接続である場合、接続部の
ショットキー障壁（図中、模式的にグラフＩ1 ，Ｉ2 で
示す）を電子等が昇って行く場合と、ショットキー障壁
のトンネル効果で電子等が移動（浸み出す）すること
で、良好なオーミック接続が得られると考えられてい
る。図２（Ａ）において、符号Ｅ1 でショットキー障壁
Ｉ1 を昇る電子等を示し、このときの上昇挙動をＩＩで
模式的に示す。また、符号Ｅ2 でトンネル移動する電子
等を示し、このときの移動状態をＩＩＩで模式的に示
す。障壁Ｉ1 を昇る場合、配線２（金属）と半導体材料
１の障壁高さが低い方が有利である。一方、後者のトン
ネル電流の場合、障壁部のバンド（界面１０付近の障壁
のグラフＩ1 ，Ｉ2 参照）を強く曲げると、障壁の厚さ
Ｗ1 が薄くなるため（図２（Ｂ）の符号Ｗ2 参照）、ト
ンネルしやすくなると考えられる。
続において、図２（Ａ）に示すごとく、配線２／半導体
材料１接続が、金属／半導体接続である場合、接続部の
ショットキー障壁（図中、模式的にグラフＩ1 ，Ｉ2 で
示す）を電子等が昇って行く場合と、ショットキー障壁
のトンネル効果で電子等が移動（浸み出す）すること
で、良好なオーミック接続が得られると考えられてい
る。図２（Ａ）において、符号Ｅ1 でショットキー障壁
Ｉ1 を昇る電子等を示し、このときの上昇挙動をＩＩで
模式的に示す。また、符号Ｅ2 でトンネル移動する電子
等を示し、このときの移動状態をＩＩＩで模式的に示
す。障壁Ｉ1 を昇る場合、配線２（金属）と半導体材料
１の障壁高さが低い方が有利である。一方、後者のトン
ネル電流の場合、障壁部のバンド（界面１０付近の障壁
のグラフＩ1 ，Ｉ2 参照）を強く曲げると、障壁の厚さ
Ｗ1 が薄くなるため（図２（Ｂ）の符号Ｗ2 参照）、ト
ンネルしやすくなると考えられる。
【００２８】本出願の請求項１の発明は、半導体材料１
と配線との間に、半導体材料１と仕事関数の剥離した材
料を介在させて、半導体材料１と配線２との間をトンネ
ル電流が流れる高電位障壁とした構造をとるので、例え
ば配線２（金属）と半導体材料１との間に配線２（金
属）と半導体材料１間よりショットキー障壁のバンドを
強く曲げることで、図２（Ｂ）に模式的に示したように
障壁Ｉ3 ，Ｉ4 の厚さＷ2 が薄くなり、トンネルしやす
い状態となる。
と配線との間に、半導体材料１と仕事関数の剥離した材
料を介在させて、半導体材料１と配線２との間をトンネ
ル電流が流れる高電位障壁とした構造をとるので、例え
ば配線２（金属）と半導体材料１との間に配線２（金
属）と半導体材料１間よりショットキー障壁のバンドを
強く曲げることで、図２（Ｂ）に模式的に示したように
障壁Ｉ3 ，Ｉ4 の厚さＷ2 が薄くなり、トンネルしやす
い状態となる。
【００２９】即ちこの発明は、半導体材料１と配線２と
の間に故意にショットキー障壁高さの高い材料３を介在
させて、トンネル電流による接続を支配的にすることに
よって、コンタクトを確保するという技術である。即
ち、図１のような構造にした結果、図２（Ｂ）に示すよ
うに、トンネル電流 Ｊｔ〜ｅｘｐ（−ｑφBn／ＥDD） が支配的になって、図２（Ａ）のような障壁を昇る電流 が主である場合と異なる挙動を示すようにし、これによ
ってコンタクトを確保す
の間に故意にショットキー障壁高さの高い材料３を介在
させて、トンネル電流による接続を支配的にすることに
よって、コンタクトを確保するという技術である。即
ち、図１のような構造にした結果、図２（Ｂ）に示すよ
うに、トンネル電流 Ｊｔ〜ｅｘｐ（−ｑφBn／ＥDD） が支配的になって、図２（Ａ）のような障壁を昇る電流 が主である場合と異なる挙動を示すようにし、これによ
ってコンタクトを確保す
【００３０】図１（ａ）において、符号Ｆで半導体材料
１であるＳｉのフェルミ準位を示す。符号ΔＤ2 で示す
のは、半導体材料１と仕事関数の剥離した材料３である
シリサイド等の半導体金属化合物と、上記半導体材料１
（Ｓｉ）との、仕事関数の差を示す。Ｐｄ2 Ｓｉの場
合、剥離の度合いを表すこのΔＤ2 は、約０．７５であ
る。この材料３は、バリア（障壁）を高くして、トンネ
ル電流の寄与を高くする物質から成るものであればよ
い。
１であるＳｉのフェルミ準位を示す。符号ΔＤ2 で示す
のは、半導体材料１と仕事関数の剥離した材料３である
シリサイド等の半導体金属化合物と、上記半導体材料１
（Ｓｉ）との、仕事関数の差を示す。Ｐｄ2 Ｓｉの場
合、剥離の度合いを表すこのΔＤ2 は、約０．７５であ
る。この材料３は、バリア（障壁）を高くして、トンネ
ル電流の寄与を高くする物質から成るものであればよ
い。
【００３１】また、図１（ａ）において符号ΔＤ1 で示
すのは、配線２の材料と、上記半導体材料（Ｓｉ）との
仕事関数の差を示す。配線２の材料がＴｉである場合、
このΔＤ1 は、約０．５である。
すのは、配線２の材料と、上記半導体材料（Ｓｉ）との
仕事関数の差を示す。配線２の材料がＴｉである場合、
このΔＤ1 は、約０．５である。
【００３２】よって、図示の構造は、半導体材料１と配
線２線との間に、半導体金属化合物を介在させるととも
に、該半導体金属化合物３の半導体材料１とのショット
キー障壁高（仕事関数の差ΔＤ2 で規定される）は、配
線２と半導体材料１とのショットキー障壁高（仕事関数
の差ΔＤ1 で規定される）より大きいものとした構造と
いうことができる。
線２線との間に、半導体金属化合物を介在させるととも
に、該半導体金属化合物３の半導体材料１とのショット
キー障壁高（仕事関数の差ΔＤ2 で規定される）は、配
線２と半導体材料１とのショットキー障壁高（仕事関数
の差ΔＤ1 で規定される）より大きいものとした構造と
いうことができる。
【００３３】各種の半導体材料／配線用金属について、
ショットキー障壁高の測定値を次の表１ないし表３に示
す。
ショットキー障壁高の測定値を次の表１ないし表３に示
す。
【表１】 ショットキー障壁高（Ｖｏｌｔ ａｔ ３０
０Ｋ）
０Ｋ）
【表２】
【表３】
【００３４】また、半導体材料と接する半導体金属化合
物の仕事関数と、金属配線が接触している半導体材料の
仕事関数との比較において、半導体金属化合物の仕事関
数は、金属配線より大きいものである構造ということが
できる。
物の仕事関数と、金属配線が接触している半導体材料の
仕事関数との比較において、半導体金属化合物の仕事関
数は、金属配線より大きいものである構造ということが
できる。
【００３５】本出願の請求項２の発明は、半導体材料１
と配線２との間に、半導体金属化合物３を介在させると
ともに、該半導体金属化合物３の半導体材料１とのショ
ットキー障壁高は、配線２と半導体材料１とのショット
キー障壁高より大きいものとした配線接続構造で、この
構成も、上記したのと同様の作用をもたらす。
と配線２との間に、半導体金属化合物３を介在させると
ともに、該半導体金属化合物３の半導体材料１とのショ
ットキー障壁高は、配線２と半導体材料１とのショット
キー障壁高より大きいものとした配線接続構造で、この
構成も、上記したのと同様の作用をもたらす。
【００３６】請求項１，２の発明によれば、電気的に安
定したオーミック接合が可能となるまた、例えば、微細
接続孔内の完全な自然酸化膜の除去も可能となる。
定したオーミック接合が可能となるまた、例えば、微細
接続孔内の完全な自然酸化膜の除去も可能となる。
【００３７】請求項３〜７の発明は、上記請求項１及び
／または２の発明を更に具体化したものである。
／または２の発明を更に具体化したものである。
【００３８】本出願の請求項８の発明は、図３（ａ）
（ｂ）に模式的に示すように、半導体材料１（図示例示
ではＳｉ）と、非単一結晶性半導体材料４（図示例示で
はアモルファスＳｉ）あるいは非結晶性半導体材料４′
と、半導体金属化合物３（図示例示ではシリサイド）と
配線２として金属材料とが接続した構造をとった請求項
１ないし４のいずれかに記載の半導体装置の配線接続構
造である。
（ｂ）に模式的に示すように、半導体材料１（図示例示
ではＳｉ）と、非単一結晶性半導体材料４（図示例示で
はアモルファスＳｉ）あるいは非結晶性半導体材料４′
と、半導体金属化合物３（図示例示ではシリサイド）と
配線２として金属材料とが接続した構造をとった請求項
１ないし４のいずれかに記載の半導体装置の配線接続構
造である。
【００３９】本発明によれば、非単一結晶性半導体材料
４（非結晶Ｓｉ等）を予め形成して、その後のシリサイ
ド等の半導体金属化合物３を形成できるため、該シリサ
イド等より低温度で安定して形成でき、特性の良い接続
構造を得ることができる。
４（非結晶Ｓｉ等）を予め形成して、その後のシリサイ
ド等の半導体金属化合物３を形成できるため、該シリサ
イド等より低温度で安定して形成でき、特性の良い接続
構造を得ることができる。
【００４０】請求項９ないし１１の発明は、この請求項
８の発明において、非単一結晶性半導体または半導体金
属化合物の膜厚を規定したもので、これにより接合リー
ク特性の改良、あるいはコンタクト性の向上を実現した
ものである。
８の発明において、非単一結晶性半導体または半導体金
属化合物の膜厚を規定したもので、これにより接合リー
ク特性の改良、あるいはコンタクト性の向上を実現した
ものである。
【００４１】本発明によれば、例えば半導体金属化合物
（シリサイド等）を薄く形成することによって、接合リ
ーク特性を改良し、あるいはコンタクト性を向上でき
る。
（シリサイド等）を薄く形成することによって、接合リ
ーク特性を改良し、あるいはコンタクト性を向上でき
る。
【００４２】請求項１３の発明は、半導体材料と、非単
一結晶性半導体材料と、半導体金属化合物と金属材料と
が接続した構造をとる半導体装置の配線接続構造の製造
の際、非単一結晶性半導体材料を形成する手段として、
プラズマ発生源を他にもったイオンエッチングを用い、
その後同装置内で水素イオンを発生させ、非単一結晶性
半導体層の除去を行う製造方法である。この発明によれ
ば、半導体金属化合物としてのシリサイドを薄く膜厚制
御して形成でき、接続リークの悪化を防止できる。か
つ、イオンエネルギーの小さいスパッタエッチングを用
いることができるため、非単一性半導体材料（非結晶Ｓ
ｉ）を膜厚制御性良く形成できる。また単一結晶性半導
体材料（非結晶Ｓｉ）を活性水素で除去するようにする
ことができ、これにより厚く形成した場合の非結晶Ｓｉ
等をｉｎ−ｓｉｔｅで即ちプロセス内同時的に薄く形成
できる。また、完全に自然酸化膜は除去でき、よってＴ
ｉ等の基板上に形成した物質は、基板材料である例えば
Ｓｉとのみ反応するので、形成すべき例えばシリサイド
であるＴｉＳｉ2 等の膜厚制御は容易となる。
一結晶性半導体材料と、半導体金属化合物と金属材料と
が接続した構造をとる半導体装置の配線接続構造の製造
の際、非単一結晶性半導体材料を形成する手段として、
プラズマ発生源を他にもったイオンエッチングを用い、
その後同装置内で水素イオンを発生させ、非単一結晶性
半導体層の除去を行う製造方法である。この発明によれ
ば、半導体金属化合物としてのシリサイドを薄く膜厚制
御して形成でき、接続リークの悪化を防止できる。か
つ、イオンエネルギーの小さいスパッタエッチングを用
いることができるため、非単一性半導体材料（非結晶Ｓ
ｉ）を膜厚制御性良く形成できる。また単一結晶性半導
体材料（非結晶Ｓｉ）を活性水素で除去するようにする
ことができ、これにより厚く形成した場合の非結晶Ｓｉ
等をｉｎ−ｓｉｔｅで即ちプロセス内同時的に薄く形成
できる。また、完全に自然酸化膜は除去でき、よってＴ
ｉ等の基板上に形成した物質は、基板材料である例えば
Ｓｉとのみ反応するので、形成すべき例えばシリサイド
であるＴｉＳｉ2 等の膜厚制御は容易となる。
【００４３】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定を受けるものではない。
【００４４】実施例１ この実施例は、本発明を、Ｓｉ半導体装置特にＭＯＳ半
導体装置における金属配線接続構造について適用したも
のである。図４に本実施例の配線接続構造を示す。
導体装置における金属配線接続構造について適用したも
のである。図４に本実施例の配線接続構造を示す。
【００４５】本実施例の配線接続構造は、コンタクトホ
ールをなす接続孔１９の埋め込み配線接続構造におい
て、図５（Ａ）に示すような、配線２（金属材料）／バ
リアメタル２３（ＴｉＮ）／Ｔｉ２４／Ｓｉ１もしくは
図５（Ｂ）に示すような配線２１（金属材料）／バリア
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物２
（ＴｉＳｉ2 ）／Ｓｉ１の接続構造を採用するととも
に、この構造について、図４に示すように、Ｔｉ２４ま
たは半導体金属化合物３であるＴｉＳｉ2 と基板１（Ｓ
ｉ）との間に、非単一結晶性半導体材料４であるここで
はアモルファスＳｉを形成したものである。
ールをなす接続孔１９の埋め込み配線接続構造におい
て、図５（Ａ）に示すような、配線２（金属材料）／バ
リアメタル２３（ＴｉＮ）／Ｔｉ２４／Ｓｉ１もしくは
図５（Ｂ）に示すような配線２１（金属材料）／バリア
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物２
（ＴｉＳｉ2 ）／Ｓｉ１の接続構造を採用するととも
に、この構造について、図４に示すように、Ｔｉ２４ま
たは半導体金属化合物３であるＴｉＳｉ2 と基板１（Ｓ
ｉ）との間に、非単一結晶性半導体材料４であるここで
はアモルファスＳｉを形成したものである。
【００４６】接続構造を配線層２（金属材料）／バリア
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物３
（ＴｉＳｉ2 ）／非単一結晶性半導体材料４（非結晶Ｓ
ｉ）／Ｓｉ１構造とすることで、微細接続孔の電気的接
続を安定して形成する。
メタル２３（ＴｉＮ）／Ｔｉ２４／半導体金属化合物３
（ＴｉＳｉ2 ）／非単一結晶性半導体材料４（非結晶Ｓ
ｉ）／Ｓｉ１構造とすることで、微細接続孔の電気的接
続を安定して形成する。
【００４７】微細化が進むと、微細接続構造内Ｓｉ表面
上のＳｉＯ2 膜を除去しきれないが、その下地Ｓｉ基板
の拡散層の膜厚以下になる程度形成できるイオンエッチ
ングを成膜装置でインプロセス同時進行的にｉｎ−ｓｉ
ｔｅで行い、同時にＳｉＯ2の非結晶化を施すと、その
結果その後Ｔｉを成膜させると、非結晶ＳｉとＴｉとの
反応が、従来のＳｉ基板との反応より比べ均一にかつ低
温度で進行する。よって安定した膜厚のシリサイドを形
成できる。特にその後Ｔｉ成膜後４００℃程度の熱処理
を加えることで、更に安定した電気的接続を得られる。
上のＳｉＯ2 膜を除去しきれないが、その下地Ｓｉ基板
の拡散層の膜厚以下になる程度形成できるイオンエッチ
ングを成膜装置でインプロセス同時進行的にｉｎ−ｓｉ
ｔｅで行い、同時にＳｉＯ2の非結晶化を施すと、その
結果その後Ｔｉを成膜させると、非結晶ＳｉとＴｉとの
反応が、従来のＳｉ基板との反応より比べ均一にかつ低
温度で進行する。よって安定した膜厚のシリサイドを形
成できる。特にその後Ｔｉ成膜後４００℃程度の熱処理
を加えることで、更に安定した電気的接続を得られる。
【００４８】実施例２ 本実施例は、更に具体的に、ＭＯＳトランジスタ（ＭＯ
ＳＦＥＴ）を形成した例である。本実施例のＭＯＳトラ
ンジスタは、次の製造プロセスにより製造される。図６
ないし図１０を参照する。
ＳＦＥＴ）を形成した例である。本実施例のＭＯＳトラ
ンジスタは、次の製造プロセスにより製造される。図６
ないし図１０を参照する。
【００４９】（ａ）図６を参照する。本実施では、Ｓｉ
（１００）基板１上に素子分離領域１２（ＬＯＣＯＳ−
ＳｉＯ2 ）及びゲート絶縁膜１７（ＳｉＯ2 ）とゲート
材１５（ポリＳｉ）から成るゲート領域を形成させる。
更にＬＤＤイオン注入を行い、ＬＤＤ領域１４ａ，１４
ｂを形成する。そして全面に以下条件でＳｉ酸化膜を形
成させる。 条件 ガス ＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝２５０／２５０／
１００ｓｃｃｍ 温度 ４２０℃ 圧力 １３．３Ｐａ 膜厚 ０．２５μｍ
（１００）基板１上に素子分離領域１２（ＬＯＣＯＳ−
ＳｉＯ2 ）及びゲート絶縁膜１７（ＳｉＯ2 ）とゲート
材１５（ポリＳｉ）から成るゲート領域を形成させる。
更にＬＤＤイオン注入を行い、ＬＤＤ領域１４ａ，１４
ｂを形成する。そして全面に以下条件でＳｉ酸化膜を形
成させる。 条件 ガス ＳｉＨ4 ／Ｏ2 ／Ｎ2 ＝２５０／２５０／
１００ｓｃｃｍ 温度 ４２０℃ 圧力 １３．３Ｐａ 膜厚 ０．２５μｍ
【００５０】さらに、以下条件で全面エッチバックを行
い、ゲートにサイドウォール１６ａ，１６ｂを形成す
る。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
い、ゲートにサイドウォール１６ａ，１６ｂを形成す
る。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
【００５１】その後、ソース／ドレイン領域１３ａ，１
３ｂ形成のための不純物イオン注入を以下の条件で行
い、図６の構造を得る。 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅｌ５／
ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2
３ｂ形成のための不純物イオン注入を以下の条件で行
い、図６の構造を得る。 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅｌ５／
ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2
【００５２】（ｂ）その後、層間膜１８を、例えば、Ｔ
ＥＯＳを用いたＣＶＤ酸化膜により、下記条件で形成す
る。 条件 ガス ＴＥＯＳ＝５０ｓｃｃｍ、 圧力 ４０Ｐａ 温度 ７２０℃ 膜厚 ４００ｎｍ
ＥＯＳを用いたＣＶＤ酸化膜により、下記条件で形成す
る。 条件 ガス ＴＥＯＳ＝５０ｓｃｃｍ、 圧力 ４０Ｐａ 温度 ７２０℃ 膜厚 ４００ｎｍ
【００５３】更に、ＢＰＣＧ等の膜を例えば下記条件で
成膜させる。 ガス ＳｉＨ4 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2 ／Ｎ2
＝８０／７／７／１０００／３２０００ｓｃｃｍ 温度 ４００℃ 圧力 １０１３２５Ｐａ 膜厚 ５００ｎｍ以上により、層間膜形成を行
う。
成膜させる。 ガス ＳｉＨ4 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2 ／Ｎ2
＝８０／７／７／１０００／３２０００ｓｃｃｍ 温度 ４００℃ 圧力 １０１３２５Ｐａ 膜厚 ５００ｎｍ以上により、層間膜形成を行
う。
【００５４】レジストパターニング後、ドライエッチン
グでコンタクトホールをなす接続孔１９を形成する（図
７参照）。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
グでコンタクトホールをなす接続孔１９を形成する（図
７参照）。 条件 ガス Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦパワー １２００Ｗ 圧力 ２Ｐａ
【００５５】さらに、コンタクトイオン注入を行うこと
により、接合領域を形成させる。 条件例 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅ
ｌ１５／ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2 そしてその後、１０５０℃で５秒の活性化アニールを行
う。
により、接合領域を形成させる。 条件例 条件 Ｎチャネル用イオン注入：Ａｓ２０ｋｅＶ，５ｅ
ｌ１５／ｃｍ2 Ｐチャネル用イオン注入：ＢＦ2 ２０ｋｅＶ，３ｅｌ５
／ｃｍ2 そしてその後、１０５０℃で５秒の活性化アニールを行
う。
【００５６】（ｃ）ＩＣＰソフトエッチングを用いた低
エネルギーＡｒイオンエッチングで、自然酸化膜の除去
を行う。 条件例 条件 ガス Ａｒ＝２０ｓｃｃｍ ＩＣＰパワー １０００Ｗ ＲＦパワー １００Ｗ 圧力 ０．３Ｐａ この状態で同時に単結晶Ｓｉ上に非単一結晶性半導体材
料４として非結晶性（アモルファス）Ｓｉを形成する
（図８参照）。
エネルギーＡｒイオンエッチングで、自然酸化膜の除去
を行う。 条件例 条件 ガス Ａｒ＝２０ｓｃｃｍ ＩＣＰパワー １０００Ｗ ＲＦパワー １００Ｗ 圧力 ０．３Ｐａ この状態で同時に単結晶Ｓｉ上に非単一結晶性半導体材
料４として非結晶性（アモルファス）Ｓｉを形成する
（図８参照）。
【００５７】更に、チャンバー内に水素を導入しＩＣＰ
で水素イオン化させ、活性水素により、ソフトエッチン
グにより、ある程度活性Ｓｉとなった非結晶Ｓｉを水素
と結合させ、ＳｉＨ4 化を行い、非結晶Ｓｉの除去を行
う。但し、非結晶Ｓｉは完全には活性Ｓｉとなっていな
いので完全に非結晶Ｓｉの除去は行わないが、ある程度
非結晶Ｓｉの除去を行うことで膜厚を制御させ、薄膜化
した非結晶Ｓｉはトンネル電流を流すことが可能となり
電気的に良好なコンタクトが得られるように制御する。
で水素イオン化させ、活性水素により、ソフトエッチン
グにより、ある程度活性Ｓｉとなった非結晶Ｓｉを水素
と結合させ、ＳｉＨ4 化を行い、非結晶Ｓｉの除去を行
う。但し、非結晶Ｓｉは完全には活性Ｓｉとなっていな
いので完全に非結晶Ｓｉの除去は行わないが、ある程度
非結晶Ｓｉの除去を行うことで膜厚を制御させ、薄膜化
した非結晶Ｓｉはトンネル電流を流すことが可能となり
電気的に良好なコンタクトが得られるように制御する。
【００５８】（ｄ）次に連続してコンタクト埋め込みを
行う。Ｔｉ２０形成、及びＴｉＮ２０′形成を連続して
行う。この時のＴｉ２０の成膜温度を４５０℃とするこ
とで、ＴｉとＳｉ界面部でシリサイド化させる。 Ｔｉ成膜条件例 パワー ４ｋＷ 成膜温度 ４５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ ＴｉＮ成膜条件例 ガス Ａｒ／Ｎ2 ＝４０／７０ｓｃｃｍ パワー ５ｋＷ 圧力 ０．４７Ｐａ 膜厚 ７０ｎｍ
行う。Ｔｉ２０形成、及びＴｉＮ２０′形成を連続して
行う。この時のＴｉ２０の成膜温度を４５０℃とするこ
とで、ＴｉとＳｉ界面部でシリサイド化させる。 Ｔｉ成膜条件例 パワー ４ｋＷ 成膜温度 ４５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ ＴｉＮ成膜条件例 ガス Ａｒ／Ｎ2 ＝４０／７０ｓｃｃｍ パワー ５ｋＷ 圧力 ０．４７Ｐａ 膜厚 ７０ｎｍ
【００５９】更に、下記条件でＣＶＤＷを堆積させ、メ
タルプラグ２１としてＷプラグを形成する。 条件 ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ４００ｎｍ
タルプラグ２１としてＷプラグを形成する。 条件 ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ４００ｎｍ
【００６０】更に、下記条件のエッチングで、接続孔２
内のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
内のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
【００６１】（ｅ）以下、下記のようにＡｌ−Ｓｉ２６
／Ｔｉ２５をスパッタで形成する。 Ｔｉ２５成膜条件例 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
／Ｔｉ２５をスパッタで形成する。 Ｔｉ２５成膜条件例 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
【００６２】次に、金属配線材料２６として、Ａｌ−Ｓ
ｉ（１％）を成膜する。 成膜条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７Ｐａ
ｉ（１％）を成膜する。 成膜条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７Ｐａ
【００６３】その後、レジストパターニング及び下記条
件でのドライエッチングでＡｌ−Ｓｉ／Ｔｉ配線層を形
成させる。これによって、図１０に示す配線が完成す
る。 条件 ガス ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃ
ｃｍ マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ０．０１６Ｐａ
件でのドライエッチングでＡｌ−Ｓｉ／Ｔｉ配線層を形
成させる。これによって、図１０に示す配線が完成す
る。 条件 ガス ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃ
ｃｍ マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ０．０１６Ｐａ
【００６４】実施例３ 本実施例は、接続リークの低減化のために、形成するシ
リサイド３の膜厚を、非単一結晶性半導体層４の膜厚よ
り薄くした例である。工程時には、この実施例３は、実
施例２の（ｃ）（ｄ）の部分のみの変更である。
リサイド３の膜厚を、非単一結晶性半導体層４の膜厚よ
り薄くした例である。工程時には、この実施例３は、実
施例２の（ｃ）（ｄ）の部分のみの変更である。
【００６５】（ｃ）自然酸化膜の除去をＥＣＲプラズマ
源より発生した水素イオンを基板側に２００Ｖバイアス
を印加した状態で照射する。Ｓｉ−Ｏボンドが切れると
同時に、ＨでＯの還元がなされる。 条件例 ガス条件 Ｈ2 ＝５０ｓｃｃｍ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋｅＶ バイアス ２００Ｖ アモルファスＳｉ層の膜厚 ２０ｎｍ
源より発生した水素イオンを基板側に２００Ｖバイアス
を印加した状態で照射する。Ｓｉ−Ｏボンドが切れると
同時に、ＨでＯの還元がなされる。 条件例 ガス条件 Ｈ2 ＝５０ｓｃｃｍ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋｅＶ バイアス ２００Ｖ アモルファスＳｉ層の膜厚 ２０ｎｍ
【００６６】（ｄ）次にｉｎ−ｓｉｔｅで、下記条件に
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成により制御
性のよいＥＣＲＣＶＤ法で、１０ｎｍのＴｉを形成し
た。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６
ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成により制御
性のよいＥＣＲＣＶＤ法で、１０ｎｍのＴｉを形成し
た。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６
ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
【００６７】更に、下記条件でＣＶＤＷを堆積させる。 条件 ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ４００ｎｍ
【００６８】その後、下記条件のエッチングで接続孔内
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉコンタクト構造を得る。
【００６９】実施例４ 本実施例は、さらに、安定したオーミック接続を得るた
めに、非単一結晶性半導体層４の膜厚を、トンネル電流
の流れるレベルの厚さにした例である。
めに、非単一結晶性半導体層４の膜厚を、トンネル電流
の流れるレベルの厚さにした例である。
【００７０】本実施例は、実施例２の（ｃ）（ｄ）の部
分のみの変更で行った。
分のみの変更で行った。
【００７１】（ｃ）ヘリコン波を有するプラズマ発生源
より、低エネルギーのＡｒ+ イオンを生成させ、かつ基
板に低ＲＦバイアスを印加することで、自然酸化膜の除
去および非結晶Ｓｉ（非単一結晶性半導体層）をその膜
厚を制御しながら、イオンエッチングを行う。 条件例 ガス Ａｒ＝２０ｓｃｃｍ ヘリコン波パワー １３．５６ＭＨｚ １ｋＷ ＲＦパワー ５０Ｗ 非結晶膜厚 １０ｎｍ
より、低エネルギーのＡｒ+ イオンを生成させ、かつ基
板に低ＲＦバイアスを印加することで、自然酸化膜の除
去および非結晶Ｓｉ（非単一結晶性半導体層）をその膜
厚を制御しながら、イオンエッチングを行う。 条件例 ガス Ａｒ＝２０ｓｃｃｍ ヘリコン波パワー １３．５６ＭＨｚ １ｋＷ ＲＦパワー ５０Ｗ 非結晶膜厚 １０ｎｍ
【００７２】（ｄ）次にｉｎ−ｓｉｔｅで、下記条件に
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成のため、制
御性の良いＣＲＣＶＤ法で１０ｎｍのＴｉを形成した。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６
ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
残り２ｎｍ分だけ非結晶領域４を形成する。
よりＴｉＮ／Ｔｉを成膜する。薄いＴｉ形成のため、制
御性の良いＣＲＣＶＤ法で１０ｎｍのＴｉを形成した。 Ｔｉ成膜条件 ガス条件 ＴｉＣｌ4 ／Ｈ2 ＝２０／５０ｓｃｃｍ 成膜温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ 膜厚 １０ｎｍ ＴｉＮ成膜条件例 ガス条件 ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ＝２０／２６／６
ｓｃｃｍ 温度 ４２０℃ 圧力 ０．１３Ｐａ マイクロ波 ２．８ｋＷ この状態で、Ｔｉ膜は、５ｎｍ程度ＴｉＳｉ2 化する。
残り２ｎｍ分だけ非結晶領域４を形成する。
【００７３】実施例５ この実施例５は、安定したオーミック接続を得るための
手法である。本実施例は、実施例２の（ｄ）の部分の変
更のみで行った。
手法である。本実施例は、実施例２の（ｄ）の部分の変
更のみで行った。
【００７４】（ｄ）ショットキー障壁のＴｉより大きい
シリサイドを形成するための膜を、Ｔｉ下に形成させ、
熱処理でシリサイド化する。例えば、Ｐｄを形成させ、
熱処理でＰｄ2 Ｓｉを形成させる。
シリサイドを形成するための膜を、Ｔｉ下に形成させ、
熱処理でシリサイド化する。例えば、Ｐｄを形成させ、
熱処理でＰｄ2 Ｓｉを形成させる。
【００７５】Ｐｄ形成条件 パワー ４ｋＷ 成膜温度 ４５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
【００７６】成膜すると同時にＰｄ2 Ｓｉを形成させ
る。Ｐｄ2 ＳｉのＮ−Ｓｉに対するバリアハイトは０．
７５ｅＶであり、Ｔｉの０．５ｅＶより高い。その後連
続してＴｉを形成させる。 Ｔｉ成膜条件 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
る。Ｐｄ2 ＳｉのＮ−Ｓｉに対するバリアハイトは０．
７５ｅＶであり、Ｔｉの０．５ｅＶより高い。その後連
続してＴｉを形成させる。 Ｔｉ成膜条件 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ
【００７７】さらにＴｉＮを連続して形成する。 ＴｉＮ成膜条件例 ガス条件 Ａｒ／Ｎ2 ＝４０／７０ｓｃｃｍ パワー ５ｋＷ 圧力 ０．４７Ｐａ 膜厚 ７０ｎｍ
【００７８】更に、下記条件でＣＶＤＷを堆積させる。 条件 ガス ＷＦ6 ／Ｈ2 ＝９５／５５０ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ４００ｎｍ
【００７９】更に下記条件のエッチバックで、接続孔内
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉ／Ｐｄ2 Ｓｉ／Ｓｉコン
タクト構造を得る。
のみにＷを形成する。 条件 ガス ＳＦ6 ＝５０ｓｃｃｍ マイクロ波パワー ８５０Ｗ ＲＦパワー １５０Ｗ 圧力 １．３３Ｐａ 本プロセスでＷ／ＴｉＮ／Ｔｉ／Ｐｄ2 Ｓｉ／Ｓｉコン
タクト構造を得る。
【００８０】実施例６ 上記各実施例ではＳｉ半導体装置について本発明を適用
したが、この実施例ではＧａ−Ａｓ基板を用いて図１４
に示す接続構造を形成した。
したが、この実施例ではＧａ−Ａｓ基板を用いて図１４
に示す接続構造を形成した。
【００８１】本実施例では、まずＧａ−Ａｓ基板１上
に、Ｓｉ酸化膜を形成させる。形成条件は、実施例１に
おけるプラズマＳｉＯ2 形成条件と同一とした。ここで
はＳｉＯ2 膜は、例えば０．５μｍ膜厚で形成する。
に、Ｓｉ酸化膜を形成させる。形成条件は、実施例１に
おけるプラズマＳｉＯ2 形成条件と同一とした。ここで
はＳｉＯ2 膜は、例えば０．５μｍ膜厚で形成する。
【００８２】その後レジストパターン及びドライエッチ
ングで、上記ＳｉＯ2 に接続孔１９を形成させる。条件
は、実施例１におけると同一とした。
ングで、上記ＳｉＯ2 に接続孔１９を形成させる。条件
は、実施例１におけると同一とした。
【００８３】その後、Ａｕ２０１を例えば下記条件でス
パッタ成膜する。 条件例 ガス Ａｒ＝２５ｓｃｃｍ スパッタパワー ４ｋＷ、 圧力 ０．４７Ｐａ 膜厚 ３０ｎｍ
パッタ成膜する。 条件例 ガス Ａｒ＝２５ｓｃｃｍ スパッタパワー ４ｋＷ、 圧力 ０．４７Ｐａ 膜厚 ３０ｎｍ
【００８４】更に、Ａｌ２０２を例えば下記条件でスパ
ッタ成膜する。
ッタ成膜する。
【００８５】条件例 ガス Ａｒ＝２５ｓｃｃｍ スパッタパワー ５ｋＷ 圧力 ０．４７Ｐａ 膜厚 ３０ｎｍ
【００８６】レジストパターン後、フッ酸と燐酸との混
合液でＡｌのみのウエットエッチングを行い、パターニ
ングする。
合液でＡｌのみのウエットエッチングを行い、パターニ
ングする。
【００８７】更に、王水でＡｕのみのウエットエッチン
グを行い、パターンニングする。
グを行い、パターンニングする。
【００８８】上記によって図１４に示す接続構造を得
た。
た。
【００８９】
【発明の効果】本発明により、微細構造の配線について
も、電気的に安定したオーミック接合が可能となり、安
定した配線構造が得られる半導体装置の配線接続構造及
びその製造方法を提供することができた。
も、電気的に安定したオーミック接合が可能となり、安
定した配線構造が得られる半導体装置の配線接続構造及
びその製造方法を提供することができた。
【図１】発明の構成及び作用の説明図である。
【図２】発明の作用説明のための図であり、半導体材料
−配線間の接続挙動を示す図である。
−配線間の接続挙動を示す図である。
【図３】発明の構成及び作用の説明図である。
【図４】実施例１の構造を示す断面図である。
【図５】比較対比として、従来構造を示す断面図であ
る。
る。
【図６】実施例１の工程を順に断面図で示す図である
（１）。
（１）。
【図７】実施例１の工程を順に断面図で示す図である
（２）。
（２）。
【図８】実施例１の工程を順に断面図で示す図である
（３）。
（３）。
【図９】実施例１の工程を順に断面図で示す図である
（４）。
（４）。
【図１０】実施例１の工程を順に断面図で示す図である
（５）。
（５）。
【図１１】従来例の工程を順に断面図で示す図である
（１）。
（１）。
【図１２】従来例の工程を順に断面図で示す図である
（２）。
（２）。
【図１３】従来例の工程を順に断面図で示す図である
（３）。
（３）。
【図１４】実施例６の接続構造を示す断面図である。
１ 半導体材料（Ｓｉ） ２ 配線 ３ 半導体材料と仕事関数の乖離した材料（半導体金
属化合物） ４ 非単一結晶性半導体材料（アモルファスＳｉ）
属化合物） ４ 非単一結晶性半導体材料（アモルファスＳｉ）
Claims (13)
- 【請求項１】半導体材料と配線との間に、半導体材料と
仕事関数の乖離した材料を介在させて半導体材料と配線
との間をトンネル電流が流れる高電位障壁とした構造の
半導体装置の配線接続構造。 - 【請求項２】半導体材料と配線との間に、半導体金属化
合物もしくは金属材料を介在させるとともに、該半導体
金属化合物もしくは金属材料の半導体材料との仕事関数
の差は、配線と半導体材料との仕事関数の差より大きい
ものとしたことを特徴とする半導体装置の配線接続構
造。 - 【請求項３】半導体材料が、Ｓｉ，Ｇａ−Ａｓ，Ｇａ−
Ａｌ−Ａｓ，またはＡｌ−Ａｓのいずれかであることを
特徴とする請求項１または２に記載の半導体装置の配線
接続構造。 - 【請求項４】配線が金属配線であり、該金属配線と半導
体金属化合物との組み合わせが、Ｔｉ／ＺｒＳｉ2 ，Ｔ
ｉ／ＭｏＳｉ2 ，Ｔｉ／ＴｉＳｉ2 ，Ｔｉ／Ｐｄ2 Ｓ
ｉ，Ｔｉ／ＣｒＳｉ2 ，Ｔｉ／ＴａＳｉ2 ，Ｔｉ／Ｃｏ
Ｓｉ2 ，Ｔｉ／ＣｏＳｉ，Ｔｉ／ＷＳｉ2 ，Ｔｉ／Ｎｉ
Ｓｉ，Ｔｉ／ＮｉＳｉ2 ，Ｔｉ／ＲｈＳｉ，Ｔｉ／Ｐｔ
2 Ｓｉ，Ｔｉ／ＰｔＳｉ，Ｔｉ／ＩｒＳｉ，Ｗ／ＮｉＳ
ｉ2 ，Ｗ／ＮｉＳｉ，Ｗ／ＲｈＳｉ，Ｗ／Ｐｄ2 Ｓｉ，
Ｗ／Ｐｔ2 Ｓｉ，Ｗ／ＰｔＳｉ，Ｗ／ＩｒＳｉのいずれ
かであることを特徴とする請求項２または３に記載の半
導体装置の配線接続構造。 - 【請求項５】半導体材料がＧａ−Ａｓであり、Ｎタイプ
Ｇａ−Ａｓ／Ａｕ／Ａｌ、ＰタイプＧａ−Ａｓ／Ａｇ／
Ａｕ、またはＰタイプＧａ−Ａｓ／Ｈｆ／Ａｕ接続構造
をとることを特徴とする請求項３に記載の半導体装置の
配線接続構造。 - 【請求項６】半導体材料がＡｌ−Ａｓであり、Ｎタイプ
Ａｌ−Ａｓ／Ａｕ／Ｐｔ接続構造をとることを特徴とす
る請求項３に記載の半導体装置の配線接続構造。 - 【請求項７】半導体材料がＳｉであり、ＮタイプＳｉ／
Ｐｔ／Ａｌ、ＮタイプＳｉ／Ａｇ／Ａｌ、ＰタイプＳｉ
／Ｔｉ／Ａｌ、ＰタイプＳｉ／Ｔｉ／Ｃｕ、ＰタイプＳ
ｉ／Ａｕ／Ａｇ、ＰタイプＳｉ／Ｔｉ／Ａｇ、Ｐタイプ
Ｓｉ／Ｔｉ／Ｍｏ、ＰタイプＳｉ／Ｔｉ／Ｗ、Ｐタイプ
Ｓｉ／Ｗ／Ｍｏ接続構造をとることを特徴とする請求項
３に記載の半導体装置の配線接続構造。 - 【請求項８】半導体材料と、非単一結晶性半導体材料
と、半導体金属化合物と金属材料とが接続した構造をと
ることを特徴とする請求項１ないし７のいずれかに記載
の半導体装置の配線接続構造。 - 【請求項９】半導体材料と接する非単一結晶性半導体の
膜厚を、半導体材料層中の拡散層膜厚未満としたことを
特徴とする請求項８に記載の半導体装置の配線接続構
造。 - 【請求項１０】非単一結晶性半導体材料と接する半導体
金属化合物の膜厚を、非単一結晶性半導体領域の膜厚未
満としたことを特徴とする請求項８または９に記載の半
導体装置の配線接続構造。 - 【請求項１１】非単一性結晶性半導体材料の膜厚は、非
単一結晶性半導体材料と半導体金属化合物の層と接触し
た場合、非単一結晶性内をトンネル電流が流れる程度の
膜厚としたことを特徴とする請求項８ないし１０のいず
れかに記載の半導体装置の配線接続構造。 - 【請求項１２】半導体材料と接する半導体金属化合物の
仕事関数と、金属配線が接触している半導体材料の仕事
関数との比較において、半導体金属化合物の仕事関数
は、金属配線より大きいものであることを特徴とする請
求項１ないし１１のいずれかに記載の半導体装置の配線
接続構造。 - 【請求項１３】半導体材料と、非単一結晶性半導体材料
と、半導体金属化合物と金属材料とが接続した構造をと
る半導体装置の配線接続構造の製造方法であって、非単
一結晶性半導体材料を形成する手段としてプラズマ発生
源を他にもったイオンエッチングを用い、その後同装置
内で水素イオンを発生させ非単一結晶性半導体層の除去
を行うことを特徴とする半導体装置の配線接続構造の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5471494A JP3480031B2 (ja) | 1994-02-28 | 1994-02-28 | 配線接続構造を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5471494A JP3480031B2 (ja) | 1994-02-28 | 1994-02-28 | 配線接続構造を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240416A true JPH07240416A (ja) | 1995-09-12 |
| JP3480031B2 JP3480031B2 (ja) | 2003-12-15 |
Family
ID=12978483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5471494A Expired - Fee Related JP3480031B2 (ja) | 1994-02-28 | 1994-02-28 | 配線接続構造を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3480031B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150362A (ja) * | 2007-03-07 | 2007-06-14 | Tokyo Electron Ltd | 成膜方法 |
| JP2014090051A (ja) * | 2012-10-30 | 2014-05-15 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1994
- 1994-02-28 JP JP5471494A patent/JP3480031B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150362A (ja) * | 2007-03-07 | 2007-06-14 | Tokyo Electron Ltd | 成膜方法 |
| JP2014090051A (ja) * | 2012-10-30 | 2014-05-15 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3480031B2 (ja) | 2003-12-15 |
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