JP3284707B2 - ゲート電極構造の形成方法 - Google Patents
ゲート電極構造の形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置におけるゲ
ート電極構造の形成方法に関する。
ート電極構造の形成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進展する中、微
細加工技術への要求は益々厳しいものになってきてい
る。半導体装置の製造プロセスにおけるドライエッチン
グ技術に関しても例外ではなく、高精度の加工を目指
し、種々の検討が進められている。
細加工技術への要求は益々厳しいものになってきてい
る。半導体装置の製造プロセスにおけるドライエッチン
グ技術に関しても例外ではなく、高精度の加工を目指
し、種々の検討が進められている。
【０００３】近年のＳＲＡＭ製造技術においては、セル
フアラインコンタクト（ＳＡＣ）プロセスの利用によっ
てセルサイズの縮小化が達成されている。以下、図７及
び図８の半導体素子の模式的な一部断面図を用いて、Ｓ
ＡＣプロセスを簡単に説明する。
フアラインコンタクト（ＳＡＣ）プロセスの利用によっ
てセルサイズの縮小化が達成されている。以下、図７及
び図８の半導体素子の模式的な一部断面図を用いて、Ｓ
ＡＣプロセスを簡単に説明する。
【０００４】［工程−１０］ 例えば、シリコン半導体基板から成る半導体基板１０の
表面に、ＳｉＯ2から成るゲート酸化膜１２を形成した
後、ポリシリコン層１４及びタングステンシリサイド
（ＷＳｉX）から成るシリサイド層１６を堆積させる。
その後、ＳｉＯ2から成る酸化膜をシリサイド層１６上
に形成し、フォトリソグラフィ技術及びドライエッチン
グ技術によって酸化膜をパターニングする（図７の
（Ａ）参照）。こうして得られた酸化膜はオフセット酸
化膜２０とも呼ばれ、オフセット酸化膜２０の下方に次
の工程でゲート電極が形成される。
表面に、ＳｉＯ2から成るゲート酸化膜１２を形成した
後、ポリシリコン層１４及びタングステンシリサイド
（ＷＳｉX）から成るシリサイド層１６を堆積させる。
その後、ＳｉＯ2から成る酸化膜をシリサイド層１６上
に形成し、フォトリソグラフィ技術及びドライエッチン
グ技術によって酸化膜をパターニングする（図７の
（Ａ）参照）。こうして得られた酸化膜はオフセット酸
化膜２０とも呼ばれ、オフセット酸化膜２０の下方に次
の工程でゲート電極が形成される。
【０００５】［工程−２０］ 即ち、オフセット酸化膜２０をマスクとして用いて、シ
リサイド層１６及びポリシリコン層１４をＲＩＥ法にて
ドライエッチングする（図７の（Ｂ）参照）。こうし
て、パターニングされたポリシリコン層１４及びシリサ
イド層１６から成るポリサイド構造を有するゲート電極
１８が形成される。ドライエッチングの条件によって
は、ドライエッチング用ガスとポリシリコンやシリサイ
ドとの反応によって生成した反応生成物で、ゲート電極
１８の側壁が被覆される場合がある。この場合には、例
えばフッ酸を用いて、かかる反応生成物を除去する。
リサイド層１６及びポリシリコン層１４をＲＩＥ法にて
ドライエッチングする（図７の（Ｂ）参照）。こうし
て、パターニングされたポリシリコン層１４及びシリサ
イド層１６から成るポリサイド構造を有するゲート電極
１８が形成される。ドライエッチングの条件によって
は、ドライエッチング用ガスとポリシリコンやシリサイ
ドとの反応によって生成した反応生成物で、ゲート電極
１８の側壁が被覆される場合がある。この場合には、例
えばフッ酸を用いて、かかる反応生成物を除去する。
【０００６】［工程−３０］ その後、ＬＤＤイオン注入を行った後、ゲート電極１８
の側壁にゲートサイドウォールを形成するために、全面
にＳｉＯ2から成る絶縁膜２２を堆積させる（図７の
（Ｃ）参照）。
の側壁にゲートサイドウォールを形成するために、全面
にＳｉＯ2から成る絶縁膜２２を堆積させる（図７の
（Ｃ）参照）。
【０００７】［工程−４０］ 次いで、ＳｉＯ2から成る絶縁膜２２をエッチバックし
て、ゲート電極１８の側壁にゲートサイドウォール２２
Ａを形成する。尚、ゲートサイドウォール２２Ａはオフ
セット酸化膜２０の側壁にも延びている。また、同時
に、半導体基板１０の表面に形成されたゲート酸化膜１
２の一部分も除去する（図８の（Ａ）参照）。こうし
て、ゲート酸化膜１２、ポリシリコン層１４、シリサイ
ド層１６、ゲートサイドウォール２２Ａ、及びオフセッ
ト酸化膜２０から成るゲート電極構造が形成される。
て、ゲート電極１８の側壁にゲートサイドウォール２２
Ａを形成する。尚、ゲートサイドウォール２２Ａはオフ
セット酸化膜２０の側壁にも延びている。また、同時
に、半導体基板１０の表面に形成されたゲート酸化膜１
２の一部分も除去する（図８の（Ａ）参照）。こうし
て、ゲート酸化膜１２、ポリシリコン層１４、シリサイ
ド層１６、ゲートサイドウォール２２Ａ、及びオフセッ
ト酸化膜２０から成るゲート電極構造が形成される。
【０００８】［工程−５０］ その後、不純物イオン注入を行い、ソース・ドレイン領
域を形成する。
域を形成する。
【０００９】［工程−６０］ 次いで、ソース・ドレイン領域上及びゲートサイドウォ
ール２２Ａ上に、例えばポリシリコンから成る配線層２
４を形成する（図８の（Ｂ）参照）。オフセット酸化膜
２０及びゲートサイドウォール２２Ａは、層間絶縁膜と
してそのまま残される。
ール２２Ａ上に、例えばポリシリコンから成る配線層２
４を形成する（図８の（Ｂ）参照）。オフセット酸化膜
２０及びゲートサイドウォール２２Ａは、層間絶縁膜と
してそのまま残される。
【００１０】
【発明が解決しようとする課題】上記のＳＡＣプロセス
においては、［工程−３０］において、約７００゜Ｃに
半導体基板を加熱した状態で、ＣＶＤ法にてＳｉＯ2か
ら成る絶縁膜２２を形成する。絶縁膜２２が堆積し始め
る前に、半導体基板１０が約７００゜Ｃに加熱されてい
るため、ＷＳｉXから成るシリサイド層１６中でＷＳｉX
から成るシリサイドグレインが成長し、図７の（Ｃ）に
示すように、シリサイド層１６はゲート電極１８の側壁
からホイスカー状に突出した状態となる。この部分を１
６Ｂで示す。そのため、図８の（Ｂ）に示すように、ゲ
ート電極１８と配線層２４との間の絶縁耐圧の劣化を招
くという問題がある。また、このようなシリサイド層１
６がゲート電極１８の側壁から突出することによって、
ゲートサイドウォール２２Ａにオーバーハング部分が形
成される場合があり、その結果、ポリシリコンから成る
配線層２４の成膜時にストリンガー（配線層２４のエッ
チング後に残る自然酸化膜の筋状の残渣）が発生する虞
もある。
においては、［工程−３０］において、約７００゜Ｃに
半導体基板を加熱した状態で、ＣＶＤ法にてＳｉＯ2か
ら成る絶縁膜２２を形成する。絶縁膜２２が堆積し始め
る前に、半導体基板１０が約７００゜Ｃに加熱されてい
るため、ＷＳｉXから成るシリサイド層１６中でＷＳｉX
から成るシリサイドグレインが成長し、図７の（Ｃ）に
示すように、シリサイド層１６はゲート電極１８の側壁
からホイスカー状に突出した状態となる。この部分を１
６Ｂで示す。そのため、図８の（Ｂ）に示すように、ゲ
ート電極１８と配線層２４との間の絶縁耐圧の劣化を招
くという問題がある。また、このようなシリサイド層１
６がゲート電極１８の側壁から突出することによって、
ゲートサイドウォール２２Ａにオーバーハング部分が形
成される場合があり、その結果、ポリシリコンから成る
配線層２４の成膜時にストリンガー（配線層２４のエッ
チング後に残る自然酸化膜の筋状の残渣）が発生する虞
もある。
【００１１】従って、本発明の目的は、ゲート電極１８
と配線層２４との間の絶縁耐圧の劣化を招くことがな
く、ゲートサイドウォール２２Ａにオーバーハング部分
が形成されることがない、半導体装置におけるゲート電
極構造の形成方法を提供することにある。
と配線層２４との間の絶縁耐圧の劣化を招くことがな
く、ゲートサイドウォール２２Ａにオーバーハング部分
が形成されることがない、半導体装置におけるゲート電
極構造の形成方法を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様にかかるゲート電極構造の形成
方法は、 （イ）半導体基板上にゲート酸化膜、ポリシリコン層及
びシリサイド層を形成する工程と、 （ロ）シリサイド層及びポリシリコン層をエッチング
し、次いで、エッチングによって生成された反応生成物
でシリサイド層及びポリシリコン層の側壁が被覆された
状態で反応生成物をプラズマ酸化法にて酸化する工程、
から成ることを特徴とする。
めの本発明の第１の態様にかかるゲート電極構造の形成
方法は、 （イ）半導体基板上にゲート酸化膜、ポリシリコン層及
びシリサイド層を形成する工程と、 （ロ）シリサイド層及びポリシリコン層をエッチング
し、次いで、エッチングによって生成された反応生成物
でシリサイド層及びポリシリコン層の側壁が被覆された
状態で反応生成物をプラズマ酸化法にて酸化する工程、
から成ることを特徴とする。
【００１３】この場合、反応生成物は、Ｓｉ系化合物で
あって且つ酸化物を生成し得るものであることが望まし
い。
あって且つ酸化物を生成し得るものであることが望まし
い。
【００１４】上記の目的を達成するための本発明の第２
の態様にかかるゲート電極構造の形成方法は、 （イ）半導体基板上にゲート酸化膜、ポリシリコン層、
シリサイド層及びオフセット酸化膜を形成する工程と、 （ロ）オフセット酸化膜をエッチング用マスクとしてシ
リサイド層及びポリシリコン層をエッチングする工程
と、（ハ）ＬＤＤ構造形成のためのイオン注入を行う工程
と、 （ニ）全面に絶縁膜を形成した後、該絶縁膜をエッチバ
ックすることによってゲートサイドウォールを形成する
工程と、 （ホ）ソース／ドレイン領域形成のためのイオン注入を
行う工程、 から成り、前記工程（ニ）において全面に絶
縁膜を形成する際にシリサイド層中で横方向に成長する
シリサイドグレインをポリシリコン層側壁から突出させ
ないために、シリサイド層の側壁がポリシリコン層の側
壁よりも凹むように、シリサイド層のエッチングを行う
ことを特徴とする。
の態様にかかるゲート電極構造の形成方法は、 （イ）半導体基板上にゲート酸化膜、ポリシリコン層、
シリサイド層及びオフセット酸化膜を形成する工程と、 （ロ）オフセット酸化膜をエッチング用マスクとしてシ
リサイド層及びポリシリコン層をエッチングする工程
と、（ハ）ＬＤＤ構造形成のためのイオン注入を行う工程
と、 （ニ）全面に絶縁膜を形成した後、該絶縁膜をエッチバ
ックすることによってゲートサイドウォールを形成する
工程と、 （ホ）ソース／ドレイン領域形成のためのイオン注入を
行う工程、 から成り、前記工程（ニ）において全面に絶
縁膜を形成する際にシリサイド層中で横方向に成長する
シリサイドグレインをポリシリコン層側壁から突出させ
ないために、シリサイド層の側壁がポリシリコン層の側
壁よりも凹むように、シリサイド層のエッチングを行う
ことを特徴とする。
【００１５】上記の目的を達成するための本発明の第３
の態様にかかるゲート電極構造の形成方法は、 （イ）半導体基板上にゲート酸化膜、ポリシリコン層及
びシリサイド層を形成する工程と、 （ロ）半導体基板を所定の温度に加熱する工程と、 （ハ）シリサイド層及びポリシリコン層をエッチングす
る工程、から成ることを特徴とする。
の態様にかかるゲート電極構造の形成方法は、 （イ）半導体基板上にゲート酸化膜、ポリシリコン層及
びシリサイド層を形成する工程と、 （ロ）半導体基板を所定の温度に加熱する工程と、 （ハ）シリサイド層及びポリシリコン層をエッチングす
る工程、から成ることを特徴とする。
【００１６】この場合、（ハ）の工程の後に、（ニ）ゲ
ートサイドウォールを形成するために全面に絶縁膜を堆
積させる工程を更に含み、（ロ）の工程における所定の
温度は、（ニ）の工程における絶縁膜を堆積させるため
に半導体基板を加熱する温度以上とすることができる。
ートサイドウォールを形成するために全面に絶縁膜を堆
積させる工程を更に含み、（ロ）の工程における所定の
温度は、（ニ）の工程における絶縁膜を堆積させるため
に半導体基板を加熱する温度以上とすることができる。
【００１７】本発明の第１〜第３の態様に係るゲート電
極構造の形成方法においては、（イ）の工程において、
ゲート電極形成予定領域上方のシリサイド層上にオフセ
ット酸化膜を形成することが好ましい。
極構造の形成方法においては、（イ）の工程において、
ゲート電極形成予定領域上方のシリサイド層上にオフセ
ット酸化膜を形成することが好ましい。
【００１８】
【作用】本発明の第１の態様にかかるゲート電極構造の
形成方法においては、反応生成物の酸化物によってシリ
サイド層及びポリシリコン層の側壁が被覆される。それ
故、ゲートサイドウォールを形成するためにＣＶＤ法に
て絶縁膜を形成するとき、約７００゜Ｃに半導体基板を
加熱しても、シリサイド層中で成長したシリサイドグレ
インがゲート電極の側壁から突出することを抑制するこ
とができる。
形成方法においては、反応生成物の酸化物によってシリ
サイド層及びポリシリコン層の側壁が被覆される。それ
故、ゲートサイドウォールを形成するためにＣＶＤ法に
て絶縁膜を形成するとき、約７００゜Ｃに半導体基板を
加熱しても、シリサイド層中で成長したシリサイドグレ
インがゲート電極の側壁から突出することを抑制するこ
とができる。
【００１９】また、本発明の第２の態様にかかるゲート
電極構造の形成方法においては、シリサイド層の側壁が
ポリシリコン層の側壁よりも凹むように、シリサイド層
のエッチングを行う。それ故、ゲートサイドウォールを
形成するためにＣＶＤ法にて絶縁膜を形成するとき、約
７００゜Ｃに半導体基板を加熱するが、シリサイド層中
でシリサイドグレインが横方向に成長しても、シリサイ
ド層がゲート電極の側壁から突出することを防止するこ
とができる。
電極構造の形成方法においては、シリサイド層の側壁が
ポリシリコン層の側壁よりも凹むように、シリサイド層
のエッチングを行う。それ故、ゲートサイドウォールを
形成するためにＣＶＤ法にて絶縁膜を形成するとき、約
７００゜Ｃに半導体基板を加熱するが、シリサイド層中
でシリサイドグレインが横方向に成長しても、シリサイ
ド層がゲート電極の側壁から突出することを防止するこ
とができる。
【００２０】本発明の第３の態様にかかるゲート電極構
造の形成方法においては、半導体基板上にゲート酸化
膜、ポリシリコン層及びシリサイド層を形成した後、半
導体基板を所定の温度に加熱する。それ故、シリサイド
層中でのシリサイドグレインの横方向への成長が、この
加熱の間に概ね完了する。従って、以降の工程でシリサ
イド層及びポリシリコン層をエッチングし、次いで、ゲ
ートサイドウォールを形成するためにＣＶＤ法にて絶縁
膜を形成するとき、約７００゜Ｃに半導体基板を加熱し
ても、シリサイド層中でシリサイドグレインが横方向に
成長することが無い。それ故、シリサイド層がゲート電
極の側壁から突出することを防止することができる。
造の形成方法においては、半導体基板上にゲート酸化
膜、ポリシリコン層及びシリサイド層を形成した後、半
導体基板を所定の温度に加熱する。それ故、シリサイド
層中でのシリサイドグレインの横方向への成長が、この
加熱の間に概ね完了する。従って、以降の工程でシリサ
イド層及びポリシリコン層をエッチングし、次いで、ゲ
ートサイドウォールを形成するためにＣＶＤ法にて絶縁
膜を形成するとき、約７００゜Ｃに半導体基板を加熱し
ても、シリサイド層中でシリサイドグレインが横方向に
成長することが無い。それ故、シリサイド層がゲート電
極の側壁から突出することを防止することができる。
【００２１】
【実施例】以下、図面を参照して、実施例に基づき本発
明のゲート電極形成方法を説明する。
明のゲート電極形成方法を説明する。
【００２２】（実施例１） 実施例１は、本発明の第１の態様に係るゲート電極構造
の形成方法に関する。以下、半導体素子の模式的な一部
断面図である図１及び図２を参照して、実施例１の方法
を説明する。
の形成方法に関する。以下、半導体素子の模式的な一部
断面図である図１及び図２を参照して、実施例１の方法
を説明する。
【００２３】［工程−１００］ 例えば、シリコン半導体基板から成る半導体基板１０の
表面に、熱酸化法にてＳｉＯ2から成り厚さ１０ｎｍの
ゲート酸化膜１２を形成した後、厚さ１００ｎｍのｎ+
ポリシリコン層１４及び厚さ１００ｎｍのタングステン
シリサイド（ＷＳｉX）から成るシリサイド層１６を、
例えば以下の条件のＣＶＤ法によって、ゲート酸化膜１
２上に順に堆積させる。ｎ+ポリシリコン層１４の形成 使用ガス ： ＳｉＨ4／ＰＨ3（ＳｉＨ4ベース０．５
％）＝４００／１００sccm 圧力 ： ４０Ｐａ 基板温度 ： ５５０゜Ｃ タングステンシリサイドから成るシリサイド層１６の形
成 使用ガス ： ＳｉＨ4／ＷＦ6＝１０００／１０sccm 圧力 ： ２７Ｐａ 基板温度 ： ３６０゜Ｃ
表面に、熱酸化法にてＳｉＯ2から成り厚さ１０ｎｍの
ゲート酸化膜１２を形成した後、厚さ１００ｎｍのｎ+
ポリシリコン層１４及び厚さ１００ｎｍのタングステン
シリサイド（ＷＳｉX）から成るシリサイド層１６を、
例えば以下の条件のＣＶＤ法によって、ゲート酸化膜１
２上に順に堆積させる。ｎ+ポリシリコン層１４の形成 使用ガス ： ＳｉＨ4／ＰＨ3（ＳｉＨ4ベース０．５
％）＝４００／１００sccm 圧力 ： ４０Ｐａ 基板温度 ： ５５０゜Ｃ タングステンシリサイドから成るシリサイド層１６の形
成 使用ガス ： ＳｉＨ4／ＷＦ6＝１０００／１０sccm 圧力 ： ２７Ｐａ 基板温度 ： ３６０゜Ｃ
【００２４】その後、ＳｉＯ2から成る酸化膜をシリサ
イド層１６上に形成し、フォトリソグラフィ技術及びド
ライエッチング技術によって酸化膜をパターニングする
（図１の（Ａ）参照）。こうしてオフセット酸化膜２０
が形成される。オフセット酸化膜２０の下方に次の工程
でゲート電極が形成される。
イド層１６上に形成し、フォトリソグラフィ技術及びド
ライエッチング技術によって酸化膜をパターニングする
（図１の（Ａ）参照）。こうしてオフセット酸化膜２０
が形成される。オフセット酸化膜２０の下方に次の工程
でゲート電極が形成される。
【００２５】［工程−１１０］ 次に、オフセット酸化膜２０をマスクとして用いて、タ
ングステンシリサイドから成るシリサイド層１６及びポ
リシリコン層１４をＥＣＲプラズマエッチング装置を用
いてドライエッチングする（図１の（Ｂ）参照）。パタ
ーニングされたポリシリコン層１４及びタングステンシ
リサイドから成るシリサイド層１６から構成されたポリ
サイド構造を有するゲート電極１８を形成することがで
きる。ドライエッチングの条件を、例えば以下のとおり
とすることができる。 使用ガス ： Ｃｌ2／Ｏ2＝７５／１５sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ４０Ｗ（２ＭＨｚ） 基板温度 ： −１０゜Ｃ
ングステンシリサイドから成るシリサイド層１６及びポ
リシリコン層１４をＥＣＲプラズマエッチング装置を用
いてドライエッチングする（図１の（Ｂ）参照）。パタ
ーニングされたポリシリコン層１４及びタングステンシ
リサイドから成るシリサイド層１６から構成されたポリ
サイド構造を有するゲート電極１８を形成することがで
きる。ドライエッチングの条件を、例えば以下のとおり
とすることができる。 使用ガス ： Ｃｌ2／Ｏ2＝７５／１５sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ４０Ｗ（２ＭＨｚ） 基板温度 ： −１０゜Ｃ
【００２６】シリサイド層１６及びポリシリコン層１４
が異方性エッチングされる際、シリサイド層１６及びポ
リシリコン層１４の側壁は、反応生成物３０によって被
覆された状態となる（図１の（Ｂ）参照）。従来のゲー
ト電極構造の形成方法においては、この反応生成物３０
を、例えばフッ酸を用いて除去する。実施例１の方法に
おいては、この反応生成物３０を除去しない。反応生成
物３０の組成は主にＳｉＣｌXであり、他に、ＳｉＯX、
ＷＣｌX、ＳｉＯXＣｌY等が含まれる。尚、反応生成物
３０は、オフセット酸化膜２０の側壁にも延びている。
が異方性エッチングされる際、シリサイド層１６及びポ
リシリコン層１４の側壁は、反応生成物３０によって被
覆された状態となる（図１の（Ｂ）参照）。従来のゲー
ト電極構造の形成方法においては、この反応生成物３０
を、例えばフッ酸を用いて除去する。実施例１の方法に
おいては、この反応生成物３０を除去しない。反応生成
物３０の組成は主にＳｉＣｌXであり、他に、ＳｉＯX、
ＷＣｌX、ＳｉＯXＣｌY等が含まれる。尚、反応生成物
３０は、オフセット酸化膜２０の側壁にも延びている。
【００２７】このように、エッチングによって生成され
た反応生成物３０でシリサイド層１６及びポリシリコン
層１４の側壁が被覆された状態で、次に、反応生成物３
０を酸化する。反応生成物３０の酸化は、マイクロ波ダ
ウンストリームアッシャー装置を用いて、例えば以下の
条件にて行うことができる。 使用ガス ： Ｏ2＝１００sccm 圧力 ： ５Ｐａ マイクロ波パワー： １０００Ｗ（２．４５ＧＨｚ） 基板温度 ： ３００゜Ｃ 時間 ： １０分
た反応生成物３０でシリサイド層１６及びポリシリコン
層１４の側壁が被覆された状態で、次に、反応生成物３
０を酸化する。反応生成物３０の酸化は、マイクロ波ダ
ウンストリームアッシャー装置を用いて、例えば以下の
条件にて行うことができる。 使用ガス ： Ｏ2＝１００sccm 圧力 ： ５Ｐａ マイクロ波パワー： １０００Ｗ（２．４５ＧＨｚ） 基板温度 ： ３００゜Ｃ 時間 ： １０分
【００２８】これによって、シリサイド層１６及びポリ
シリコン層１４の側壁は、反応生成物の酸化物３０Ａで
被覆された状態となる（図１の（Ｃ）参照）。反応生成
物の酸化物３０Ａの主な組成は、ＳｉＯXＣｌYである。
シリコン層１４の側壁は、反応生成物の酸化物３０Ａで
被覆された状態となる（図１の（Ｃ）参照）。反応生成
物の酸化物３０Ａの主な組成は、ＳｉＯXＣｌYである。
【００２９】この［工程−１１０］において、シリサイ
ド層１６及びポリシリコン層１４のドライエッチングの
ためにＣｌ2／Ｏ2ガスを用いたが、この代わりに、Ｃｌ
2／Ｏ2ガスを用いて主にシリサイド層１６をドライエッ
チングし、次いで、ＨＢｒ／Ｏ2ガスやＨＩ／Ｏ2ガスを
用いて、ポリシリコン層１４のドライエッチングを行っ
てもよい。ＨＢｒ／Ｏ2ガス又はＨＩ／Ｏ2を用いた場合
のドライエッチング条件を以下に例示する。 使用ガス ： ＨＢｒ（又はＨＩ）／Ｏ2＝１２
０／４sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ３０Ｗ（２ＭＨｚ） 基板温度 ： −１０゜Ｃ
ド層１６及びポリシリコン層１４のドライエッチングの
ためにＣｌ2／Ｏ2ガスを用いたが、この代わりに、Ｃｌ
2／Ｏ2ガスを用いて主にシリサイド層１６をドライエッ
チングし、次いで、ＨＢｒ／Ｏ2ガスやＨＩ／Ｏ2ガスを
用いて、ポリシリコン層１４のドライエッチングを行っ
てもよい。ＨＢｒ／Ｏ2ガス又はＨＩ／Ｏ2を用いた場合
のドライエッチング条件を以下に例示する。 使用ガス ： ＨＢｒ（又はＨＩ）／Ｏ2＝１２
０／４sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ３０Ｗ（２ＭＨｚ） 基板温度 ： −１０゜Ｃ
【００３０】この場合には、シリサイド層１６及びポリ
シリコン層１４が異方性エッチングされる際、シリサイ
ド層１６及びポリシリコン層１４の側壁は、反応生成物
３０で被覆された状態となる。尚、反応生成物３０の主
な組成は、ＳｉＣｌX＋ＳｉＢｒX等（ＨＩガスを用いた
場合には、ＳｉＣｌX＋ＳｉＩX等）である。また、この
反応生成物３０を酸化することによって、シリサイド層
１６及びポリシリコン層１４の側壁は、反応生成物の酸
化物３０Ａで被覆された状態となる。尚、反応生成物の
酸化物の主な組成は、ＳｉＯXＣｌY＋ＳｉＯXＢｒY（Ｈ
Ｉガスを用いた場合には、ＳｉＯXＣｌY＋ＳｉＯXＩY）
である。
シリコン層１４が異方性エッチングされる際、シリサイ
ド層１６及びポリシリコン層１４の側壁は、反応生成物
３０で被覆された状態となる。尚、反応生成物３０の主
な組成は、ＳｉＣｌX＋ＳｉＢｒX等（ＨＩガスを用いた
場合には、ＳｉＣｌX＋ＳｉＩX等）である。また、この
反応生成物３０を酸化することによって、シリサイド層
１６及びポリシリコン層１４の側壁は、反応生成物の酸
化物３０Ａで被覆された状態となる。尚、反応生成物の
酸化物の主な組成は、ＳｉＯXＣｌY＋ＳｉＯXＢｒY（Ｈ
Ｉガスを用いた場合には、ＳｉＯXＣｌY＋ＳｉＯXＩY）
である。
【００３１】［工程−１２０］ 次に、ＬＤＤイオン注入を行った後、ゲート電極１８の
側壁にゲートサイドウォールを形成するために、全面に
ＳｉＯ2から成る絶縁膜２２を堆積させる（図１の
（Ｄ）参照）。絶縁膜２２の堆積条件を、例えば以下の
とおりとすることができる。 使用ガス ： ＴＥＯＳ＝８００sccm 基板温度 ： ７２０゜Ｃ 圧力 ： １０Ｐａ 膜厚 ： ０．５μｍ
側壁にゲートサイドウォールを形成するために、全面に
ＳｉＯ2から成る絶縁膜２２を堆積させる（図１の
（Ｄ）参照）。絶縁膜２２の堆積条件を、例えば以下の
とおりとすることができる。 使用ガス ： ＴＥＯＳ＝８００sccm 基板温度 ： ７２０゜Ｃ 圧力 ： １０Ｐａ 膜厚 ： ０．５μｍ
【００３２】このような条件でＳｉＯ2から成る絶縁膜
２２を全面に堆積させる際、ＷＳｉXから成るシリサイ
ド層１６中でのＷＳｉXから成るシリサイドグレインの
横方向の成長が反応生成物の酸化物３０Ａによって抑制
される。それ故、シリサイド層１６がゲート電極１８の
側壁から突出することを防止することができる。
２２を全面に堆積させる際、ＷＳｉXから成るシリサイ
ド層１６中でのＷＳｉXから成るシリサイドグレインの
横方向の成長が反応生成物の酸化物３０Ａによって抑制
される。それ故、シリサイド層１６がゲート電極１８の
側壁から突出することを防止することができる。
【００３３】［工程−１３０］ 次いで、ＳｉＯ2から成る絶縁膜２２をエッチバックす
る。これによって、ポリシリコン層１４及びシリサイド
層１６から成るポリサイド構造を有するゲート電極１８
の側壁にゲートサイドウォール２２Ａを形成することが
できる。同時に、半導体基板１０の表面に形成されたゲ
ート酸化膜１２の一部分も除去する（図２の（Ａ）参
照）。尚、ゲートサイドウォール２２Ａはオフセット酸
化膜２０の側壁にも延びている。こうして、ゲート酸化
膜１２、ポリシリコン層１４、シリサイド層１６、ゲー
トサイドウォール２２Ａ、及びオフセット酸化膜２０か
ら成るゲート電極構造が形成される。尚、ＳｉＯ2から
成る絶縁膜２２の全面エッチバックを、例えば以下の条
件で行うことができる。 使用ガス ： Ｃ4Ｆ8＝５０sccm ＲＦバイアス： １２００Ｗ 圧力 ： ２Ｐａ
る。これによって、ポリシリコン層１４及びシリサイド
層１６から成るポリサイド構造を有するゲート電極１８
の側壁にゲートサイドウォール２２Ａを形成することが
できる。同時に、半導体基板１０の表面に形成されたゲ
ート酸化膜１２の一部分も除去する（図２の（Ａ）参
照）。尚、ゲートサイドウォール２２Ａはオフセット酸
化膜２０の側壁にも延びている。こうして、ゲート酸化
膜１２、ポリシリコン層１４、シリサイド層１６、ゲー
トサイドウォール２２Ａ、及びオフセット酸化膜２０か
ら成るゲート電極構造が形成される。尚、ＳｉＯ2から
成る絶縁膜２２の全面エッチバックを、例えば以下の条
件で行うことができる。 使用ガス ： Ｃ4Ｆ8＝５０sccm ＲＦバイアス： １２００Ｗ 圧力 ： ２Ｐａ
【００３４】［工程−１４０］ その後、不純物イオン注入を行い、ソース・ドレイン領
域を形成する。不純物イオン注入を、例えば以下の条件
にて行う。Ｎ型チャネルの形成 Ａｓ ２０ＫｅＶ，５×１０15／ｃｍ2 Ｐ型チャネルの形成 ＢＦ2 ２０ＫｅＶ，３×１０15／ｃｍ2
域を形成する。不純物イオン注入を、例えば以下の条件
にて行う。Ｎ型チャネルの形成 Ａｓ ２０ＫｅＶ，５×１０15／ｃｍ2 Ｐ型チャネルの形成 ＢＦ2 ２０ＫｅＶ，３×１０15／ｃｍ2
【００３５】［工程−１５０］ 次いで、ソース・ドレイン領域上及びゲートサイドウォ
ール２２Ａ上に、例えばポリシリコンから成る配線層２
４を形成する（図２の（Ｂ）参照）。オフセット酸化膜
２０及びゲートサイドウォール２２Ａは、層間絶縁膜と
してそのまま残される。こうして、ＳＡＣプロセスによ
る半導体素子が形成される。
ール２２Ａ上に、例えばポリシリコンから成る配線層２
４を形成する（図２の（Ｂ）参照）。オフセット酸化膜
２０及びゲートサイドウォール２２Ａは、層間絶縁膜と
してそのまま残される。こうして、ＳＡＣプロセスによ
る半導体素子が形成される。
【００３６】（実施例２） 実施例２は、本発明の第２の態様に係るゲート電極構造
の形成方法に関する。以下、半導体素子の模式的な一部
断面図である図３及び図４を参照して、実施例２の方法
を説明する。
の形成方法に関する。以下、半導体素子の模式的な一部
断面図である図３及び図４を参照して、実施例２の方法
を説明する。
【００３７】［工程−２００］ 実施例１の［工程−１００］と同様の工程を経ることに
よって、半導体基板１０上に、ゲート酸化膜１２、ポリ
シリコン層１４、及びタングステンシリサイド（ＷＳｉ
X）から成るシリサイド層１６を形成し、更に、オフセ
ット酸化膜２０を形成する（図３の（Ａ）参照）。
よって、半導体基板１０上に、ゲート酸化膜１２、ポリ
シリコン層１４、及びタングステンシリサイド（ＷＳｉ
X）から成るシリサイド層１６を形成し、更に、オフセ
ット酸化膜２０を形成する（図３の（Ａ）参照）。
【００３８】［工程−２１０］ 次に、オフセット酸化膜２０をマスクとして用いて、シ
リサイド層１６及びポリシリコン層１４をＲＩＥ法にて
ドライエッチングする（図３の（Ｂ）参照）。このと
き、シリサイド層１６の側壁がポリシリコン層１４の側
壁よりも凹むように、シリサイド層のエッチングを行
う。シリサイド層１６の凹部を１６Ａで示す。こうし
て、パターニングされたポリシリコン層１４及びシリサ
イド層１６から構成されたポリサイド構造を有するゲー
ト電極１８が形成される。ドライエッチングの条件を、
例えば以下のとおりとすることができる。 使用ガス ： Ｃｌ2／Ｏ2＝７５／１５sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ４０Ｗ（２ＭＨｚ） 基板温度 ： ３０゜Ｃ
リサイド層１６及びポリシリコン層１４をＲＩＥ法にて
ドライエッチングする（図３の（Ｂ）参照）。このと
き、シリサイド層１６の側壁がポリシリコン層１４の側
壁よりも凹むように、シリサイド層のエッチングを行
う。シリサイド層１６の凹部を１６Ａで示す。こうし
て、パターニングされたポリシリコン層１４及びシリサ
イド層１６から構成されたポリサイド構造を有するゲー
ト電極１８が形成される。ドライエッチングの条件を、
例えば以下のとおりとすることができる。 使用ガス ： Ｃｌ2／Ｏ2＝７５／１５sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ４０Ｗ（２ＭＨｚ） 基板温度 ： ３０゜Ｃ
【００３９】実施例１においてはエッチング時の基板温
度を−１０゜Ｃとした。一方、実施例２においては、エ
ッチング時の基板温度を３０゜Ｃとする。このように、
エッチング時の基板温度を、実施例１より高くすること
によって、Ｃｌ2／Ｏ2ガスを用いた場合、ポリシリコン
層１４のエッチング速度よりもシリサイド層１６のエッ
チング速度の方が早くなる。Ｃｌ2／Ｏ2ガスを用いる場
合、シリサイド層１６及びポリシリコン層１４中のＳｉ
に基づきＳｉＯXＣｌY及びＳｉＯXが生成される。ま
た、ＷＳｉXから成るシリサイド層１６中のＷに基づき
ＷＯXＣｌYが生成される。ＳｉＯXＣｌYやＳｉＯX より
もＷＯXＣｌYの方がエッチング速度が早い。その結果、
シリサイド層１６の側壁がポリシリコン層１４の側壁よ
りも凹み凹部１６Ａが形成されるように、シリサイド層
１６がエッチングされる（図３の（Ｂ）参照）。
度を−１０゜Ｃとした。一方、実施例２においては、エ
ッチング時の基板温度を３０゜Ｃとする。このように、
エッチング時の基板温度を、実施例１より高くすること
によって、Ｃｌ2／Ｏ2ガスを用いた場合、ポリシリコン
層１４のエッチング速度よりもシリサイド層１６のエッ
チング速度の方が早くなる。Ｃｌ2／Ｏ2ガスを用いる場
合、シリサイド層１６及びポリシリコン層１４中のＳｉ
に基づきＳｉＯXＣｌY及びＳｉＯXが生成される。ま
た、ＷＳｉXから成るシリサイド層１６中のＷに基づき
ＷＯXＣｌYが生成される。ＳｉＯXＣｌYやＳｉＯX より
もＷＯXＣｌYの方がエッチング速度が早い。その結果、
シリサイド層１６の側壁がポリシリコン層１４の側壁よ
りも凹み凹部１６Ａが形成されるように、シリサイド層
１６がエッチングされる（図３の（Ｂ）参照）。
【００４０】この［工程−２１０］において、シリサイ
ド層１６及びポリシリコン層１４のドライエッチングの
ためにＣｌ2／Ｏ2ガスを用いたが、この代わりに、Ｃｌ
2／Ｏ2ガスを用いて主にシリサイド層１６をエッチング
し、次いで、ＨＢｒ／Ｏ2ガスやＨＩ／Ｏ2ガスを用い
て、ポリシリコン層１４のドライエッチングを行っても
よい。ＨＢｒ／Ｏ2ガス又はＨＩ／Ｏ2を用いた場合のド
ライエッチング条件を以下に例示する。 使用ガス ： ＨＢｒ（又はＨＩ）／Ｏ2＝１２
０／４sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ３０Ｗ（２ＭＨｚ） 基板温度 ： ３０゜Ｃ
ド層１６及びポリシリコン層１４のドライエッチングの
ためにＣｌ2／Ｏ2ガスを用いたが、この代わりに、Ｃｌ
2／Ｏ2ガスを用いて主にシリサイド層１６をエッチング
し、次いで、ＨＢｒ／Ｏ2ガスやＨＩ／Ｏ2ガスを用い
て、ポリシリコン層１４のドライエッチングを行っても
よい。ＨＢｒ／Ｏ2ガス又はＨＩ／Ｏ2を用いた場合のド
ライエッチング条件を以下に例示する。 使用ガス ： ＨＢｒ（又はＨＩ）／Ｏ2＝１２
０／４sccm 圧力 ： １Ｐａ マイクロ波パワー： ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス ： ３０Ｗ（２ＭＨｚ） 基板温度 ： ３０゜Ｃ
【００４１】シリサイド層１６及びポリシリコン層１４
を異方性エッチングした後、ＷＳｉXから成るシリサイ
ド層１６及びポリシリコン層１４の側壁に堆積した反応
生成物（図示せず）を、例えば、フッ酸を用いて除去す
る。
を異方性エッチングした後、ＷＳｉXから成るシリサイ
ド層１６及びポリシリコン層１４の側壁に堆積した反応
生成物（図示せず）を、例えば、フッ酸を用いて除去す
る。
【００４２】［工程−２２０］ 次に、ＬＤＤイオン注入を行った後、ゲート電極１８の
側壁にゲートサイドウォールを形成するために、実施例
１の［工程−１２０］と同様に、全面にＳｉＯ2から成
る絶縁膜２２を堆積させる（図３の（Ｃ）参照）。絶縁
膜２２を全面に堆積させる際、ＷＳｉXから成るシリサ
イド層１６中でＷＳｉXから成るシリサイドグレインが
横方向に成長するが、予めシリサイド層１６の側壁がポ
リシリコン層１４の側壁よりも凹むようにシリサイド層
１６が形成されているため、横方向に成長したシリサイ
ドグレインがゲート電極１８の側壁から突出することを
防止することができる。
側壁にゲートサイドウォールを形成するために、実施例
１の［工程−１２０］と同様に、全面にＳｉＯ2から成
る絶縁膜２２を堆積させる（図３の（Ｃ）参照）。絶縁
膜２２を全面に堆積させる際、ＷＳｉXから成るシリサ
イド層１６中でＷＳｉXから成るシリサイドグレインが
横方向に成長するが、予めシリサイド層１６の側壁がポ
リシリコン層１４の側壁よりも凹むようにシリサイド層
１６が形成されているため、横方向に成長したシリサイ
ドグレインがゲート電極１８の側壁から突出することを
防止することができる。
【００４３】［工程−２３０］ 次いで、ＳｉＯ2から成る絶縁膜２２をエッチバックし
て、ゲート電極１８の側壁及びオフセット酸化膜２０の
側壁にゲートサイドウォール２２Ａを形成する。同時
に、半導体基板１０の表面に形成されたゲート酸化膜１
２の一部分も除去する（図４の（Ａ）参照）。こうし
て、ゲート酸化膜１２、ポリシリコン層１４、シリサイ
ド層１６、ゲートサイドウォール２２Ａ、及びオフセッ
ト酸化膜２０から成るゲート電極構造が形成される。
尚、ＳｉＯ2から成る絶縁膜２２の全面エッチバック
を、例えば実施例１の［工程−１３０］と同様とするこ
とができる。
て、ゲート電極１８の側壁及びオフセット酸化膜２０の
側壁にゲートサイドウォール２２Ａを形成する。同時
に、半導体基板１０の表面に形成されたゲート酸化膜１
２の一部分も除去する（図４の（Ａ）参照）。こうし
て、ゲート酸化膜１２、ポリシリコン層１４、シリサイ
ド層１６、ゲートサイドウォール２２Ａ、及びオフセッ
ト酸化膜２０から成るゲート電極構造が形成される。
尚、ＳｉＯ2から成る絶縁膜２２の全面エッチバック
を、例えば実施例１の［工程−１３０］と同様とするこ
とができる。
【００４４】［工程−２４０］ その後、実施例１の［工程−１４０］及び［工程−１５
０］と同様に、不純物イオン注入によるソース・ドレイ
ン領域の形成、ポリシリコンから成る配線層２４の形成
を行う（図４の（Ｂ）参照）。
０］と同様に、不純物イオン注入によるソース・ドレイ
ン領域の形成、ポリシリコンから成る配線層２４の形成
を行う（図４の（Ｂ）参照）。
【００４５】（実施例３） 実施例３は、本発明の第３の態様に係るゲート電極構造
の形成方法に関する。以下、半導体素子の模式的な一部
断面図である図５及び図６を参照して、実施例３の方法
を説明する。
の形成方法に関する。以下、半導体素子の模式的な一部
断面図である図５及び図６を参照して、実施例３の方法
を説明する。
【００４６】［工程−３００］ 実施例１の［工程−１００］と同様の工程を経ることに
よって、半導体基板１０上にゲート酸化膜１２、ポリシ
リコン層１４及びシリサイド層１６を形成し、更にオフ
セット酸化膜２０を形成する（図５の（Ａ）参照）。
よって、半導体基板１０上にゲート酸化膜１２、ポリシ
リコン層１４及びシリサイド層１６を形成し、更にオフ
セット酸化膜２０を形成する（図５の（Ａ）参照）。
【００４７】［工程−３１０］ 次に、半導体基板１０を所定の温度に加熱する（図５の
（Ｂ）参照）。この所定の温度は、［工程−３３０］に
おける絶縁膜２２を形成するために半導体基板１０を加
熱する温度以上であることが好ましい。具体的には、不
活性ガス雰囲気中で、６００゜Ｃ乃至９００゜Ｃ×５分
乃至６分、例えば７２０゜Ｃ×５分の熱処理とする。こ
の熱処理によって、シリサイド層１６中でシリサイドグ
レインが横方向に成長する。この工程でシリサイドグレ
インの横方向の成長が概ね完了するので、以降の工程に
おける熱処理においてシリサイドグレインの横方向への
成長が生じることは殆ど無い。
（Ｂ）参照）。この所定の温度は、［工程−３３０］に
おける絶縁膜２２を形成するために半導体基板１０を加
熱する温度以上であることが好ましい。具体的には、不
活性ガス雰囲気中で、６００゜Ｃ乃至９００゜Ｃ×５分
乃至６分、例えば７２０゜Ｃ×５分の熱処理とする。こ
の熱処理によって、シリサイド層１６中でシリサイドグ
レインが横方向に成長する。この工程でシリサイドグレ
インの横方向の成長が概ね完了するので、以降の工程に
おける熱処理においてシリサイドグレインの横方向への
成長が生じることは殆ど無い。
【００４８】［工程−３２０］ 次に、実施例１の［工程−１１０］と同様に、オフセッ
ト酸化膜２０をマスクとして用いて、タングステンシリ
サイドから成るシリサイド層１６及びポリシリコン層１
４をＲＩＥ法にてドライエッチングする（図５の（Ｃ）
参照）。その後、オフセット酸化膜２０、シリサイド層
１６及びポリシリコン層１４の側壁に堆積した反応生成
物（図示せず）を、例えばフッ酸を用いて除去してもよ
いし、そのまま残しておいてもよい。
ト酸化膜２０をマスクとして用いて、タングステンシリ
サイドから成るシリサイド層１６及びポリシリコン層１
４をＲＩＥ法にてドライエッチングする（図５の（Ｃ）
参照）。その後、オフセット酸化膜２０、シリサイド層
１６及びポリシリコン層１４の側壁に堆積した反応生成
物（図示せず）を、例えばフッ酸を用いて除去してもよ
いし、そのまま残しておいてもよい。
【００４９】［工程−３３０］ 次に、ＬＤＤイオン注入を行った後、ゲート電極１８の
側壁にゲートサイドウォールを形成するために、実施例
１の［工程−１２０］と同様に、全面にＳｉＯ2から成
る絶縁膜２２を堆積させる（図６の（Ａ）参照）。［工
程−３１０］においてシリサイド層１６中でシリサイド
グレインが既に横方向に成長しているので、絶縁膜２２
を全面に堆積させる際、半導体基板１０を加熱してもシ
リサイド層１６がゲート電極１８の側壁から突出するこ
とは無い。
側壁にゲートサイドウォールを形成するために、実施例
１の［工程−１２０］と同様に、全面にＳｉＯ2から成
る絶縁膜２２を堆積させる（図６の（Ａ）参照）。［工
程−３１０］においてシリサイド層１６中でシリサイド
グレインが既に横方向に成長しているので、絶縁膜２２
を全面に堆積させる際、半導体基板１０を加熱してもシ
リサイド層１６がゲート電極１８の側壁から突出するこ
とは無い。
【００５０】［工程−３４０］ 次いで、ＳｉＯ2から成る絶縁膜２２をエッチバックし
て、パターニングされたポリシリコン層１４及びシリサ
イド層１６から成るゲート電極１８の側壁にゲートサイ
ドウォール２２Ａを形成する。同時に、半導体基板１０
の表面に形成されたゲート酸化膜１２の一部分も除去す
る（図６の（Ｂ）参照）。こうして、ゲート酸化膜１
２、ポリシリコン層１４、シリサイド層１６、ゲートサ
イドウォール２２Ａ、及びオフセット酸化膜２０から成
るゲート電極構造が形成される。尚、ＳｉＯ2から成る
絶縁膜２２の全面エッチバックを、例えば実施例１の
［工程−１３０］と同様とすることができる。
て、パターニングされたポリシリコン層１４及びシリサ
イド層１６から成るゲート電極１８の側壁にゲートサイ
ドウォール２２Ａを形成する。同時に、半導体基板１０
の表面に形成されたゲート酸化膜１２の一部分も除去す
る（図６の（Ｂ）参照）。こうして、ゲート酸化膜１
２、ポリシリコン層１４、シリサイド層１６、ゲートサ
イドウォール２２Ａ、及びオフセット酸化膜２０から成
るゲート電極構造が形成される。尚、ＳｉＯ2から成る
絶縁膜２２の全面エッチバックを、例えば実施例１の
［工程−１３０］と同様とすることができる。
【００５１】［工程−３５０］ その後、実施例１の［工程−１４０］及び［工程−１５
０］と同様に、不純物イオン注入によるソース・ドレイ
ン領域の形成、ポリシリコンから成る配線層２４の形成
を行う（図６の（Ｃ）参照）。
０］と同様に、不純物イオン注入によるソース・ドレイ
ン領域の形成、ポリシリコンから成る配線層２４の形成
を行う（図６の（Ｃ）参照）。
【００５２】以上、好ましい実施例に基づき本発明を説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した条件や数値は例示であり、
適宜変更することができる。
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した条件や数値は例示であり、
適宜変更することができる。
【００５３】ゲート電極１８を構成するシリサイド層１
６を、タングステンシリサイドの代わりに、モリブデン
シリサイド、チタンシリサイド、あるいはタンタルシリ
サイド等の高融点金属シリサイドから構成することがで
きる。
６を、タングステンシリサイドの代わりに、モリブデン
シリサイド、チタンシリサイド、あるいはタンタルシリ
サイド等の高融点金属シリサイドから構成することがで
きる。
【００５４】本発明の第２及び第３の態様に係るゲート
電極構造の形成方法においては、オフセット酸化膜２０
の形成を、場合によっては省略することができる。この
場合には、ゲート電極形成予定領域上方のシリサイド層
上にレジスト層を形成し、このレジスト層をマスクとし
て、シリサイド層及びポリシリコン層をエッチングすれ
ばよい。そして、レジスト層の側壁及び形成されたゲー
ト電極の側壁に付着した反応生成物を、例えばフッ酸等
で除去すればよい。
電極構造の形成方法においては、オフセット酸化膜２０
の形成を、場合によっては省略することができる。この
場合には、ゲート電極形成予定領域上方のシリサイド層
上にレジスト層を形成し、このレジスト層をマスクとし
て、シリサイド層及びポリシリコン層をエッチングすれ
ばよい。そして、レジスト層の側壁及び形成されたゲー
ト電極の側壁に付着した反応生成物を、例えばフッ酸等
で除去すればよい。
【００５５】
【発明の効果】本発明のゲート電極構造の形成方法によ
れば、ゲート電極の側壁からシリサイド層が突出するこ
とが防止できる。その結果、ゲート電極１８と配線層２
４との間の絶縁耐圧の劣化を招くことがない。また、ゲ
ートサイドウォール２２Ａにオーバーハング部分が形成
されることがない。従って、高い信頼性を有するゲート
電極構造を形成することができる。
れば、ゲート電極の側壁からシリサイド層が突出するこ
とが防止できる。その結果、ゲート電極１８と配線層２
４との間の絶縁耐圧の劣化を招くことがない。また、ゲ
ートサイドウォール２２Ａにオーバーハング部分が形成
されることがない。従って、高い信頼性を有するゲート
電極構造を形成することができる。
【図１】実施例１のゲート電極構造の形成方法を説明す
るための各工程における半導体素子の模式的な一部断面
図である。
るための各工程における半導体素子の模式的な一部断面
図である。
【図２】図１に引き続き、実施例１のゲート電極構造の
形成方法を説明するための各工程における半導体素子の
模式的な一部断面図である。
形成方法を説明するための各工程における半導体素子の
模式的な一部断面図である。
【図３】実施例２のゲート電極構造の形成方法を説明す
るための各工程における半導体素子の模式的な一部断面
図である。
るための各工程における半導体素子の模式的な一部断面
図である。
【図４】図３に引き続き、実施例２のゲート電極構造の
形成方法を説明するための各工程における半導体素子の
模式的な一部断面図である。
形成方法を説明するための各工程における半導体素子の
模式的な一部断面図である。
【図５】実施例３のゲート電極構造の形成方法を説明す
るための各工程における半導体素子の模式的な一部断面
図である。
るための各工程における半導体素子の模式的な一部断面
図である。
【図６】図５に引き続き、実施例３のゲート電極構造の
形成方法を説明するための各工程における半導体素子の
模式的な一部断面図である。
形成方法を説明するための各工程における半導体素子の
模式的な一部断面図である。
【図７】従来のゲート電極構造の形成方法を説明するた
めの各工程における半導体素子の模式的な一部断面図で
ある。
めの各工程における半導体素子の模式的な一部断面図で
ある。
【図８】図７に引き続き、従来のゲート電極構造の形成
方法を説明するための各工程における半導体素子の模式
的な一部断面図である。
方法を説明するための各工程における半導体素子の模式
的な一部断面図である。
１０ 半導体基板 １２ ゲート酸化膜 １４ ポリシリコン層 １６ シリサイド層 １８ ゲート電極 ２０ オフセット酸化膜 ２２ 絶縁膜 ２２Ａ ゲートサイドウォール２４ 配線層 ３０ 反応生成物 ３０Ａ 反応生成物の酸化物
フロントページの続き (56)参考文献 特開 平２−47871（ＪＰ，Ａ) 特開 平１−243471（ＪＰ，Ａ) 特開 平３−252141（ＪＰ，Ａ) 特開 昭61−147579（ＪＰ，Ａ) 特開 昭63−16672（ＪＰ，Ａ) 特開 平３−209775（ＪＰ，Ａ) 特開 平１−286467（ＪＰ，Ａ) 特開 平６−97191（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 （イ）半導体基板上にゲート酸化膜、ポリ
シリコン層及びシリサイド層を形成する工程と、 （ロ）半導体基板を所定の温度に加熱して、シリサイド
層中でシリサイドグレインを横方向に成長させる工程
と、 （ハ）シリサイド層及びポリシリコン層をエッチングし
てゲート電極を形成する工程と、（ニ）ゲートサイドウォールを形成するために全面に絶
縁膜を堆積させる工程、 を具備し、 前記（ロ）の工程における所定の温度は、（ニ）の工程
における絶縁膜を堆積させるために半導体基板を加熱す
る温度以上である ことを特徴とするゲート電極構造の形
成方法。 - 【請求項２】 前記（イ）の工程において、ゲート電極形
成予定領域上方のシリサイド層上にオフセット酸化膜を
形成することを特徴とする請求項１に記載のゲート電極
構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28749393A JP3284707B2 (ja) | 1993-10-22 | 1993-10-22 | ゲート電極構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28749393A JP3284707B2 (ja) | 1993-10-22 | 1993-10-22 | ゲート電極構造の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122747A JPH07122747A (ja) | 1995-05-12 |
| JP3284707B2 true JP3284707B2 (ja) | 2002-05-20 |
Family
ID=17718059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28749393A Expired - Fee Related JP3284707B2 (ja) | 1993-10-22 | 1993-10-22 | ゲート電極構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284707B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623587B1 (ko) * | 2000-06-30 | 2006-09-12 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조 방법 |
| JP4628226B2 (ja) * | 2005-09-09 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2012059961A (ja) * | 2010-09-09 | 2012-03-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP5933953B2 (ja) * | 2011-10-06 | 2016-06-15 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-10-22 JP JP28749393A patent/JP3284707B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122747A (ja) | 1995-05-12 |
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