JP3413698B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3413698B2 JP3413698B2 JP31644595A JP31644595A JP3413698B2 JP 3413698 B2 JP3413698 B2 JP 3413698B2 JP 31644595 A JP31644595 A JP 31644595A JP 31644595 A JP31644595 A JP 31644595A JP 3413698 B2 JP3413698 B2 JP 3413698B2
- Authority
- JP
- Japan
- Prior art keywords
- plasma
- oxide film
- material layer
- silicon
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造分野において、シリコン系材料層の表面に成長する
自然酸化膜を、該シリコン系材料層へのダメージ発生を
回避しながら除去する技術に関する。
製造分野において、シリコン系材料層の表面に成長する
自然酸化膜を、該シリコン系材料層へのダメージ発生を
回避しながら除去する技術に関する。
【０００２】
【従来の技術】シリコン半導体デバイスの製造過程で
は、大気中の酸素、あるいは洗浄用の純水中に存在する
微量の溶存酸素に起因して、シリコン系材料膜の表面が
酸化した状態で安定化される機会がしばしばある。この
時に形成される酸化膜は、自然酸化膜と呼ばれ、不純物
濃度の低いシリコン基板上で０．２〜０．６ｎｍ程度、
ｎ型不純物を１０20／ｃｍ3 のオーダー以上に含む高濃
度シリコン基板ではその約２倍もの厚さに成長する。こ
の自然酸化膜は熱酸化膜とは異なり、厚さ，膜質，組成
が不均一であるため、デバイス特性に様々な影響を与え
ることが知られている。
は、大気中の酸素、あるいは洗浄用の純水中に存在する
微量の溶存酸素に起因して、シリコン系材料膜の表面が
酸化した状態で安定化される機会がしばしばある。この
時に形成される酸化膜は、自然酸化膜と呼ばれ、不純物
濃度の低いシリコン基板上で０．２〜０．６ｎｍ程度、
ｎ型不純物を１０20／ｃｍ3 のオーダー以上に含む高濃
度シリコン基板ではその約２倍もの厚さに成長する。こ
の自然酸化膜は熱酸化膜とは異なり、厚さ，膜質，組成
が不均一であるため、デバイス特性に様々な影響を与え
ることが知られている。
【０００３】たとえば、絶縁膜の性能に及ぼされる影響
としては、ＭＯＳトランジスタのゲート絶縁膜（典型的
にはＳｉＯｘ膜）やメモリ・セルのスタック型キャパシ
タの容量絶縁膜（典型的にはＳｉＮ膜）に対するものが
知られている。サブハーフミクロン・デバイスでは、こ
れらの絶縁膜は数ｎｍにまで薄膜化されるので、自然酸
化膜が残存しているとこれが絶縁膜のかなりの部分を占
めることになり、デバイス特性の不安定化、ひいては絶
縁膜の薄膜化が妨げられる原因となる。
としては、ＭＯＳトランジスタのゲート絶縁膜（典型的
にはＳｉＯｘ膜）やメモリ・セルのスタック型キャパシ
タの容量絶縁膜（典型的にはＳｉＮ膜）に対するものが
知られている。サブハーフミクロン・デバイスでは、こ
れらの絶縁膜は数ｎｍにまで薄膜化されるので、自然酸
化膜が残存しているとこれが絶縁膜のかなりの部分を占
めることになり、デバイス特性の不安定化、ひいては絶
縁膜の薄膜化が妨げられる原因となる。
【０００４】また、低抵抗化に及ぼされる影響として
は、コンタクトホール・プロセス、サリサイド・プロセ
ス、ポリサイド電極形成プロセスで生ずるものが知られ
ている。
は、コンタクトホール・プロセス、サリサイド・プロセ
ス、ポリサイド電極形成プロセスで生ずるものが知られ
ている。
【０００５】コンタクトホール・プロセスでは、ホール
底に残存するサブオキサイド・リッチな自然酸化膜によ
るコンタクト抵抗の上昇が深刻化している。サリサイド
・プロセスでは、不均一な厚さに残る自然酸化膜に起因
してシリサイド化反応が不均一に進行すると、拡散層の
表面荒れやリーク電流の増大につながる他、自然酸化膜
がある厚さ以上に残る場合には、シリサイド化反応その
ものが進行しなくなってしまう問題がある。また、ポリ
サイド電極形成プロセスでは、完成したポリサイド電極
の表面を熱酸化により絶縁膜に変化させる場合がある
が、ポリサイド膜の成膜過程においてポリシリコン膜の
表面に自然酸化膜を残したままＷＳｉｘ膜が積層されて
いると、熱処理時にこの自然酸化膜がポリシリコン膜か
らのＳｉ供給を阻止するために、Ｗを含んだ異常酸化膜
が形成されることがある。
底に残存するサブオキサイド・リッチな自然酸化膜によ
るコンタクト抵抗の上昇が深刻化している。サリサイド
・プロセスでは、不均一な厚さに残る自然酸化膜に起因
してシリサイド化反応が不均一に進行すると、拡散層の
表面荒れやリーク電流の増大につながる他、自然酸化膜
がある厚さ以上に残る場合には、シリサイド化反応その
ものが進行しなくなってしまう問題がある。また、ポリ
サイド電極形成プロセスでは、完成したポリサイド電極
の表面を熱酸化により絶縁膜に変化させる場合がある
が、ポリサイド膜の成膜過程においてポリシリコン膜の
表面に自然酸化膜を残したままＷＳｉｘ膜が積層されて
いると、熱処理時にこの自然酸化膜がポリシリコン膜か
らのＳｉ供給を阻止するために、Ｗを含んだ異常酸化膜
が形成されることがある。
【０００６】この自然酸化膜を除去するための前処理方
法としては、希フッ酸溶液を用いたウェット洗浄が一般
的である。ウェット洗浄によれば、シリコン系材料層の
表面には、最終的にＳｉ−Ｈ結合が生成される。Ｓｉ−
Ｈ結合は、Ｓｉ−Ｏ結合やＳｉ−Ｆ結合よりも分極が少
なく安定であるため、シリコン系材料層の表面はパッシ
ベートされた状態となる。しかし、この方法では最後に
純水洗浄を行う必要があり、純水中の溶存酸素による自
然酸化膜の再成長を免れることができない。
法としては、希フッ酸溶液を用いたウェット洗浄が一般
的である。ウェット洗浄によれば、シリコン系材料層の
表面には、最終的にＳｉ−Ｈ結合が生成される。Ｓｉ−
Ｈ結合は、Ｓｉ−Ｏ結合やＳｉ−Ｆ結合よりも分極が少
なく安定であるため、シリコン系材料層の表面はパッシ
ベートされた状態となる。しかし、この方法では最後に
純水洗浄を行う必要があり、純水中の溶存酸素による自
然酸化膜の再成長を免れることができない。
【０００７】そこで、自然酸化膜の再成長を抑制する観
点から、水素プラズマを用いて自然酸化膜を分解除去す
る、いわゆるドライ前処理が有力となりつつある。この
方法は、シリコン系材料層の表面のＳｉ原子がＨ原子で
終端化される過程にＯ原子が介在する余地が、ウェット
洗浄に比べて遥かに少ない。プラズマ微細加工の分野で
は近年、ＥＣＲプラズマ，ヘリコン波プラズマ，誘導結
合プラズマといった、おおよそ１０11／ｃｍ3 のオーダ
ー以上のプラズマ密度を達成可能ないわゆる高密度プラ
ズマ・ソースが広く用いられるようになっているが、ド
ライ前処理に関してもその傾向は同様である。
点から、水素プラズマを用いて自然酸化膜を分解除去す
る、いわゆるドライ前処理が有力となりつつある。この
方法は、シリコン系材料層の表面のＳｉ原子がＨ原子で
終端化される過程にＯ原子が介在する余地が、ウェット
洗浄に比べて遥かに少ない。プラズマ微細加工の分野で
は近年、ＥＣＲプラズマ，ヘリコン波プラズマ，誘導結
合プラズマといった、おおよそ１０11／ｃｍ3 のオーダ
ー以上のプラズマ密度を達成可能ないわゆる高密度プラ
ズマ・ソースが広く用いられるようになっているが、ド
ライ前処理に関してもその傾向は同様である。
【０００８】なお、水素を用いたドライ前処理として
は、上述の他にも高温水素アニールが知られており、エ
ピタキシャル成長前のシリコン基板の洗浄に適用されて
いる。しかし、この方法は１０００℃以上の高温加熱を
要し、ＵＬＳＩプロセスで要求される８００℃以下の基
板加熱ではほとんど効果が無くなる問題を抱えている。
この点においても、プロセスを低温化できる上述の水素
プラズマによるドライ前処理は、極めて有望である。
は、上述の他にも高温水素アニールが知られており、エ
ピタキシャル成長前のシリコン基板の洗浄に適用されて
いる。しかし、この方法は１０００℃以上の高温加熱を
要し、ＵＬＳＩプロセスで要求される８００℃以下の基
板加熱ではほとんど効果が無くなる問題を抱えている。
この点においても、プロセスを低温化できる上述の水素
プラズマによるドライ前処理は、極めて有望である。
【０００９】
【発明が解決しようとする課題】しかしながら、水素プ
ラズマを用いるドライ前処理にも欠点がある。それは、
シリコン系材料層、特に単結晶シリコン基板にダメージ
が発生し易いことである。原因としては、Ｈ原子の原子
半径が小さいために、Ｈ系化学種がシリコン系材料層の
結晶格子中に容易に侵入してしまうこと、あるいは上述
のような高密度プラズマ・ソースを用いた場合に、水素
プラズマ中に大量に発生したプロトンが基板へ入射して
エネルギー遷移を起こすこと、等が考えられている。し
たがって、自然酸化膜の効率的な除去と基板ダメージの
低減との両立が強く求められている。
ラズマを用いるドライ前処理にも欠点がある。それは、
シリコン系材料層、特に単結晶シリコン基板にダメージ
が発生し易いことである。原因としては、Ｈ原子の原子
半径が小さいために、Ｈ系化学種がシリコン系材料層の
結晶格子中に容易に侵入してしまうこと、あるいは上述
のような高密度プラズマ・ソースを用いた場合に、水素
プラズマ中に大量に発生したプロトンが基板へ入射して
エネルギー遷移を起こすこと、等が考えられている。し
たがって、自然酸化膜の効率的な除去と基板ダメージの
低減との両立が強く求められている。
【００１０】そこで本発明は、この両立を実現するよう
なドライ前処理を行う半導体装置の製造方法を提供する
ことを目的とする。
なドライ前処理を行う半導体装置の製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明は、シリコン系材
料層の表面に形成された自然酸化膜を、１０１１／ｃｍ
３のオーダー以上のプラズマ密度を発生しうる高密度プ
ラズマソースを用いるとともに、水素系ガスのパルス時
間変調プラズマを用いて除去する工程を有する半導体装
置の製造方法であって、パルス時間変調プラズマのパル
ス幅を、アフターグロー・プラズマの寿命とプラズマ電
子温度の緩和時間の中間に位置するパルス幅とすること
により、シリコン系材料層の表面近傍におけるパルス時
間変調プラズマの実効的な電子温度を、Ｓｉ−Ｓｉ結合
の結合エネルギーより低い値に選択し、シリコン系材料
層の表面のダメージを低減することを特徴とする。
料層の表面に形成された自然酸化膜を、１０１１／ｃｍ
３のオーダー以上のプラズマ密度を発生しうる高密度プ
ラズマソースを用いるとともに、水素系ガスのパルス時
間変調プラズマを用いて除去する工程を有する半導体装
置の製造方法であって、パルス時間変調プラズマのパル
ス幅を、アフターグロー・プラズマの寿命とプラズマ電
子温度の緩和時間の中間に位置するパルス幅とすること
により、シリコン系材料層の表面近傍におけるパルス時
間変調プラズマの実効的な電子温度を、Ｓｉ−Ｓｉ結合
の結合エネルギーより低い値に選択し、シリコン系材料
層の表面のダメージを低減することを特徴とする。
【００１２】
【発明の実施の形態】パルス時間変調プラズマとは、プ
ラズマ励起に必要なソース・パワーの印加が１０μｓ程
度のパルス幅で行われることにより、プラズマ密度を維
持したまま電子温度や浮遊電位のみが時間と共に大きく
変化するプラズマであり、その総説はたとえば日経マイ
クロデバイス１９９４年７月号ｐ．９９（日経ＢＰ社
刊）に掲載されている。このような変化が可能となるの
は、１０μｓ程度のパルス幅がアフターグロー・プラズ
マの寿命（数十μｓ程度）と電子温度の緩和時間（ｎｓ
のオーダー）の中間に位置するからであり、たとえば電
子温度はパワー・オフと同時に急激に低下しても、プラ
ズマ密度はパワー・オフ時間中もほぼ維持される。電子
温度は、ガス解離反応、基板表面のシース電圧、基板へ
の電荷蓄積に関与するパラメータである。近年の低圧・
高密度プラズマ・ソースにより励起された水素プラズマ
中では、発光スペクトル・モニタにおいてγ線やδ線が
検出されることからもわかるように電子温度が極めて高
くなっており、通常の連続放電では６〜８［ｅＶ］にも
達すると言われている。したがって、高エネルギーの水
素系活性種も大量に生成する。しかし、この水素プラズ
マがパルス時間変調プラズマであれば、高エネルギーの
水素系活性種の生成が抑制され、かつシース電圧も低下
して荷電粒子の衝突エネルギーが減少する。したがっ
て、シリコン系材料層へのダメージや電荷蓄積を大幅に
抑制することができる。
ラズマ励起に必要なソース・パワーの印加が１０μｓ程
度のパルス幅で行われることにより、プラズマ密度を維
持したまま電子温度や浮遊電位のみが時間と共に大きく
変化するプラズマであり、その総説はたとえば日経マイ
クロデバイス１９９４年７月号ｐ．９９（日経ＢＰ社
刊）に掲載されている。このような変化が可能となるの
は、１０μｓ程度のパルス幅がアフターグロー・プラズ
マの寿命（数十μｓ程度）と電子温度の緩和時間（ｎｓ
のオーダー）の中間に位置するからであり、たとえば電
子温度はパワー・オフと同時に急激に低下しても、プラ
ズマ密度はパワー・オフ時間中もほぼ維持される。電子
温度は、ガス解離反応、基板表面のシース電圧、基板へ
の電荷蓄積に関与するパラメータである。近年の低圧・
高密度プラズマ・ソースにより励起された水素プラズマ
中では、発光スペクトル・モニタにおいてγ線やδ線が
検出されることからもわかるように電子温度が極めて高
くなっており、通常の連続放電では６〜８［ｅＶ］にも
達すると言われている。したがって、高エネルギーの水
素系活性種も大量に生成する。しかし、この水素プラズ
マがパルス時間変調プラズマであれば、高エネルギーの
水素系活性種の生成が抑制され、かつシース電圧も低下
して荷電粒子の衝突エネルギーが減少する。したがっ
て、シリコン系材料層へのダメージや電荷蓄積を大幅に
抑制することができる。
【００１３】ところで、プラズマ中の電子温度分布は、
プラズマ放電部分からの距離によっても変化する。本発
明では、前記シリコン系材料層の表面近傍における前記
パルス時間変調プラズマの実効的な電子温度を、Ｓｉ−
Ｓｉ結合の結合エネルギーより低い値に選択する。この
実効的な電子温度は、時間軸に沿って変動する電子温度
の時間平均値として算出する。
プラズマ放電部分からの距離によっても変化する。本発
明では、前記シリコン系材料層の表面近傍における前記
パルス時間変調プラズマの実効的な電子温度を、Ｓｉ−
Ｓｉ結合の結合エネルギーより低い値に選択する。この
実効的な電子温度は、時間軸に沿って変動する電子温度
の時間平均値として算出する。
【００１４】ここで、二原子分子におけるＳｉ−Ｓｉ結
合の原子間結合エネルギー（＝３１７［ｋＪ／ｍｏ
ｌ］）を１［ｅＶ］＝１．６０２×１０-16 ［ｋＪ］か
ら計算すると、Ｓｉ−Ｓｉ結合の１個当たりの結合エネ
ルギーは約３．２９［ｅＶ］である。したがって、実効
的な電子温度が３．２９［ｅＶ］よりも十分に低い領域
にあれば、シリコン系材料層を構成するＳｉ−Ｓｉ結合
が破壊される虞れがほとんど無く、したがってダメージ
がほとんど発生しないことになる。実効的な電子温度
は、ソース・パワーのパルスのデューティ比を変化させ
ることにより制御できる。
合の原子間結合エネルギー（＝３１７［ｋＪ／ｍｏ
ｌ］）を１［ｅＶ］＝１．６０２×１０-16 ［ｋＪ］か
ら計算すると、Ｓｉ−Ｓｉ結合の１個当たりの結合エネ
ルギーは約３．２９［ｅＶ］である。したがって、実効
的な電子温度が３．２９［ｅＶ］よりも十分に低い領域
にあれば、シリコン系材料層を構成するＳｉ−Ｓｉ結合
が破壊される虞れがほとんど無く、したがってダメージ
がほとんど発生しないことになる。実効的な電子温度
は、ソース・パワーのパルスのデューティ比を変化させ
ることにより制御できる。
【００１５】本発明による自然酸化膜の除去を、サリサ
イド化反応の正常な進行を目的として行う場合には、除
去後に露出した前記シリコン系材料層を大気から遮断し
たままの状態にてシリサイド形成用金属膜で被覆すれば
良く、これにより自然酸化膜の再成長を防止することが
できる。ここで用いられるシリサイド形成用金属として
は、Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｐｔ，Ｚｒ，Ｖ，Ｎｂ，Ｔ
ａ，Ｃｒ，Ｍｏ，Ｆｅ，Ｐｂを例示することができる。
これらの金属膜は、典型的にはスパッタリング法あるい
はプラズマＣＶＤ法により成膜される。また、上述のよ
うな大気から遮断したままの連続プロセスは、たとえば
自然酸化膜の除去とシリサイド形成用金属膜の成膜を同
一プラズマ装置内で行ったり、あるいは自然酸化膜の除
去を行うプラズマ・チャンバとシリサイド形成用金属膜
の成膜を行う成膜チャンバとが高真空下に接続されたマ
ルチチャンバ型の装置を用いることで可能となる。
イド化反応の正常な進行を目的として行う場合には、除
去後に露出した前記シリコン系材料層を大気から遮断し
たままの状態にてシリサイド形成用金属膜で被覆すれば
良く、これにより自然酸化膜の再成長を防止することが
できる。ここで用いられるシリサイド形成用金属として
は、Ｔｉ，Ｃｏ，Ｗ，Ｎｉ，Ｐｔ，Ｚｒ，Ｖ，Ｎｂ，Ｔ
ａ，Ｃｒ，Ｍｏ，Ｆｅ，Ｐｂを例示することができる。
これらの金属膜は、典型的にはスパッタリング法あるい
はプラズマＣＶＤ法により成膜される。また、上述のよ
うな大気から遮断したままの連続プロセスは、たとえば
自然酸化膜の除去とシリサイド形成用金属膜の成膜を同
一プラズマ装置内で行ったり、あるいは自然酸化膜の除
去を行うプラズマ・チャンバとシリサイド形成用金属膜
の成膜を行う成膜チャンバとが高真空下に接続されたマ
ルチチャンバ型の装置を用いることで可能となる。
【００１６】なお、本発明において自然酸化膜除去の対
象となるシリコン系材料層は、単結晶シリコン基板，ア
モルファス・シリコン膜，ポリシリコン膜，ポリサイド
膜のいずれであっても、またいかなる構造部を構成する
ものであっても良い。これに応じて自然酸化膜の除去の
効果も、コンタクト抵抗の低減，エピタキシャル層の正
常成長，キャパシタ絶縁膜の容量安定化等、様々な形で
現れることになる。
象となるシリコン系材料層は、単結晶シリコン基板，ア
モルファス・シリコン膜，ポリシリコン膜，ポリサイド
膜のいずれであっても、またいかなる構造部を構成する
ものであっても良い。これに応じて自然酸化膜の除去の
効果も、コンタクト抵抗の低減，エピタキシャル層の正
常成長，キャパシタ絶縁膜の容量安定化等、様々な形で
現れることになる。
【００１７】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００１８】実施例１
ここでは、コンタクトホール・プロセスにおける自然酸
化膜除去の例について、図１および図２を参照しながら
説明する。
化膜除去の例について、図１および図２を参照しながら
説明する。
【００１９】図１は、本プロセスで用いるサンプル・ウ
ェハを示す模式的断面図であり、直径８インチのシリコ
ン基板１（Ｓｉ）に予め形成された不純物拡散領域２に
臨んで、厚さ約８００ｎｍのＳｉＯｘ層間絶縁膜３（Ｓ
ｉＯｘ）に直径０．３５μｍのコンタクトホール４（Ｃ
／Ｈ）が開口された状態を示している。このコンタクト
ホール４の底面には、不均一な厚さの自然酸化膜５（Ｓ
ｉＯｘ）が成長している。
ェハを示す模式的断面図であり、直径８インチのシリコ
ン基板１（Ｓｉ）に予め形成された不純物拡散領域２に
臨んで、厚さ約８００ｎｍのＳｉＯｘ層間絶縁膜３（Ｓ
ｉＯｘ）に直径０．３５μｍのコンタクトホール４（Ｃ
／Ｈ）が開口された状態を示している。このコンタクト
ホール４の底面には、不均一な厚さの自然酸化膜５（Ｓ
ｉＯｘ）が成長している。
【００２０】そこで、このウェハをヘリコン波プラズマ
・ソースを搭載した真空チャンバに搬入し、上記自然酸
化膜５を除去するためのＨ2 プラズマ処理を行った。Ｈ
2 プラズマ処理の条件は、たとえば Ｈ2 流量 ５００ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 １ Ｐａ ソース・パワー ３０００ Ｗ（１３．５６ ＭＨｚ） ＲＦパルス幅 １０ μｓ デューティ比 １０ ％ ＲＦバイアス・パワー ０ Ｗ とした。これにより、図２に示されるように、自然酸化
膜５が除去された。
・ソースを搭載した真空チャンバに搬入し、上記自然酸
化膜５を除去するためのＨ2 プラズマ処理を行った。Ｈ
2 プラズマ処理の条件は、たとえば Ｈ2 流量 ５００ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 １ Ｐａ ソース・パワー ３０００ Ｗ（１３．５６ ＭＨｚ） ＲＦパルス幅 １０ μｓ デューティ比 １０ ％ ＲＦバイアス・パワー ０ Ｗ とした。これにより、図２に示されるように、自然酸化
膜５が除去された。
【００２１】上記の条件によると、プラズマ密度が１０
12／ｃｍ3 のオーダーに維持されながらも、電子温度を
２〜３［ｅＶ］に抑えることができる。自然酸化膜５を
除去した後のシリコン基板１を透過型電子顕微鏡で観察
したところ、ダメージは見られず、良好なドライ前処理
が行われたことが確認された。
12／ｃｍ3 のオーダーに維持されながらも、電子温度を
２〜３［ｅＶ］に抑えることができる。自然酸化膜５を
除去した後のシリコン基板１を透過型電子顕微鏡で観察
したところ、ダメージは見られず、良好なドライ前処理
が行われたことが確認された。
【００２２】実施例２
本実施例では、サリサイド・プロセスにおける自然酸化
膜除去の例について、図３ないし図６を参照しながら説
明する。
膜除去の例について、図３ないし図６を参照しながら説
明する。
【００２３】図３は、本プロセスで用いるサンプル・ウ
ェハを示す模式的断面図である。すなわち、直径８イン
チのシリコン基板１１（Ｓｉ）上において、フィールド
酸化膜１２により規定される素子形成領域にゲート酸化
膜１３を介してポリサイド・ゲート電極１４（ｐｏｌｙ
Ｓｉ／ＷＳｉｘ）が形成され、このポリサイド・ゲート
電極１４とその両側のＳｉＯｘサイドウォール１５（Ｓ
／Ｗ）をそれぞれマスクとする２回の自己整合的な不純
物イオン注入により、ＬＤＤ型のソース／ドレイン領域
１６が形成された状態を示している。上記ポリサイド・
ゲート電極１４の線幅は０．３５μｍ、厚さは約０．２
μｍである。また、上記ソース／ドレイン領域１６の高
濃度領域には１０21／ｃｍ3 のオーダーでホウ素（Ｂ）
が含まれている。
ェハを示す模式的断面図である。すなわち、直径８イン
チのシリコン基板１１（Ｓｉ）上において、フィールド
酸化膜１２により規定される素子形成領域にゲート酸化
膜１３を介してポリサイド・ゲート電極１４（ｐｏｌｙ
Ｓｉ／ＷＳｉｘ）が形成され、このポリサイド・ゲート
電極１４とその両側のＳｉＯｘサイドウォール１５（Ｓ
／Ｗ）をそれぞれマスクとする２回の自己整合的な不純
物イオン注入により、ＬＤＤ型のソース／ドレイン領域
１６が形成された状態を示している。上記ポリサイド・
ゲート電極１４の線幅は０．３５μｍ、厚さは約０．２
μｍである。また、上記ソース／ドレイン領域１６の高
濃度領域には１０21／ｃｍ3 のオーダーでホウ素（Ｂ）
が含まれている。
【００２４】そこで、このウェハをＥＣＲプラズマ・ソ
ースを搭載した発散磁場型の真空チャンバに搬入し、上
記自然酸化膜１７を除去するためのＨ2 プラズマ処理を
行った。Ｈ2 プラズマ処理の条件は、たとえば Ｈ2 流量 ５００ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 １ Ｐａ マイクロ波パワー ３０００ Ｗ（２．４５ ＧＨｚ） マイクロ波パルス幅 １０ μｓ デューティ比 １０ ％ ＲＦバイアス・パワー ０ Ｗ とした。これにより、図４に示されるように、自然酸化
膜１７が除去された。
ースを搭載した発散磁場型の真空チャンバに搬入し、上
記自然酸化膜１７を除去するためのＨ2 プラズマ処理を
行った。Ｈ2 プラズマ処理の条件は、たとえば Ｈ2 流量 ５００ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 １ Ｐａ マイクロ波パワー ３０００ Ｗ（２．４５ ＧＨｚ） マイクロ波パルス幅 １０ μｓ デューティ比 １０ ％ ＲＦバイアス・パワー ０ Ｗ とした。これにより、図４に示されるように、自然酸化
膜１７が除去された。
【００２５】続いて、ウェハを同一チャンバ内に置いた
まま、Ｔｉ膜の成膜を行った。成膜条件はたとえば、 ＴｉＣｌ4 流量 ５ ＳＣＣＭ Ｈ2 流量 １００ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 １ Ｐａ マイクロ波パワー ３０００ Ｗ（２．４５ ＧＨｚ） とした。これにより、図５に示されるように、ウェハの
全面に厚さ約１０ｎｍのＴｉ膜１８が成膜された。
まま、Ｔｉ膜の成膜を行った。成膜条件はたとえば、 ＴｉＣｌ4 流量 ５ ＳＣＣＭ Ｈ2 流量 １００ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 １ Ｐａ マイクロ波パワー ３０００ Ｗ（２．４５ ＧＨｚ） とした。これにより、図５に示されるように、ウェハの
全面に厚さ約１０ｎｍのＴｉ膜１８が成膜された。
【００２６】この後、窒素雰囲気下にて６００℃，６０
秒間のＲＴＡを行い、ゲート電極１４とソース／ドレイ
ン領域１６の表層部をＣ４９構造のチタンシリサイド膜
１９（ＴｉＳｉｘ）に変化させた。フィールド酸化１２
やサイドウォール１５の上に残存する未反応のＴｉ膜１
８をアンモニア−過酸化水素水混合液（アンモニア過
水）または塩酸−過酸化水素水混合液（塩酸過水）で溶
解除去した後、Ａｒ雰囲気中、８００℃，６０秒間のア
ニールを行い、チタンシリサイド膜１９をより安定なＣ
５４構造に相転移させて、サリサイド・プロセスを終了
した。
秒間のＲＴＡを行い、ゲート電極１４とソース／ドレイ
ン領域１６の表層部をＣ４９構造のチタンシリサイド膜
１９（ＴｉＳｉｘ）に変化させた。フィールド酸化１２
やサイドウォール１５の上に残存する未反応のＴｉ膜１
８をアンモニア−過酸化水素水混合液（アンモニア過
水）または塩酸−過酸化水素水混合液（塩酸過水）で溶
解除去した後、Ａｒ雰囲気中、８００℃，６０秒間のア
ニールを行い、チタンシリサイド膜１９をより安定なＣ
５４構造に相転移させて、サリサイド・プロセスを終了
した。
【００２７】本実施例では、自然酸化膜１８の除去時
に、プラズマ密度が１０11／ｃｍ3 のオーダーに維持さ
れながらも電子温度が２〜３［ｅＶ］に抑えられてお
り、低ダメージのプロセスが実現されている。また、こ
れに続いて同一チャンバ内でＴｉ膜１８を成膜している
ため、このＴｉ膜１８とソース／ドレイン領域１６との
間にはシリサイド化を妨害する自然酸化膜が再成長する
ことが無い。このため、シリサイド層１９を薄く均一に
形成することができ、低抵抗化が図られると共に、完成
されたＭＯＳトランジスタにおける接合リーク電流を抑
えることができた。以上、本発明の具体的な実施例を２
例挙げたが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、タングステン・ポリサイドの
成膜過程におけるポリシリコン膜表面の自然酸化膜の除
去、あるいはスタック型キャパシタ型のポリシリコン下
部電極表面の自然酸化膜の除去に本発明を適用すること
もできる。この他、サンプル・ウェハの構成、プラズマ
処理条件、使用するプラズマ装置の細部は、適宜変更ま
たは選択が可能である。
に、プラズマ密度が１０11／ｃｍ3 のオーダーに維持さ
れながらも電子温度が２〜３［ｅＶ］に抑えられてお
り、低ダメージのプロセスが実現されている。また、こ
れに続いて同一チャンバ内でＴｉ膜１８を成膜している
ため、このＴｉ膜１８とソース／ドレイン領域１６との
間にはシリサイド化を妨害する自然酸化膜が再成長する
ことが無い。このため、シリサイド層１９を薄く均一に
形成することができ、低抵抗化が図られると共に、完成
されたＭＯＳトランジスタにおける接合リーク電流を抑
えることができた。以上、本発明の具体的な実施例を２
例挙げたが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、タングステン・ポリサイドの
成膜過程におけるポリシリコン膜表面の自然酸化膜の除
去、あるいはスタック型キャパシタ型のポリシリコン下
部電極表面の自然酸化膜の除去に本発明を適用すること
もできる。この他、サンプル・ウェハの構成、プラズマ
処理条件、使用するプラズマ装置の細部は、適宜変更ま
たは選択が可能である。
【００２８】
【発明の効果】以上の説明からも明らかなように、本発
明によれば基板にダメージを与えることなく自然酸化膜
を十分に除去することができる。したがって本発明は、
今後も微細化、高集積化へと向かう半導体装置の信頼性
や歩留まりの向上に大きく貢献するものである。
明によれば基板にダメージを与えることなく自然酸化膜
を十分に除去することができる。したがって本発明は、
今後も微細化、高集積化へと向かう半導体装置の信頼性
や歩留まりの向上に大きく貢献するものである。
【図１】本発明を適用したコンタクトホール・プロセス
で用いるサンプル・ウェハの模式的断面図である。
で用いるサンプル・ウェハの模式的断面図である。
【図２】図１のコンタクトホール底の自然酸化膜をＨ2
プラズマを用いて除去した状態を示す模式的断面図であ
る。
プラズマを用いて除去した状態を示す模式的断面図であ
る。
【図３】本発明を適用したサリサイド・プロセスで用い
るサンプル・ウェハの模式的断面図である。
るサンプル・ウェハの模式的断面図である。
【図４】図３の自然酸化膜をＨ2 プラズマを用いて除去
した状態を示す模式的断面図である。
した状態を示す模式的断面図である。
【図５】図４の基体の全面にＴｉ膜を成膜した状態を示
す模式的断面図である。
す模式的断面図である。
【図６】アニールを行ってチタンシリサイド層を形成す
ると共に、未反応Ｔｉ膜を除去した状態を示す模式的断
面図である。
ると共に、未反応Ｔｉ膜を除去した状態を示す模式的断
面図である。
１，１１ シリコン基板
２ 不純物拡散領域
４ コンタクトホール
５，１７ 自然酸化膜
１４ ゲート電極
１６ ソース／ドレイン領域
１８ Ｔｉ膜
１９ チタンシリサイド層
フロントページの続き
(56)参考文献 特開 平１−196819（ＪＰ，Ａ)
特開 平５−275392（ＪＰ，Ａ)
特開 平７−169713（ＪＰ，Ａ)
特開 昭60−86831（ＪＰ，Ａ)
特開 昭64−73620（ＪＰ，Ａ)
特開 平７−283206（ＪＰ，Ａ)
特開 平７−142453（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3065
H01L 21/28 301
Claims (2)
- 【請求項１】 シリコン系材料層の表面に形成された自
然酸化膜を、１０１１／ｃｍ３のオーダー以上のプラズ
マ密度を発生しうる高密度プラズマソースを用いるとと
もに、水素系ガスのパルス時間変調プラズマを用いて除
去する工程を有する半導体装置の製造方法であって、 前記パルス時間変調プラズマのパルス幅を、アフターグ
ロー・プラズマの寿命とプラズマ電子温度の緩和時間の
中間に位置するパルス幅とすることにより、前記シリコ
ン系材料層の表面近傍における前記パルス時間変調プラ
ズマの実効的な電子温度を、Ｓｉ−Ｓｉ結合の結合エネ
ルギーより低い値に選択し、 前記シリコン系材料層の表面のダメージを低減すること
を特徴とする 半導体装置の製造方法。 - 【請求項２】 前記自然酸化膜を除去した後、露出した
前記シリコン系材料層を大気から遮断したままの状態に
てシリサイド形成用金属膜で被覆する請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31644595A JP3413698B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31644595A JP3413698B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162167A JPH09162167A (ja) | 1997-06-20 |
| JP3413698B2 true JP3413698B2 (ja) | 2003-06-03 |
Family
ID=18077173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31644595A Expired - Fee Related JP3413698B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3413698B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100559031B1 (ko) * | 1998-12-31 | 2006-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법_ |
-
1995
- 1995-12-05 JP JP31644595A patent/JP3413698B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162167A (ja) | 1997-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4895803B2 (ja) | 誘電体膜及びゲートスタックの形成方法並びに誘電体膜の処理方法 | |
| TWI553734B (zh) | 用於半導體元件之低溫氧化的方法 | |
| TWI225668B (en) | Substrate processing method | |
| US7326655B2 (en) | Method of forming an oxide layer | |
| US10431466B2 (en) | Hydrogenation and nitridization processes for modifying effective oxide thickness of a film | |
| JP2809113B2 (ja) | 半導体装置の製造方法 | |
| US20100267247A1 (en) | Dual Frequency Low Temperature Oxidation of a Semiconductor Device | |
| US10510545B2 (en) | Hydrogenation and nitridization processes for modifying effective oxide thickness of a film | |
| US20080050870A1 (en) | Method for fabricating semiconductor device | |
| US7208787B2 (en) | Semiconductor device and a process for manufacturing a complex oxide film | |
| US6368950B1 (en) | Silicide gate transistors | |
| US20200098891A1 (en) | Semiconductor device with adhesion layer and method of making | |
| JP2008112750A (ja) | 半導体素子製造方法 | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| US7476916B2 (en) | Semiconductor device having a mis-type fet, and methods for manufacturing the same and forming a metal oxide film | |
| US20030042535A1 (en) | Semiconductor device and manufacturing thereof | |
| JP3646718B2 (ja) | 半導体装置の製造方法 | |
| JP3413698B2 (ja) | 半導体装置の製造方法 | |
| US20030186523A1 (en) | Method for forming an improved metal silicide portion in a silicon-containing conductive region in an integrated circuit | |
| US20100151677A1 (en) | Etch method in the manufacture of a semiconductor device | |
| JPH10270381A (ja) | 半導体装置の製造方法 | |
| US8093157B2 (en) | Advanced processing technique and system for preserving tungsten in a device structure | |
| JPH1131659A (ja) | 半導体装置の製造方法 | |
| JPH1064915A (ja) | 半導体装置における配線の形成方法 | |
| JP2002525850A (ja) | 集積回路ゲート導電体上に形成されたスペーサをエッチングするための装置および方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030225 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100404 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |