JP3413699B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ型薄膜トラ
ンジスタから成る半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】従来、液晶表示装置の液晶駆動基板等に
形成されているＭＩＳ（ＭＯＳ）型薄膜トランジスタ
は、逆スタガーの場合、石英ガラス基板やほうけい酸ガ
ラス基板等の透明絶縁基板上に形成されたゲート電極
と、そのゲート電極上に酸化シリコン膜等の絶縁層を介
して形成されたチャネル層と、ゲート電極の側方に形成
されたソース電極およびドレイン電極とから構成されて
いる。

【０００３】この半導体装置においては、ゲート電極に
所定の電圧を印加することでチャネル層内の絶縁層界面
のキャリアを制御してソース電極−ドレイン電極間に流
れる電流をＯＮ、ＯＦＦするものである。液晶駆動基板
にこの半導体装置が形成された場合には、ゲート電極へ
の信号電圧印加によるソース電極−ドレイン電極間のド
レイン電流ＯＮ、ＯＦＦで液晶層の光の透過、遮断を制
御している。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタから成る半導体装置において、ソース
電極−ドレイン電極間にドレイン電流が流れる場合に
は、ゲート電極側の絶縁層界面のみを流れるため、所定
のゲート電圧に対する十分なソース−ドレイン電流を得
るのが困難であった。

【０００５】また、フォトリソグラフィーでの微細加工
等の関係からゲート電極の長さを短くするのには限界が
あり、ゲート長の短縮による半導体装置の特性向上を図
るのが困難となっている。

【０００６】

【課題を解決するための手段】本発明は上記の課題を解
決するために成された半導体装置およびその製造方法で
ある。すなわち、本発明は、薄膜トランジスタから成る
半導体装置において、チャネル層の幅方向における一方
側に設けられるソース領域と、チャネル層の幅方向にお
ける他方側に設けられるドレイン領域と、チャネル層の
厚さ方向における一方側に第１絶縁層を介して設けられ
るゲート電極と、ソース領域と導通する状態でゲート電
極側に張り出しており、その張り出し部分がチャネル層
の厚さ方向における他方側に第２絶縁層を介して設けら
れるソース側張り出し電極と、ドレイン領域と導通する
状態でゲート電極側に張り出しており、その張り出し部
分がチャネル層の厚さ方向における他方側に第２絶縁層
を介して設けられ、かつその張り出し部分の先端とソー
ス側張り出し電極の張り出し部分の先端との間に、第２
絶縁層界面でのリーク電流とトンネルリーク電流を制御
するための間隔が設けられているドレイン側張り出し電
極とを備えている。

【０００７】また、本発明は、絶縁基板上にゲート電極
を形成する工程と、ゲート電極上を覆う状態で絶縁基板
上に第１絶縁層、チャネル層、第２絶縁層を連続形成す
る工程と、ゲート電極の上方を残して第２絶縁層を除去
する工程と、第２絶縁層が除去されるチャネル層上の部
分からゲート電極上の第２絶縁層上にかけて導電層を形
成するとともに、ゲート電極の上方で導電層を所定の間
隔で分割して第１導電層と第２導電層とを形成する工程
と、チャネル層、第１導電層および第２導電層に所定の
エネルギーを加えて結晶化および活性化を図る工程と、
第１導電層と導通するソース電極と、第２導電層と導通
するドレイン電極とを形成する工程とから成る半導体装
置の製造方法である。

【０００８】また、第１導電型から成る半導体基板内に
第２導電型から成る２つの埋め込み層を所定の間隔を開
けて形成する工程と、半導体基板内における２つの埋め
込み層上を覆う状態で酸素イオンを打ち込む工程と、所
定の熱処理によって２つの埋め込み層を半導体基板の表
面まで拡散させてソース領域およびドレイン領域を形成
するとともに、酸素イオンを拡散させて半導体基板内に
第１絶縁層を形成する工程と、半導体基板表面に達した
ソース領域およびドレイン領域を除く半導体基板表面に
第２絶縁層を形成する工程と、半導体基板表面のソース
領域と接するようにソース電極を形成し、ドレイン領域
と接するようにドレイン電極を形成し、第１絶縁層上の
第１導電型から成る半導体基板上に第２絶縁層を介して
ゲート電極を形成する工程とから成る半導体装置の製造
方法でもある。

【０００９】さらに、一の半導体基板内の表面付近に所
定の導電型から成る２つの埋め込み層を所定の間隔で形
成した後、一の半導体基板の表面に第１絶縁層を形成す
る工程と、他の半導体基板の表面に形成した第２絶縁層
と一の半導体基板の表面に形成した第１絶縁層とを接触
させるようにして一の半導体基板と他の半導体基板とを
重ね合わせ、熱処理を行って第１絶縁層と第２絶縁層と
を接合する工程と、他の半導体基板を所定の厚さに削っ
た後、その表面に第３絶縁層を形成する工程と、第３絶
縁層から２つの埋め込み層の各々に達する２つの孔を形
成し、一方の孔にソース電極、他方の孔にドレイン電極
を形成する工程と、ソース電極とドレイン電極との間の
第３絶縁層上にゲート電極を形成する工程とから成る半
導体装置の製造方法でもある。

【００１０】また、一の半導体基板内に第１の酸素イオ
ンを打ち込んだ状態でその上層に所定の導電型から成る
２つの埋め込み層を形成する工程と、２つの埋め込み層
の周囲に第２の酸素イオンを打ち込む工程と、所定の熱
処理を行って２つの埋め込み層を拡散させるとともに、
第１の酸素イオンと第２の酸素イオンを拡散させて酸化
絶縁層とし、この酸化絶縁層によって２つの埋め込み層
の各々の周りを囲む工程と、一の半導体基板の表面に第
１絶縁層を形成する工程と、他の半導体基板の表面に形
成した第２絶縁層と一の半導体基板の表面に形成した第
１絶縁層とを接触させるようにして一の半導体基板と他
の半導体基板とを重ね合わせ、熱処理を行って第１絶縁
層と第２絶縁層とを接合する工程と、他の半導体基板を
所定の厚さに削った後、その表面に第３絶縁層を形成す
る工程と、第３絶縁層から２つの埋め込み層の各々に達
する２つの孔を形成し、一方の孔にソース電極、他方の
孔にドレイン電極を形成する工程と、ソース電極とドレ
イン電極との間の第３絶縁層上にゲート電極を形成する
工程とから成る半導体装置の製造方法でもある。

【００１１】本発明では、チャネル層の厚さ方向におけ
る一方側に第１絶縁層を介してゲート電極が設けられ、
他方側に第２絶縁層を介してソース領域と導通するソー
ス側張り出し電極と、ドレイン領域と導通するドレイン
側張り出し電極とが設けられているため、チャネル層に
は第２絶縁層を介してソースおよびドレイン電圧が常時
印加されている状態となる。

【００１２】これにより、ＮＭＯＳ型ＴＦＴのＯＮの場
合、ソースおよびドレイン電圧によってチャネル層と第
２絶縁層との界面には常に電子が蓄積され電子蓄積領域
が形成される状態となり、ＬＤＤ（Lightly Doped Drai
n ）構造と等価の役目を果たすようになる。この状態で
ゲート電極に正の電圧が印加されるとチャネル層と第１
絶縁層との界面にも電子が蓄積されてキャリアチャネル
領域が形成され、即座にソース−ドレイン電流が流れる
ようになる。

【００１３】さらに、正の電圧が印加されると、第１絶
縁層界面に形成された電子蓄積領域が広がり、ソース側
張り出し電極の先端とドレイン側張り出し電極の先端と
の間隔を埋めるので、第２絶縁層界面にもソース−ドレ
イン電流が流れる。このため、ある値以上の正の電圧を
印加することによって通常の２倍以上のソース−ドレイ
ン電流が流れる状態となる。

【００１４】この場合、ソース側張り出し電極の先端と
ドレイン側張り出し電極の先端との間隔によってゲート
電圧に対するソース−ドレイン電流の特性を制御できる
ようになる。

【００１５】また、ＴＦＴがＯＦＦの場合、ゲート電極
に負の電圧を印加するとチャネル層と第１絶縁層との界
面に正孔が蓄積してソース−ドレイン電流が流れない状
態となる。さらに大きな負電圧を印加していくと、正孔
蓄積領域がチャネル層の第２絶縁層側へ広がっていき、
ソース側張り出し電極およびドレイン側張り出し電極の
第２絶縁層界面での電子蓄積領域を相殺して低減させ、
ソース側張り出し電極とドレイン側張り出し電極との間
隔を埋めて、第２絶縁層界面でのリーク電流とトンネル
リーク電流とを抑制できるようになる。

【００１６】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法における実施の形態を図に基づいて説明
する。図１は本発明の半導体装置における実施形態を説
明する模式図（その１）である。図１（ａ）に示す半導
体装置１は、逆スタガー構造から成るものであり、石英
ガラスやほうけい酸ガラス等の透明絶縁性の基板２上に
設けられたゲート電極Ｇと、ゲート電極Ｇを覆う状態で
基板２上に形成された第１窒化シリコン膜３１、および
第１酸化シリコン膜４１と、その上に形成されたチャネ
ル層５とによりＮＭＯＳ型薄膜トランジスタを構成して
いる。

【００１７】さらに、チャネル層５の側方にはソース領
域およびドレイン領域が設けられており、ソース領域の
上にはソース側張り出し電極ＳＨを介してソース電極Ｓ
が設けられ、ドレイン領域の上にはドレイン側張り出し
電極ＤＨを介してドレイン電極Ｄが設けられている。ま
た、ソース側張り出し電極ＳＨの張り出し部分はチャネ
ル層５上の第２酸化シリコン膜４２を介してゲート電極
Ｇ上方に配置されている。また、ドレイン側張り出し電
極ＤＨの張り出し部分はチャネル層５上の第２酸化シリ
コン膜４２を介してゲート電極Ｇ上方に配置されてい
る。しかも、ソース側張り出し電極ＳＨの張り出し部分
の先端と、ドレイン側張り出し電極ＤＨの張り出し部分
の先端との間には、所定の間隔Ｌが設けられている。

【００１８】このソース側張り出し電極ＳＨおよびドレ
イン側張り出し電極ＤＨは、所定の導電型の多結晶シリ
コンや非晶質シリコン、アルミニウム等の金属によって
構成するが、ソース領域およびドレイン領域と同一材料
にするのが望ましい。

【００１９】このような構造から成る半導体装置１で
は、ゲート電極Ｇに印加される電圧に応じてソース電極
Ｓ−ドレイン電極Ｄ間に流れる電流を制御できるが、ド
レイン領域と導通するドレイン側張り出し電極ＤＨがチ
ャネル層５の上方まで張り出していることで、ゲート電
極Ｇにソース電極Ｓ−ドレイン電極Ｄ間の電流を流すた
めの電圧が印加されていない状態でも、常にドレイン電
圧がドレイン側張り出し電極ＤＨからチャネル層５に向
けて印加されているため、第２酸化シリコン膜４２の界
面に常に電子が蓄積される状態となる。これがＬＤＤ構
造と等価の役目を果たすようになる。

【００２０】このような状態でゲート電極Ｇに正の電圧
が印加されると、ゲート電極Ｇ側の第１酸化シリコン膜
４１の界面に電子の蓄積層にキャリアチャネル領域が形
成される。これにより、ドレイン電流が流れる状態とな
るが、このゲート電極Ｇへのさらなる正の電圧印加によ
って第２酸化シリコン膜４２側にも電子の蓄積領域が広
がり、第２酸化シリコン膜４２側でのソース領域とドレ
イン領域とが電気的に連結され第２酸化シリコン膜４２
界面にもドレイン電流が流れることになる。

【００２１】したがって、ソース側張り出し電極ＳＨお
よびドレイン側張り出し電極ＤＨがあることで、第１酸
化シリコン膜４１界面と第２酸化シリコン膜４２界面に
もドレイン電流が流れるので、従来と同じゲート電圧を
印加した場合であっても大きなドレイン電流を流すこと
ができるようになる。

【００２２】一方、ゲート電極Ｇに負の電圧を印加する
と第１酸化シリコン膜４１の界面に正孔が蓄積してソー
ス電極Ｓ−ドレイン電極Ｄ間にはドレイン電流が流れな
い状態、すなわちソース型張り出し電極ＳＨおよびドレ
イン側張り出し電極ＤＨの第２酸化シリコン膜４２界面
での電子蓄積領域を相殺して低減させる状態となる。さ
らに、ゲート電極Ｇに負の電圧を印加していくと、正孔
の蓄積領域が第２酸化シリコン膜４２側へ広がってい
き、ソース側張り出し電極ＳＨとドレイン側張り出し電
極ＤＨとの間隔Ｌ部の、第２酸化シリコン膜４２界面で
のリーク電流とトンネルリーク電流とを抑制できるよう
になる。

【００２３】つまり、本実施形態における半導体装置１
では、ソース側張り出し電極ＳＨの張り出し部分の先端
と、ドレイン側張り出し電極ＤＨの張り出し部分の先端
との隙間Ｌの大きさによって、ドレイン電流とリーク電
流とを制御することができる。

【００２４】図１（ｂ）に示す半導体装置１は、図１
（ａ）に示す半導体装置１と同様な逆スタガー型から成
るものであり、基板２上に設けられたゲート電極Ｇ、第
１窒化シリコン膜３１、第１酸化シリコン膜４１、チャ
ネル層５、ソース電極Ｓおよびドレイン電極Ｄを備えて
いる点で共通するが、第２酸化シリコン膜４２を介して
チャネル層５上に配置されるソース側張り出し電極ＳＨ
の張り出し部分の先端と、ドレイン側張り出し電極ＤＨ
の張り出し部分の先端との間に設けられる隙間Ｌの位置
がソース領域側に寄っている点で相違する。

【００２５】このような構造により、ソース領域側より
ドレイン領域側の方が第２酸化シリコン膜４２界面の電
子蓄積層が長く大きくなるため、小さなゲート電圧で大
きなドレイン電流を得ることが可能となる。

【００２６】図２（ａ）、（ｂ）の模式断面図に示す半
導体装置１は、いずれもスタガー型から成るものであ
り、（ａ）は石英ガラスやほうけい酸ガラス等の絶縁性
の基板２を用いた構造、（ｂ）は単結晶のシリコン基板
２１を用いた構造を示している。

【００２７】図２（ａ）に示す半導体装置１では、絶縁
性の基板２上に第１窒化シリコン膜３１が形成され、そ
の上にソース領域と導通するソース側張り出し電極ＳＨ
とドレイン領域と導通するドレイン側張り出し電極ＤＨ
とが設けられている。またソース側張り出し電極ＳＨの
張り出し部分の先端とドレイン側張り出し電極ＤＨの張
り出し部分の先端との間には所定の間隔Ｌが設けられて
いる。

【００２８】さらに、ソース側張り出し電極ＳＨとドレ
イン側張り出し電極ＤＨとの上方には第２酸化シリコン
膜４２を介してチャネル層５が形成され、チャネル層５
の上方には第２窒化シリコン膜３２および第２酸化シリ
コン膜４２を介してゲート電極Ｇが設けられている。

【００２９】また、図２（ｂ）に示す半導体装置１で
は、シリコン基板２１上に第１酸化シリコン膜４１が設
けられ、その上にソース側張り出し電極ＳＨおよびドレ
イン側張り出し電極ＤＨが設けられている。さらにソー
ス側張り出し電極ＳＨおよびドレイン側張り出し電極Ｄ
Ｈの上方には第１酸化シリコン膜４１を介してチャネル
層５が設けられ、ソース領域と導通するソース電極Ｓ、
ドレイン領域と導通するドレイン電極Ｄ、第２酸化シリ
コン膜４２および第２窒化シリコン膜３２を介してチャ
ネル層５上に形成されたゲート電極Ｇも設けられてい
る。

【００３０】図２（ｂ）に示す半導体装置１では、ソー
ス領域およびドレイン領域の外側に素子分離のための溝
が形成されている。このように、スタガー型であって
も、またシリコン基板２１を用いた場合であってもソー
ス領域と導通するソース側張り出し電極ＳＨおよびドレ
イン領域と導通するドレイン側張り出し電極ＤＨを設け
た構造を採用することが可能である。

【００３１】また、図２（ａ）に示すスタガー型の半導
体装置１であっても、第２酸化シリコン膜４２下のソー
ス側張り出し電極ＳＨやドレイン側張り出し電極ＤＨに
よって基板２裏面からの反射光（特に、短波長の青色
光）が吸収され、光によるソース電極Ｓ−ドレイン電極
Ｄ間にリーク電流は流れないことになる。なお、間隔Ｌ
から反射光がわずかに入射するが、これによるチャネル
層５内での対生成の電子−正孔は少ないので反射光によ
る光リーク電流は従来よりも低減できることになる。

【００３２】次に、本実施形態における半導体装置の製
造方法を説明する。図１〜図５は第１の製造方法を説明
する模式断面図である。第１の製造方法は、主として低
温レーザアニールにより多結晶シリコンから成るチャネ
ル層を備えた半導体装置の製造方法である。

【００３３】先ず、図３（ａ）に示すように、透明ほう
けい酸ガラスから成る基板２上に例えばＭｏ／Ｔａ合金
から成るゲート電極Ｇをスパッタリングおよびフォトリ
ソグラフィーのエッチングにより形成する。厚さは例え
ば３００ｎｍである。この際、電界集中緩和等のために
テーパ形状（１０〜２０°）にした方がよい。

【００３４】次に、図３（ｂ）に示すように、ゲート電
極Ｇを覆う状態で基板２上に第１窒化シリコン膜３１、
第１酸化シリコン膜４１、非晶質シリコン膜５１’、第
２酸化シリコン膜４２をプラズマＣＶＤ法によって連続
成膜する。第１窒化シリコン膜３１はＳｉＨ₄ 、Ｎ
Ｈ₃ 、Ｎ₂ から成る反応ガスを使用し、第１酸化シリコ
ン膜４１および第２酸化シリコン膜４２はＳｉＨ₄ 、Ｏ
₂ から成る反応ガスを使用し、非晶質シリコン膜５１’
はＳｉＨ₄ から成る反応ガスを使用して、各々約３００
℃の温度で形成する。

【００３５】また、第１窒化シリコン膜３１は約２００
ｎｍ厚、第１酸化シリコン膜４１は約５０ｎｍ厚、非晶
質シリコン膜５１’は約３０ｎｍ厚、第２酸化シリコン
膜４２は約５０ｎｍ厚で形成する。ここで、第１窒化シ
リコン膜３１の膜厚が他よりも厚いのは、ガラス基板か
らのＮａ⁺ コンタミネーション侵入を防止するためであ
る。また、ゲート−ドレイン間のゲート耐圧、ソース側
張り出し電極ＳＨ、ドレイン側張り出し電極ＤＨのソー
スおよびドレイン耐圧を向上させるため、第１酸化シリ
コン膜４１、第２酸化シリコン膜４２の膜厚をさらに厚
くしてもよい。ただし、第２酸化シリコン膜４２はレー
ザ光照射によるアニールでの結晶化、活性化とのバラン
スを考慮する必要がある。

【００３６】次いで、図３（ｃ）に示すように、第２酸
化シリコン膜４２をフォトリソグラフィー法によってゲ
ート電極Ｇの幅よりもわずかに広く残すように加工す
る。第２酸化シリコン膜４２は、ＨＦ＋ＮＨ₄ Ｆ混合液
を用いたウェットエッチングで加工する。また、第２酸
化シリコン膜４２をゲート電極Ｇの幅よりもわずかに広
くするのは、十分な耐圧を確保するためである。

【００３７】次に、図４（ａ）に示すように、加工した
第２酸化シリコン膜４２上にかかるようｎ⁺ 非晶質シリ
コン膜５２’から成るソース側張り出し電極ＳＨとドレ
イン側張り出し電極ＤＨとをプラズマＣＶＤ法により形
成する。この際、ソース側張り出し電極ＳＨの張り出し
部分の先端と、ドレイン側張り出し電極ＤＨの張り出し
部分の先端との間に隙間Ｌを設ける。これらの張り出し
電極を形成するには、先ずｎ⁺ 非晶質シリコン膜５２’
をプラズマＣＶＤ法によって全面形成し、その後、隙間
Ｌとなる部分をエッチングによって除去する。プラズマ
ＣＶＤ法での反応ガスは、ＳｉＨ₄ 、ＰＨ₃ であり、１
０ｎｍ程度の厚さで形成する。

【００３８】なお、ｎ⁺ 非晶質シリコン膜５２’をイオ
ンドーピングによって形成する場合には、非晶質シリコ
ンを形成した後に、燐（Ｐ⁺ ）イオンを１０¹⁴〜１０¹⁵
ｃｍ ^-2程度注入するようにすればよい。

【００３９】次いで、図４（ｂ）に示すように、レーザ
光を照射して、非晶質シリコン膜５１’、５２’の脱水
素、結晶化および活性化を図り、多結晶シリコン化した
チャネル層５およびソース、ドレイン、ソース側張り出
し電極ＳＨ、ドレイン側張り出しでんきょうＤＨ領域を
形成する処理を行う。レーザ光としては、例えば波長３
０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約
２５０ｍＪ／ｃｍ² 照射する。この際、最初は非晶質シ
リコン膜５１’、５２’の溶融エネルギーより低いエネ
ルギーで照射し、薄膜中から水素を追い出すようにして
から、溶融エネルギーより高いエネルギーで照射して結
晶化および活性化を図る。

【００４０】なお、多結晶シリコン膜の結晶性均一化の
ため、図４（ａ）に示す隙間Ｌの形成を、図４（ｂ）に
示すレーザ光照射の後に行ってもよい。

【００４１】次いで、図５（ａ）に示すように、ソース
側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨ
の上に、ＰＳＧ６１および保護用窒化シリコン膜７１を
常圧ＣＶＤ法により形成する。ＰＳＧ６１は、Ｓｉ
Ｈ₄ 、ＰＨ₃ 、Ｏ₂ から成る反応ガスを用い、保護用窒
化シリコン膜７１は、ＳｉＨ₄ 、ＮＨ₃ 、Ｎ₂ から成る
反応ガスを用いて各々２００ｎｍ厚程度形成する。

【００４２】その後、フォーミングガス中で４００℃３
〜４時間程度の水素化アニール処理を行い、シリコンダ
ングリングボンドをカットし、電子および正孔の電界効
果移動度を改善し、リーク電流を低減させる。

【００４３】そして、図５（ｂ）に示すように、ソース
領域およびドレイン領域と対応するＰＳＧ６１および保
護用窒化シリコン膜７１に窓開けを行い、そこにソース
電極Ｓ、ドレイン電極Ｄを形成する。ＰＳＧ６１の窓開
けは、ＨＦ＋ＮＨ₄ Ｆ混合液によるウェットエッチン
グ、保護用窒化シリコン膜７１の窓開けは、ＣＦ₄ によ
るドライエッチングによって行う。また、ソース電極
Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウ
ムをスパッタリングによって５００ｎｍ厚形成し、Ｈ₃
ＰＯ₄ ＋ＣＨ₃ ＣＯＯＨ＋ＨＮＯ₃ 混合液によりエッチ
ングを行い、アルミニウムシンター処理を行う。これら
の一例の処理によって、図１（ａ）に示すような半導体
装置１が完成する。

【００４４】次に、図６〜図７の模式断面図を用いて第
２の製造方法を説明する。第２の製造方法は、主として
ＬＤＤを備え、低温レーザアニールによる多結晶シリコ
ンをチャネル層とした半導体装置の製造方法である。な
お、第２の製造方法においては、図２（ａ）〜（ｂ）に
示す処理が第１の製造方法と同じであるため、その後の
処理について説明する。

【００４５】先ず、図６（ａ）に示すように、連続成膜
により形成した非晶質シリコン膜５１の上に第２酸化シ
リコン膜４２を形成する処理を行う。この際、第２酸化
シリコン膜４２は、ゲート電極Ｇと同じ程度の幅にして
おく。

【００４６】次に、図６（ｂ）に示すように、第２酸化
シリコン膜４２を覆う状態で非晶質シリコン膜５１の上
にｎ^- 非晶質シリコン膜８１をプラズマＣＶＤ法により
形成する。ｎ^- 非晶質シリコン膜８１は、ＳｉＨ₄ 、Ｐ
Ｈ₃ から成る反応ガスを使用して約１０ｎｍ厚形成す
る。このｎ^- 非晶質シリコン膜８１により下の非晶質シ
リコン膜５１がＬＤＤを構成する不純物濃度となる。

【００４７】次いで、図６（ｃ）に示すように、ｎ^- 非
晶質シリコン膜８１をゲート電極Ｇよりわずかに大きな
幅で残すようエッチングするとともに、その略中央に隙
間Ｌを形成するようエッチングする。その後、残ったｎ
^- 非晶質シリコン膜８１の幅と等しいレジストＲを形成
し、その上から燐（Ｐ⁺ ）イオンのドーピングを行う。
燐（Ｐ⁺ ）イオンは１０¹⁴〜１０¹⁵ｃｍ^-2程度のドーズ
量で注入する。これにより、ｎ⁺ のソース領域およびド
レイン領域が形成される。

【００４８】なお、第２酸化シリコン膜４２の外側でレ
ジストＲおよびｎ^- 非晶質シリコン膜８１でカバーされ
た非晶質シリコン膜５１には燐（Ｐ⁺ ）イオンが注入さ
れないため、そのままの濃度でＬＤＤ領域８２となる。

【００４９】次に、図７（ａ）に示すように、レーザ光
を照射して、非晶質シリコン膜５１の脱水素、結晶化お
よび活性化を図り、チャネル層５を形成する処理を行
う。これは第１の製造方法と同様であり、例えば波長３
０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約
２５０ｍＪ／ｃｍ² 照射する。この際、最初は非晶質シ
リコン膜５１の溶融エネルギーより低いエネルギーで照
射し、薄膜中から水素を追い出すようにしてから、溶融
エネルギーより高いエネルギーで照射して結晶化および
活性化を図る。

【００５０】なお、多結晶シリコン膜の結晶性均一化の
ため、図６（ｃ）に示すｎ^- 非晶質シリコン膜８１の隙
間Ｌの形成を、図７（ａ）に示すレーザ光照射の後に行
ってもよい。

【００５１】さらに、図７（ｂ）に示すＰＳＧ６１およ
び保護用窒化シリコン膜７１を形成した後、第１の製造
方法と同様な水素化アニール処理をフォーミングガス中
で４００℃３〜４時間程度行い、シリコンダングリング
ボンドをカットし、電子および正孔の電界効果移動度を
改善し、リーク電流を低減させる。

【００５２】そして、ソース領域およびドレイン領域に
対応するＰＳＧ６１および保護用窒化シリコン膜７１の
窓開けを行い、そこにソース電極Ｓおよびドレイン電極
Ｄを形成する。これらの電極は第１の製造方法と同様
に、１％シリコン入りのアルミニウムをスパッタリング
によって５００ｎｍ厚形成し、Ｈ₃ ＰＯ₄ ＋ＣＨ₃ ＣＯ
ＯＨ＋ＨＮＯ₃ 混合液によりエッチングを行い、アルミ
ニウムシンター処理を行う。これらの一例の処理によっ
て、ＬＤＤを備えた半導体装置１が完成する。

【００５３】なお、図３〜図５、図６〜図７では、主と
して低温アニールによる半導体装置の製造方法の例を示
したが、高温アニールを用いて半導体装置を製造する場
合には、ゲート電極ＧとしてＭｏ／Ｔａ合金の代わりに
ｎ⁺ 多結晶シリコンを用いるようにすればよい。

【００５４】次に、図８〜図９の模式断面図を用いて第
３の製造方法を説明する。第３の製造方法は、主として
単結晶のシリコン基板を用いた半導体装置の製造方法で
ある。先ず、図８（ａ）に示すように、３〜５Ω・ｃｍ
のｐ型単結晶のシリコン基板２１の表面から３００ｎｍ
程度の深さに、２分割されたｎ⁺ 埋め込み層を形成す
る。２分割されたｎ⁺ 埋め込み層を形成するには、シリ
コン基板２１上にレジストＲと酸化シリコン膜１１０、
１１０’とを形成し、所定幅の２つの窓を開けてその上
から砒素（Ａｓ）イオン（または、燐イオン）を１０¹⁹
ｃｍ^-2程度注入する。なお、２つの窓の間となる酸化シ
リコン膜１１０’の幅が、２つのｎ⁺ 埋め込み層の隙間
Ｌ’となる。

【００５５】次に、図８（ｂ）に示すように、酸化シリ
コン膜１１０を覆う状態でその幅よりも大きくレジスト
Ｒを形成し、酸化シリコン膜１１０’をエッチング除去
し、酸素（Ｏ）イオンを打ち込んで、シリコン基板２１
内の２つのｎ⁺ 埋め込み層１０１上付近に酸素イオン打
ち込み層１０２を形成する。酸素イオンは、高電流イオ
ンインプラテーションにより１０²⁰〜１０²¹ｃｍ^-2程度
注入する。

【００５６】その後、図８（ｃ）に示すように、拡散お
よびアニールによりｎ⁺ 埋め込み層１０１（図８（ｂ）
参照）がシリコン基板２１の表面まで達するよう熱拡散
を行う。このシリコン基板２１の表面まで達したｎ⁺ 領
域がソース領域およびドレイン領域となる。拡散は、１
０００℃酸素雰囲気中で行い、アニールは７５０℃１時
間程度行って結晶欠陥の低減を図る。

【００５７】また、この拡散では、酸素イオン打ち込み
層１０２（図８（ｂ）参照）が第２酸化シリコン膜４２
となり、その下のｎ⁺ 埋め込み層１０１がｎ⁺ のソース
側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨ
となる。これらの張り出し電極の隙間Ｌは、図８（ａ）
における２つのｎ⁺ 埋め込み層１０１の隙間Ｌ’により
決まる。この熱拡散により、第２酸化シリコン膜４２上
にはチャネル層５が残り、シリコン基板２１の表面には
第１酸化シリコン膜４１が形成されることになる。

【００５８】次に、図９（ａ）に示すように、シリコン
基板２１表面に形成された第１酸化シリコン膜４１上に
第１窒化シリコン膜３１を減圧ＣＶＤ法により約２５０
ｎｍ厚形成し、ソース領域およびドレイン領域と対応す
る部分の窓開けを行う。

【００５９】その後、図９（ｂ）に示すように、窓を開
けた部分にソース電極Ｓおよびドレイン電極Ｄを形成す
るとともに、チャネル層の上の第１酸化シリコン膜４１
および第１窒化シリコン膜３１を介してゲート電極Ｇを
形成する。各電極は、１％シリコン入りのアルミニウム
をスパッタリングによって５００ｎｍ厚形成し、所定の
エッチングを行って不要部分の除去し形成する。そし
て、窒素雰囲気中で４００℃１時間程度のアルミシンタ
リングを行っておく。

【００６０】これにより、チャネル層５を中心としたゲ
ート電極Ｇの反対側（シリコン基板２１内）にソース領
域と導通するソース側張り出し電極ＳＨおよびドレイン
領域と導通するドレイン側張り出し電極ＤＨを備えた半
導体装置１が完成する。

【００６１】次に、図１０〜図１１の模式断面図を用い
て第４の製造方法を説明する。第４の製造方法は、主と
して単結晶のシリコン基板を用いたアイランド状の半導
体装置の製造方法である。先ず、図１０（ａ）に示すよ
うに、３〜５Ω・ｃｍのｐ型単結晶のシリコン基板２１
の表面から３００ｎｍ程度の深さに、２分割されたｎ ⁺
埋め込み層１０１を形成する。２分割されたｎ⁺ 埋め込
み層１０１を形成するには、シリコン基板２１上に酸化
シリコン膜１１０、１１０’およびレジストＲ、Ｒ’を
形成し、所定幅の２つの窓を開けてその上から砒素（Ａ
ｓ）イオン（または、燐イオン）を１０¹⁹ｃｍ^-2程度注
入する。なお、この２つの窓の間となる酸化シリコン膜
１１０’およびレジストＲ’の幅が、２つのｎ⁺ 埋め込
み層１０１の隙間Ｌ’となる。

【００６２】次に、図１０（ｂ）に示すように、酸化シ
リコン膜１１０を覆う状態でその幅よりも大きくレジス
トＲを形成し、間から酸素（Ｏ）イオンを打ち込んで、
シリコン基板２１内の２つのｎ⁺ 埋め込み層１０１上付
近に酸素イオン打ち込み層１０２を形成する。酸素イオ
ンは、高電流イオンインプラテーションにより１０²⁰〜
１０²¹ｃｍ^-2程度注入する。

【００６３】その後、図１０（ｃ）に示すように、レジ
ストＲおよび酸化シリコン膜１１０（図１０（ｂ）参
照）を除去した状態でシリコン基板２１の全面に酸素
（Ｏ）イオンを打ち込み、２つのｎ⁺ 埋め込み層１０１
の下付近に下側酸素イオン注入層１０３を形成する。酸
素イオンは、先と同様に高電流イオンインプラテーショ
ンにより１０²⁰〜１０²¹ｃｍ^-2程度注入する。

【００６４】次に、図１１（ａ）に示すように、拡散お
よびアニール処理によってｎ⁺ 埋め込み層１０１（図１
０（ｂ）参照）がシリコン基板２１の表面まで達するよ
う熱拡散を行う。このシリコン基板２１の表面まで達し
たｎ⁺ 領域がソース領域およびドレイン領域となる。拡
散は、１０００℃酸素雰囲気中で行い、アニールは７５
０℃１時間程度行って結晶欠陥の低減を図る。

【００６５】また、この拡散では、酸素イオン打ち込み
層１０２（図１０（ｂ）参照）が第２酸化シリコン膜４
２となり、その下のｎ⁺ 埋め込み層１０１がｎ⁺ のソー
ス側張り出し電極ＳＨおよびドレイン側張り出し電極Ｄ
Ｈとなる。これらの張り出し電極の隙間Ｌは、図１０
（ａ）における２つのｎ⁺ 埋め込み層１０１の隙間Ｌ’
により決まる。この熱拡散により、第２酸化シリコン膜
４２上にはチャネル層５が残り、シリコン基板２１の表
面には第１酸化シリコン膜４１が形成されることにな
る。

【００６６】さらに、ソース側張り出し電極ＳＨおよび
ドレイン側張り出し電極ＤＨの下側には、下側酸素イオ
ン注入層１０３（図１０（ｃ）参照）の拡散による第３
酸化シリコン膜４３が形成される。

【００６７】次に、図１１（ｂ）に示すように、チャネ
ル層５上の第１酸化シリコン膜４１および第１窒化シリ
コン膜３１を介してゲート電極Ｇを形成し、ソース領域
およびドレイン領域の周囲に溝を形成してアイランド化
を図る。その後、表面に保護膜としてＰＳＧ６１および
保護用窒化シリコン膜７１を形成しておく。この時のゲ
ート電極Ｇはｎ⁺ 多結晶シリコンをＣＶＤ法により形成
し、エッチングによって所定のゲート電極形状を形成す
る。

【００６８】そして、図１１（ｃ）に示すように、ソー
ス領域およびドレイン領域と対応するＰＳＧ６１、保護
用窒化シリコン膜７１、第１窒化シリコン膜３１、第１
酸化シリコン膜４１に窓開けを行い、そこにソース電極
Ｓおよびドレイン電極Ｄを形成する。これらの電極は１
％シリコン入りのアルミニウムをスパッタリングによっ
て５００ｎｍ厚形成し、所定のエッチングを行って不要
部分を除去し形成する。そして、窒素雰囲気中で４００
℃１時間程度のアルミシンタリングを行っておく。

【００６９】これにより、チャネル層５を中心としたゲ
ート電極Ｇの反対側（シリコン基板２１内）にソース領
域と導通するソース側張り出し電極ＳＨおよびドレイン
領域と導通するドレイン側張り出し電極ＤＨが設けられ
たアイランド状の半導体装置１が完成する。

【００７０】次に、図１２〜図１３の模式断面図を用い
て第５の製造方法を説明する。第５の製造方法は、主と
して単結晶のシリコン基板を２枚重ね合わせて半導体装
置を製造する方法の例である。

【００７１】先ず、図１２（ａ）に示すように、３〜５
Ω・ｃｍのｐ型単結晶のシリコン基板２１に２つのｎ⁺
埋め込み層１０１を形成し、その後、熱拡散を行ってお
く。ｎ⁺ 埋め込み層１０１を形成するには、シリコン基
板２１の上から所定形状のレジスト（図示せず）を介し
て砒素（Ａｓ）イオン（または、燐イオン）を１０¹⁹ｃ
ｍ^-2程度注入する。また、酸素雰囲気中で１０００℃２
０分程度の熱拡散によりｎ⁺ 埋め込み層１０１はｎ⁺ 多
結晶シリコンとなり、さらにシリコン基板２１の表面に
は第２酸化シリコン膜４２が形成される。

【００７２】次に、図１２（ｂ）に示すように、先のシ
リコン基板２１の上に３〜５Ω・ｃｍの他のｐ型シリコ
ン基板２２を重ね合わせる。他のシリコン基板２２の表
面には予め酸化シリコン膜４１’が形成されており、こ
の酸化シリコン膜４１’と先のシリコン基板２１の第２
酸化シリコン膜４２とを接触させるようにして重ね合わ
せ、熱処理を行って酸化シリコン膜同志を接合する。

【００７３】次いで、図１２（ｃ）に示すように、重ね
合わせを行った他のシリコン基板２２の裏面を研削と研
磨によって所定の厚さに仕上げる。例えば、他のシリコ
ン基板２２の厚さを３００ｎｍ程度にする。

【００７４】次に、図１３（ａ）に示すように、他のシ
リコン基板２２上に第１酸化シリコン膜４１および第１
窒化シリコン膜３１を形成した状態で、チャネル層５と
なる部分の両側にソース電極およびドレイン電極を形成
するための窓開けを行う。

【００７５】窓開けとしては、レジストを塗布し、ソー
ス電極およびドレイン電極の相当部を窓開けして窒化シ
リコン膜３１、第１酸化シリコン膜４１、他のシリコン
基板２２のエッチングを行う。窒化シリコン膜３１はＣ
Ｆ₄ を用いたドライエッチング、酸化シリコン膜４１は
ＣＣｌ４₄ を用いたドライエッチング、他のシリコン基
板２２はＣＦ₄ を用いたドライエッチングを行う。ま
た、酸化シリコン膜４１’および第２酸化シリコン膜４
２はＨＦ：Ｈ₂ Ｏ＝１：５を用いたウェットエッチング
を行う。

【００７６】この際、第１酸化シリコン膜４１は１００
０℃の熱酸化によって約５０ｎｍ厚形成し、第１窒化シ
リコン膜３１は減圧ＣＶＤ法により約２００ｎｍ厚形成
する。

【００７７】そして、図１３（ｂ）に示すように、先に
窓開けした部分にソース電極Ｓおよびドレイン電極Ｄを
形成するとともに、チャネル層５の上に第１酸化シリコ
ン膜４１および第１窒化シリコン膜３１を介してゲート
電極Ｇを形成する。これらの電極は１％シリコン入りの
アルミニウムをスパッタリングによって５００ｎｍ厚形
成し、所定のエッチングを行って不要部分を除去し形成
する。そして、窒素雰囲気中で４００℃１時間程度のア
ルミシンタリングを行っておく。

【００７８】これにより、チャネル層５を中心としたゲ
ート電極Ｇの反対側（シリコン基板２１内）にｎ⁺ 埋め
込み層１０１のソース側張り出し電極ＳＨおよびドレイ
ン側張り出し電極ＤＨを備えている半導体装置１を重ね
合わせ手法によって製造することができる。

【００７９】なお、図１３（ｃ）に示す半導体装置１の
ように、ソース電極Ｓ（アルミニウム）およびドレイン
電極Ｄ（アルミニウム）とチャネル層５とのコンタクト
を十分に得たい場合には、ｎ⁺ 多結晶シリコン膜１０４
を介してソース電極Ｓおよびドレイン電極Ｄを形成する
ようにしてもよい。

【００８０】次に、図１４〜図１６の模式断面図を用い
て第６の製造方法を説明する。第６の製造方法は、主と
して単結晶のシリコン基板を２枚重ね合わせて半導体装
置を製造する方法で、ｎ⁺ 埋め込み層が絶縁膜で囲まれ
ている場合の例である。

【００８１】先ず、図１４（ａ）に示すように、３〜５
Ω・ｃｍのｐ型単結晶のシリコン基板２１の全面に酸素
（Ｏ）イオンを注入し、下側酸素イオン注入層１０３を
形成する。酸素イオンは、高電流イオンインプラテーシ
ョンにより１０²⁰〜１０²¹ｃｍ^-2程度注入する。

【００８２】次に、図１４（ｂ）に示すように、シリコ
ン基板２１の表面にレジストＲ、Ｒ’を形成し、所定幅
の２つの窓を形成してその上から砒素（Ａｓ）イオン
（または、燐イオン）を１０¹⁹ｃｍ^-2程度注入する。こ
れにより、下側酸素イオン注入層１０３の上に２つのｎ
⁺ 埋め込み層１０１が形成される。なお、２つの窓の間
となるレジストＲ’の幅が、２つのｎ⁺ 埋め込み層１０
１の隙間Ｌ’となる。

【００８３】次に、図１４（ｃ）に示すように、２つの
ｎ⁺ 埋め込み層１０１の上方（隙間部分も含む）に対応
するシリコン基板２１の表面にレジストＲを形成し、そ
の上から酸素（Ｏ）イオンを１０²⁰〜１０²¹ｃｍ^-2程度
注入する。これにより、ｎ⁺埋め込み層１０１の横方向
に酸素イオン打ち込み層１０２か形成される。

【００８４】次いで、図１５（ａ）に示すように、熱酸
化（例えば、酸素雰囲気中１０００℃）を行ってｎ⁺ 埋
め込み層１０１から成るソース側張り出し電極ＳＨおよ
びドレイン側張り出し電極ＤＨとし、下側酸素イオン注
入層１０３を第３酸化シリコン膜４３とし、酸素イオン
打ち込み層１０２（図１４（ｃ）参照）を第４酸化シリ
コン膜４４とする。また、表面に第２酸化シリコン膜４
２を形成する。

【００８５】この状態で、図１５（ｂ）に示すように、
３〜５Ω・ｃｍのｐ型シリコン基板２１上に３〜５Ω・
ｃｍの他のｐ型シリコン基板２２を重ね合わせる。この
重ね合わせは第５の製造方法と同様に、他のシリコン基
板２２の表面に予め形成した第５酸化シリコン膜４５
と、先のシリコン基板２１の表面に形成した第２酸化シ
リコン膜４２とを接触させ、熱処理を行って酸化シリコ
ン膜同志を接合する。

【００８６】その後、図１６（ａ）に示すように、重ね
合わせを行った他のシリコン基板２２の裏面を研削と研
磨によって所定の厚さに仕上げる。例えば、他のシリコ
ン基板２２の厚さを３００ｎｍ程度にする。

【００８７】そして、図１６（ｂ）に示すように、他の
シリコン基板２２上に第１酸化シリコン膜４１および第
１窒化シリコン膜３１を形成した状態でチャネル層５と
なる部分の両側にソース電極およびドレイン電極を形成
するための窓開けを行う。

【００８８】窓開けとしては、レジストを塗布し、ソー
ス電極およびドレイン電極の相当部を窓開けして窒化シ
リコン膜３１、第１酸化シリコン膜４１、他のシリコン
基板２２のエッチングを行う。窒化シリコン膜３１はＣ
Ｆ₄ を用いたドライエッチング、酸化シリコン膜４１は
ＣＣｌ４₄ を用いたドライエッチング、他のシリコン基
板２２はＣＦ₄ を用いたドライエッチングを行う。ま
た、第４酸化シリコン膜４４および第５酸化シリコン膜
４５はＨＦ：Ｈ₂ Ｏ＝１：５を用いたウェットエッチン
グを行う。

【００８９】そして、窓開けした部分にソース電極Ｓお
よびドレイン電極Ｄを形成するとともに、チャネル層５
の上に第１酸化シリコン膜４１および第１窒化シリコン
膜３１を介してゲート電極Ｇを形成する。これらの電極
は１％シリコン入りのアルミニウムをスパッタリングに
よって５００ｎｍ厚形成し、所定のエッチングを行って
不要部分を除去し形成する。そして、窒素雰囲気中で４
００℃１時間程度のアルミシンタリングを行っておく。

【００９０】ソース電極Ｓおよびドレイン電極Ｄの形成
の際、各電極とチャネル層５とのコンタクトを十分に得
たい場合には、ｎ⁺ 多結晶シリコン膜１０４を介してソ
ース電極Ｓおよびドレイン電極Ｄを形成するようにして
もよい。

【００９１】これによって、チャネル層５を中心とした
ゲート電極Ｇの反対側（シリコン基板２１内）にｎ⁺ 埋
め込み層１０１から成るソース側張り出し電極ＳＨおよ
びドレイン側張り出し電極ＤＨが設けられ、これらが酸
化シリコン膜から成る絶縁膜によって囲まれた半導体装
置１を製造することができる。

【００９２】なお、図１４（ｂ）に示すｎ⁺ 埋め込み層
１０１を浅い接合によって形成した場合には、図１４
（ａ）に示す下側酸素イオン注入層１０３の熱拡散によ
ってｎ ⁺ 埋め込み層１０１の横方向にも酸化シリコン膜
が形成されることになるため、図１４（ｃ）に示すｎ⁺
埋め込み層１０１の横方向への酸素イオン注入による絶
縁層形成は不要となる。

【００９３】また、本実施形態では、第２絶縁層として
第２酸化シリコン膜４２を使用する例を説明したが、酸
化シリコン膜のみならず、酸化シリコン膜／窒酸化シリ
コン膜や酸化シリコン膜／窒酸化シリコン膜／窒化シリ
コン膜、酸化シリコン膜／窒化シリコン膜等の多層膜を
用いるようにしてもよい。

【００９４】

【発明の効果】以上説明したように、本発明の半導体装
置およびその製造方法によれば次のような効果がある。
すなわち、本発明によれば、薄膜トランジスタから成る
半導体装置において、チャネル層を中心としたゲート電
極とは反対側の絶縁層界面にも電流が流れるため、従来
と同じゲート電圧を印加した場合であってもより多くの
ドレイン電流を流すことが可能となる。

【００９５】また、ソース側張り出し電極およびドレイ
ン側張り出し電極によるソース電圧およびドレイン電圧
によって常にゲート電極と反対側の絶縁層界面がＬＤＤ
構造と等価の役目を果たすようになり、ソース−ゲート
間およびドレイン−ゲート間電界を緩和して大きな耐圧
を得ることができるようになるとともに、大きなドレイ
ン電流を流すことが可能となる。

【００９６】さらに、ソース側張り出し電極の張り出し
部分の先端とドレイン側張り出し電極の張り出し部分の
先端との間隔および位置によってゲート電圧でのドレイ
ン電流とリーク電流制御性が改善され、小さなゲート電
圧でより大きなドレイン電流と小さなリーク電流を実現
できるようになる。また、ソース側張り出し電極の張り
出し部分の先端とドレイン側張り出し電極の張り出し部
分の先端との間隔で実質的な半導体装置の動作特性が決
まるため、実効的なキャリアチャネル長をフォトリソグ
ラフィーの限界レベルまで短くすることが可能となり、
高性能の薄膜トランジスタが実現する。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施形態を説明する模式
断面図（その１）である。

【図２】本発明の半導体装置の実施形態を説明する模式
断面図（その２）である。

【図３】第１の製造方法を説明する模式断面図（その
１）である。

【図４】第１の製造方法を説明する模式断面図（その
２）である。

【図５】第１の製造方法を説明する模式断面図（その
３）である。

【図６】第２の製造方法を説明する模式断面図（その
１）である。

【図７】第２の製造方法を説明する模式断面図（その
２）である。

【図８】第３の製造方法を説明する模式断面図（その
１）である。

【図９】第３の製造方法を説明する模式断面図（その
２）である。

【図１０】第４の製造方法を説明する模式断面図（その
１）である。

【図１１】第４の製造方法を説明する模式断面図（その
２）である。

【図１２】第５の製造方法を説明する模式断面図（その
１）である。

【図１３】第５の製造方法を説明する模式断面図（その
２）である。

【図１４】第６の製造方法を説明する模式断面図（その
１）である。

【図１５】第６の製造方法を説明する模式断面図（その
２）である。

【図１６】第６の製造方法を説明する模式断面図（その
３）である。

【符号の説明】

１ 半導体装置 ２ 基板 ５ チャネル層 ２１ シリコン基板 ３１ 第１酸化シリコン膜 ３２ 第２酸化シリコン膜 ４１ 第１窒化シリコン膜 ４２ 第２窒化シリコン膜 ５１ 非晶質シリコン膜 Ｄ ドレイン電極 Ｇ ゲート電極 Ｓ ソース電極

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 薄膜トランジスタから成る半導体装置に
   おいて、 チャネル層の幅方向における一方側に設けられるソース
   領域と、 前記チャネル層の幅方向における他方側に設けられるド
   レイン領域と、 前記チャネル層の厚さ方向における一方側に第１絶縁層
   を介して設けられるゲート電極と、 前記ソース領域と導通する状態で前記ゲート電極側に張
   り出しており、その張り出し部分が前記チャネル層の厚
   さ方向における他方側に第２絶縁層を介して設けられる
   ソース側張り出し電極と、 前記ドレイン領域と導通する状態で前記ゲート電極側に
   張り出しており、その張り出し部分が前記チャネル層の
   厚さ方向における他方側に前記第２絶縁層を介して設け
   られ、かつ該張り出し部分の先端と前記ソース側張り出
   し電極の張り出し部分の先端との間に、前記第２絶縁層
   界面でのリーク電流とトンネルリーク電流を制御するた
   めの間隔が設けられているドレイン側張り出し電極とを
   備えていることを特徴とする半導体装置。
2. 【請求項２】 絶縁基板上にゲート電極を形成する工程
   と、 前記ゲート電極を覆う状態で前記絶縁基板上に第１絶縁
   層、チャネル層、第２絶縁層を連続形成する工程と、 前記ゲート電極の上方を残して前記第２絶縁層を除去す
   る工程と、 前記第２絶縁層が除去されるチャネル層上の部分から前
   記ゲート電極上の前記第２絶縁層上にかけて導電層を形
   成するとともに、前記ゲート電極の上方で該導電層を所
   定の間隔で分割して第１導電層と第２導電層とを形成す
   る工程と、 前記チャネル層、前記第１導電層および前記第２導電層
   に所定のエネルギーを加えて結晶化および活性化を図る
   工程と、 前記第１導電層と導通するソース電極と、前記第２導電
   層と導通するドレイン電極とを形成する工程とから成る
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 第１導電型から成る半導体基板内に第２
   導電型から成る２つの埋め込み層を所定の間隔を開けて
   形成する工程と、 前記半導体基板内における前記２つの埋め込み層上を覆
   う状態で酸素イオンを打ち込む工程と、 所定の熱処理によって前記２つの埋め込み層を前記半導
   体基板の表面まで拡散させてソース領域およびドレイン
   領域を形成するとともに、前記酸素イオンを拡散させて
   該半導体基板内に第１絶縁層を形成する工程と、 前記半導体基板表面に達したソース領域およびドレイン
   領域を除く該半導体基板表面に第２絶縁層を形成する工
   程と、 前記半導体基板表面の前記ソース領域と接するようにソ
   ース電極を形成し、前記ドレイン領域と接するようにド
   レイン電極を形成し、前記第１絶縁層上の第１導電型か
   ら成る半導体基板上に前記第２絶縁層を介してゲート電
   極を形成する工程とから成ることを特徴とする半導体装
   置の製造方法。
4. 【請求項４】 一の半導体基板内の表面付近に所定の導
   電型から成る２つの埋め込み層を所定の間隔で形成した
   後、該一の半導体基板の表面に第１絶縁層を形成する工
   程と、 他の半導体基板の表面に形成した第２絶縁層と前記一の
   半導体基板の表面に形成した第１絶縁層とを接触させる
   ようにして該一の半導体基板と該他の半導体基板とを重
   ね合わせ、熱処理を行って該第１絶縁層と該第２絶縁層
   とを接合する工程と、 前記他の半導体基板の裏面を削って所定の厚さにした
   後、該裏面に第３絶縁層を形成する工程と、 前記第３絶縁層から前記２つの埋め込み層の各々に達す
   る２つの孔を形成し、一方の孔にソース電極、他方の孔
   にドレイン電極を形成する工程と、 前記ソース電極と前記ドレイン電極との間の前記第３絶
   縁層上にゲート電極を形成する工程とから成ることを特
   徴とする半導体装置の製造方法。
5. 【請求項５】 一の半導体基板内に第１の酸素イオンを
   打ち込んだ状態で、その上層に所定の導電型から成る２
   つの埋め込み層を形成する工程と、 前記２つの埋め込み層の周囲に第２の酸素イオンを打ち
   込む工程と、 所定の熱処理を行って前記２つの埋め込み層を拡散させ
   るとともに、前記第１の酸素イオンと第２の酸素イオン
   を拡散させて酸化絶縁層とし、該酸化絶縁層によって該
   ２つの埋め込み層の各々の周りを囲む工程と、 前記一の半導体基板の表面に第１絶縁層を形成する工程
   と、 他の半導体基板の表面に形成した第２絶縁層と前記一の
   半導体基板の表面に形成した第１絶縁層とを接触させる
   ようにして該一の半導体基板と該他の半導体基板とを重
   ね合わせ、熱処理を行って該第１絶縁層と該第２絶縁層
   とを接合する工程と、 前記他の半導体基板の裏面を削って所定の厚さにした
   後、該裏面に第３絶縁層を形成する工程と、 前記第３絶縁層から前記２つの埋め込み層の各々に達す
   る２つの孔を形成し、一方の孔にソース電極、他方の孔
   にドレイン電極を形成する工程と、 前記ソース電極と前記ドレイン電極との間の前記第３絶
   縁層上にゲート電極を形成する工程とから成ることを特
   徴とする半導体装置の製造方法。