KR20020094956A - 반도체소자의 듀얼게이트 제조방법 - Google Patents
반도체소자의 듀얼게이트 제조방법 Download PDFInfo
- Publication number
- KR20020094956A KR20020094956A KR1020010032878A KR20010032878A KR20020094956A KR 20020094956 A KR20020094956 A KR 20020094956A KR 1020010032878 A KR1020010032878 A KR 1020010032878A KR 20010032878 A KR20010032878 A KR 20010032878A KR 20020094956 A KR20020094956 A KR 20020094956A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor region
- pmos transistor
- silicon layer
- nmos transistor
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims abstract description 17
- 230000009977 dual effect Effects 0.000 title claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000005121 nitriding Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 150000004767 nitrides Chemical group 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 230000035515 penetration Effects 0.000 abstract description 5
- -1 Boron ions Chemical class 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 229910052785 arsenic Inorganic materials 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 PMOS트랜지스터의 게이트에 발생되는 페너트레이션(penetration)을 방지할 수 있는 반도체소자의 듀얼게이트(dual gate)의 제조방법에 관해 개시한다.
개시된 본 발명의 반도체소자의 듀얼게이트 제조방법은 피모스트랜지스터영역과 앤모스트랜지스터영역이 정의된 반도체기판 전체에 게이트절연층 및 비정질실리콘층을 순차적으로 형성하는 단계와, 기판을 질화처리하여 피모트랜지스터영역의 게이트절연층 및 비정질실리콘층 상부에 각각의 제 1, 제 2질화영역을 형성하는 동시에 비정질실리콘층을 결정화하는 단계와, 실리콘층 상에 엔모스트랜지스터영역을 덮고 피모스트랜지스터영역을 노출시키는 제 1감광막패턴을 형성하는 단계와, 제 1감광막패턴을 마스크로 하여 피모스트랜지스터영역에 B이온을 주입하는 단계와, 제 1감광막패턴을 제거하는 단계와, 실리콘층 상에 피모스트랜지스터영역을 덮고 엔모스트랜지스터영역을 노출시키는 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로 하여 엔모스트랜지스터영역에 P이온을 주입하는 단계와, 제 2감광막패턴을 제거하는 단계와, 상기 결과물 상의 피모스트랜지스터영역와 앤모스트랜지스터영역의 실리콘층 상에 금속막을 형성하는 단계와, 엔모스트랜지스터영역을 덮고 피모스트랜지스터영역을 패턴 식각하여 제 1게이트와 제 1소오스/드레인을 형성하는 단계와, 피모스트랜지스터영역을 덮고 엔모스트랜지스터영역을 패턴 식각하여 제 2게이트와 제 2소오스/드레인을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 PMOS트랜지스터의 게이트에 발생되는 페너트레이션(penetration)을 방지할 수 있는 반도체소자의 듀얼게이트(dual gate)의 제조방법에 관한 것이다.
도 1은 종래기술에 따른 반도체소자의 듀얼게이트 제조과정을 보이기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 듀얼게이트 제조방법은, 도 1에 도시된 바와 같이, 소자 격리용 필드산화막(2)이 구비된 반도체기판(1) 전면에 게이트절연층(3)과 도핑되지 않은 폴리실리콘(미도시)을 순차적으로 적층한 후, 사진식각 공정을 통해 식각하여 NMOS 트랜지스터 및 PMOS트랜지스터의 게이트영역을 정의한다. 이때, NMOS트랜지스터 영역(Ⅰ)과 PMOS트랜지스터 영역(Ⅱ)은 필드산화막(2)에 의해 격리된다.
이 후, 상기 구조의 기판 상에 PMOS트랜지스터 영역(Ⅱ)을 가리고 NMOS트랜지스터 영역(Ⅰ)을 노출시키는 제 1감광막패턴(미도시)을 형성한 다음, 상기 제 1감광막패턴을 마스크로 하여 NMOS트랜지스터 영역(Ⅰ)에 As 또는 P이온을 주입하여 제 1게이트(5a)와 제 1 소오스/드레인(6a)을 형성한다.
이때, 상기 As 또는 P이온은 N형 불순물로, NMOS트랜지스터의 소오스/드레인(6a)에 주입됨과 아울러 도핑되지 않은 폴리실리콘층에 주입되어 제 1게이트(5a)를 형성한다. 이 후, 제 1감광막패턴을 제거한다.
이 후, 상기 결과물 상에 NMOS트랜지스터 영역(Ⅰ)을 가리고 PMOS트랜지스터 영역(Ⅱ)을 노출시키는 제 2감광막패턴(미도시)을 형성한 다음, 상기 제 2감광막패턴을 마스크로 하여 PMOS트랜지스터 영역(Ⅱ)에 BF2또는 B 이온을 주입하여 제 2게이트(5b)와 제 2 소오스/드레인(6b)을 형성한다. 이때, 상기 BF2또는 B 이온은 P형 불순물로 상기 As와 동일하게 PMOS트랜지스터의 소오스/드레인(6b) 및 게이트(5b)를 형성한다. 이 후, 상기 제 2감광막패턴을 제거한다.
그 다음, 상기 결과물에 열처리 공정을 실시하여 NMOS트랜지스터 영역(Ⅰ)에 주입된 As 또는 P 와 PMOS트랜지스터영역(Ⅱ)에 주입된 B이온을 확산시킨다. 이때, 상기 열처리는 약 1,000℃ 온도에서 진행된다.
상기 열처리 공정을 진행할 경우, NMOS트랜지스터 영역(Ⅰ)에 주입된 As 또는 P이온은 PMOS트랜지스터 영역(Ⅱ)에 주입된 B이온에 비해 확산속도가 느리다.
따라서, 종래의 방법에서는 NMOS트랜지스터의 제 1게이트(5a)에 As 또는 P 이온이 적당히 확산되도록 열처리시간을 길게하면, PMOS트랜지스터 영역(Ⅱ)에 주입된 B 이온은 과다확산(페너트레이션)되어 플랫밴드 전압을 변화시키고, 아울러 게이트절연층을 열화시킨다. 반대로, PMOS트랜지스터의 제 2게이트(5b)에 B 이온이 적당히 확산되도록 열처리시간을 짧게하면, NMOS트랜지스터 영역(Ⅰ)에 주입된 As 또는 P이온이 확산이 완전히 이루어지지 않으므로, NMOS트랜지스터의 디플리션(depletion)이 발생되었다.
또한, B페너트레이션은 없어도 PMOS트랜지스터에서도 디플리션(depletion)이 발생하여 소자특성을 열화시키는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, PMOS트랜지스터의 게이트에 페너트레이션의 발생을 방지할 수 있는 반도체소자의 듀얼게이트 제조방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 듀얼게이트 제조과정을 보이기 위한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 듀얼게이트 제조과정을 보이기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 필드산화막
104. 게이트절연막 106. 비정질실리콘층
110, 112. 질화영역 116. 텅스텐막
105a, 105b. 게이트 106a, 106b. 소오스/드레인
130. 132, 134. 가스공급 108, 120, 122, 124. 감광막패턴
상기 목적을 달성하기 위한 본 발명의 반도체소자의 듀얼게이트 제조방법은 피모스트랜지스터영역과 앤모스트랜지스터영역이 정의된 반도체기판 전체에 게이트절연층 및 비정질실리콘층을 순차적으로 형성하는 단계와, 기판을 질화처리하여 피모트랜지스터영역의 게이트절연층 및 비정질실리콘층 상부에 각각의 제 1, 제 2질화영역을 형성하는 동시에 비정질실리콘층을 결정화하는 단계와, 실리콘층 상에 엔모스트랜지스터영역을 덮고 피모스트랜지스터영역을 노출시키는 제 1감광막패턴을 형성하는 단계와, 제 1감광막패턴을 마스크로 하여 피모스트랜지스터영역에 B이온을 주입하는 단계와, 제 1감광막패턴을 제거하는 단계와, 실리콘층 상에 피모스트랜지스터영역을 덮고 엔모스트랜지스터영역을 노출시키는 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로 하여 엔모스트랜지스터영역에 P이온을 주입하는 단계와, 제 2감광막패턴을 제거하는 단계와, 상기 결과물 상의 피모스트랜지스터영역와 앤모스트랜지스터영역의 실리콘층 상에 금속막을 형성하는 단계와, 엔모스트랜지스터영역을 덮고 피모스트랜지스터영역을 패턴 식각하여 제 1게이트와 제 1소오스/드레인을 형성하는 단계와, 피모스트랜지스터영역을 덮고 엔모스트랜지스터영역을 패턴 식각하여 제 2게이트와 제 2소오스/드레인을 형성하는 단계를 포함한것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 듀얼게이트 제조과정을 보이기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 듀얼게이트 제조방법은, 도 2a에 도시된 바와 같이, 필드산화막(102)이 구비된 반도체기판(100) 상에 게이트절연층(104)과 비정질실리콘층(106)을 순차적으로 적층한다. 이때, 상기 비정질실리콘층(106)은 500∼570℃ 온도에서 500∼2000Å두께로 증착한다.
도 2a에서, 도면부호 Ⅲ은 NMOS 트랜지스터영역이고, 도면부호 Ⅳ은 PMOS 트랜지스터영역을 뜻한다.
이어서, 도 2b에 도시된 바와 같이, 기판(200)의 NMOS 트랜지스터영역(Ⅲ) 및 PMOS 트랜지스터영역(Ⅳ) 전체에 NH3, N2O 또는 NO가스를 공급하여 질화처리를 진행한다. 이때, 상기 NH3, N2O 또는 NO가스는 700∼950℃온도 하에서 10∼500토르(Torr)의 압력과 0.5∼15SLPM(Standard Liter Per Minute)의 유량으로 공급된다. 또한, 상기 질화처리는 15분 내지 90분 정도 진행된다.
상기 질화처리 결과, 게이트절연층(102)과 비정질실리콘층(106)의 상부에 제 1, 및 제 2질화영역(110)(112)이 각각 형성되며, 이와 동시에 상기 비정질실리콘층은 결정화된다.
이 후, 도 2c에 도시된 바와 같이, 질화처리된 기판(100) 상에 감광막을 도포한 다음, 노광 및 현상하여 PMOS트랜지스터영역(Ⅳ)을 노출시키고 NMOS 트랜지스터영역(Ⅲ)을 덮는 제 1감광막패턴(108)을 형성한다.
그 다음, 상기 제 1감광막패턴(108)을 마스크로 하여 PMOS트랜지스터영역(Ⅳ)에 B 또는 BF2가스 공급(132) 실시한다.
상기 B 또는 BF2가스 공급(132) 외에, B 또는 BF2를 함께 공급하되, B: BF2이온= 0.3∼0.7:0.7∼0.3로 혼합하여 공급할 수도 있다.
이어서, 도 2d에 도시된 바와 같이, 상기 제 1감광막패턴을 제거한다.
그 다음, PMOS트랜지스터영역(Ⅳ) 및 NMOS 트랜지스터영역(Ⅲ) 전체에 감광막을 도포한 다음, 노광 및 현상하여 PMOS트랜지스터영역(Ⅳ)을 덮고 NMOS 트랜지스터영역(Ⅲ)을 노출시키는 제 2감광막패턴(120)을 형성한다.
이 후, 상기 제 2감광막패턴(120)을 마스크로 하여 NMOS 트랜지스터영역(Ⅲ)에 As 또는 P 이온 공급(134)을 실시한다.
이어서, 도 2e에 도시된 바와 같이, 상기 제 2감광막패턴을 제거한다.
그 다음, 상기 구조의 실리콘층(106) 상에 텅스텐을 스퍼터링에 의해 증착하여 텅스텐막(116)을 형성한다. 이때, 상기 텅스텐막(116)은 150∼500℃ 온도에서 400∼1200Å두께로 증착된다.
이 후, 도 2f에 도시된 바와 같이, 상기 텅스텐막(116) 상에 감광막을 도포한 다음, 노광 및 현상하여 NMOS 트랜지스터영역(Ⅲ)을 덮고 PMOS트랜지스터영역(Ⅳ)을 노출시키되, PMOS트랜지스터영역(Ⅳ)의 게이트영역을 덮는 제 3감광막패턴(122)을 형성한다.
이어서, 제 3감광막패턴(122)을 마스크로 하여 기판(100) 표면이 노출되는 시점까지 식각하여 제 1게이트(105b)와 제 1소오스/드레인(106b)를 형성한다.
그 다음, 도 2g에 도시된 바와 같이, 상기 제 3감광막패턴을 제거한다.
이 후, 상기 결과물 상에 다시 감광막을 도포한 다음, 노광 및 현상하여 PMOS트랜지스터영역(Ⅳ)을 덮고 NMOS 트랜지스터영역(Ⅲ)을 노출시키되, NMOS트랜지스터영역(Ⅲ)의 게이트영역을 덮는 제 4감광막패턴(124)을 형성한다.
이어서, 제 4감광막패턴(124)을 마스크로 하여 기판(100) 표면이 노출되는 시점까지 식각하여 제 2게이트(105a)와 제 2소오스/드레인(106a)를 형성한다.
그 다음, 상기 제 4감광막패턴을 제거하여 도 2h에 도시된 바와 같이, 듀얼게이트 제조를 완료한다.
이상에서와 같이, 본 발명은 PMOS트랜지스터 영역의 실리콘층에 질화처리 후, 패턴 식각하여 질화영역을 가진 듀얼게이트를 형성함으로써, PMON트랜지스터의 B 페너트레이션이 억제된다.
또한, 본 발명은 질화처리에 의해, 비정질실리콘층을 증착한 다음 후속으로 실시하는 열처리 공정이 불필요할 뿐더러, 실리콘층 내 주입된 B 또는 P이온의 외부확산이 억제되어 별도의 텅스텐 나이트라이드막 증착 공정이 불필요하므로 공정이 단순화된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 피모스트랜지스터영역과 앤모스트랜지스터영역이 정의된 반도체기판 전체에 게이트절연층 및 비정질실리콘층을 순차적으로 형성하는 단계와,상기 기판을 질화처리하여 상기 피모트랜지스터영역의 상기 게이트절연층 및 상기 비정질실리콘층 상부에 각각의 제 1, 제 2질화영역을 형성하는 동시에 상기 비정질실리콘층을 결정화하는 단계와,상기 실리콘층 상에 상기 엔모스트랜지스터영역을 덮고 상기 피모스트랜지스터영역을 노출시키는 제 1감광막패턴을 형성하는 단계와,상기 제 1감광막패턴을 마스크로 하여 상기 피모스트랜지스터영역에 B이온을 주입하는 단계와,상기 제 1감광막패턴을 제거하는 단계와,상기 실리콘층 상에 상기 피모스트랜지스터영역을 덮고 상기 엔모스트랜지스터영역을 노출시키는 제 2감광막패턴을 형성하는 단계와,상기 제 2감광막패턴을 마스크로 하여 상기 엔모스트랜지스터영역에 P이온을 주입하는 단계와,상기 제 2감광막패턴을 제거하는 단계와,상기 결과물 상의 상기 피모스트랜지스터영역와 상기 앤모스트랜지스터영역의 실리콘층 상에 금속막을 형성하는 단계와,상기 엔모스트랜지스터영역을 덮고 상기 피모스트랜지스터영역의 상기 금속막 및 상기 제 1, 제 2질화영역을 포함한 실리콘층을 패턴 식각하여 제 1게이트와 제 1소오스/드레인을 형성하는 단계와,상기 피모스트랜지스터영역을 덮고 상기 엔모스트랜지스터영역의 상기 금속막 및 상기 제 1, 제 2질화영역을 포함한 실리콘층을 패턴 식각하여 제 2게이트와 제 2소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 듀얼게이트의 형성방법.
- 제 1항에 있어서, 상기 질화처리는 700∼950℃ 온도 하에서 NH3, NO2또는 NO가스를 공급하는 것을 특징으로 하는 반도체소자의 듀얼게이트의 형성방법.
- 제 2항에 있어서, 상기 NH3, NO2또는 NO가스는 10∼500 토르의 압력과 0.5∼15SLPM의 유량으로 공급하는 것을 특징으로 하는 반도체소자의 듀얼게이트의 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010032878A KR20020094956A (ko) | 2001-06-12 | 2001-06-12 | 반도체소자의 듀얼게이트 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010032878A KR20020094956A (ko) | 2001-06-12 | 2001-06-12 | 반도체소자의 듀얼게이트 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020094956A true KR20020094956A (ko) | 2002-12-20 |
Family
ID=27708792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010032878A KR20020094956A (ko) | 2001-06-12 | 2001-06-12 | 반도체소자의 듀얼게이트 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020094956A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500581B1 (ko) * | 2003-02-20 | 2005-07-18 | 삼성전자주식회사 | 반도체 장치에서 게이트 전극 형성 방법 |
-
2001
- 2001-06-12 KR KR1020010032878A patent/KR20020094956A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500581B1 (ko) * | 2003-02-20 | 2005-07-18 | 삼성전자주식회사 | 반도체 장치에서 게이트 전극 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4018405B2 (ja) | ゲルマニウム含有ポリシリコンゲートを有するｃｍｏｓ型半導体装置及びその形成方法 | |
| TW578270B (en) | CMOS of semiconductor device and method for manufacturing the same | |
| US5780330A (en) | Selective diffusion process for forming both n-type and p-type gates with a single masking step | |
| US6218274B1 (en) | Semiconductor device and manufacturing method thereof | |
| US5494843A (en) | Method for forming MOSFET devices | |
| JPH09232445A (ja) | 半導体装置およびその製造方法 | |
| JPH06275788A (ja) | デュアルゲートｃｍｏｓ型半導体装置の製造方法 | |
| KR20020094956A (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| JP3228253B2 (ja) | 半導体装置の製造方法 | |
| US6232162B1 (en) | Method of complementary metal-oxide semiconductor | |
| JPH09283636A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR920004913B1 (ko) | 반도체장치의 제조방법 | |
| US20110008938A1 (en) | Thin film and method for manufacturing semiconductor device using the thin film | |
| KR0179860B1 (ko) | 씨모스 소자의 제조방법 | |
| KR100515054B1 (ko) | 씨모스 반도체 소자 및 그 형성방법 | |
| KR20010004934A (ko) | 반도체 소자의 제조방법 | |
| KR20050051177A (ko) | 반도체소자의 트랜지스터 제조방법 | |
| JPH11340235A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100386460B1 (ko) | 씨모스 트랜지스터의 게이트 전극 형성방법 | |
| KR100611786B1 (ko) | Ｍｏｓ 트랜지스터 제조 방법 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| KR20050002034A (ko) | 고집적 모스펫 소자의 제조방법 | |
| KR100622812B1 (ko) | 반도체 소자의 게이트 제조 방법 | |
| JPH04302466A (ja) | 半導体装置の製造方法 | |
| JP2002313943A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |