KR20020096379A - 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법 - Google Patents

보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법이 개시되어 있다. 필드 산화막에 의해 액티브 영역과 필드 영역으로 분리된 반도체 기판의 액티브 영역 상에 게이트 전극들을 형성한다. 게이트 전극들 및 반도체 기판 상에 식각 보호층을 형성한다. 각 게이트 전극의 양 측면 위의 식각 보호층 상에 식각 보호층과 식각 선택비를 갖는 물질로 이루어진 스페이서들을 형성한다. 스페이서들을 포함한 게이트 전극들을 마스크로 이용하여 소오스/드레인 이온주입을 실시한 후, 게이트 전극들 사이에 제1 콘택홀이 형성되어질 공간을 확보하기 위해 스페이서들을 제거한다. 결과물의 전면에 식각 저지층 및 층간 절연막을 순차적으로 형성한 후, 이를 식각하여 게이트 전극들 사이의 반도체 기판의 표면을 노출시키는 제1 콘택홀 및 필드 산화막에 인접한 반도체 기판의 표면과 필드 산화막의 일부 표면을 노출시키는 보더리스 콘택용 제2 콘택홀을 형성한다. 게이트 전극들 사이에 형성되는 제1 콘택홀의 바닥면 임계치수를 충분히 확보함으로써, 상기 제1 콘택홀이 낫-오픈되는 불량을 방지할 수 있다.

Description

보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법{Semiconductor device with borderless contact structure and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 보더리스 콘택(borderless contact) 구조를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택(contact)의 형성은 얼라인 마진, 소자분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 상기 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
최근에 개발되고 있는 0.12㎛ 이하의 디자인-룰을 갖는 반도체 장치에서는 디자인-룰의 감소에 따라 트랜지스터의 쇼트-채널 효과(short channel effect)를 방지하기 위해 LDD(lightly doped drain) 구조를 사용하고 있다. 상기 LDD 구조를 구현하기 위해서는 고농도의 소오스/드레인 영역을 게이트 전극으로부터 소정 거리만큼 이격시키는 역할을 하는 스페이서가 게이트 전극의 측벽에 형성되어야 한다.
또한, 트랜지스터의 동작 영역인 액티브 영역 상에 콘택홀을 형성하기 위한 마진(margin)이 줄어들게 됨으로써, 액티브 영역과 필드 영역에 걸쳐 콘택홀을 형성하는 보더리스 콘택 공정을 도입하고 있다. 상기 보더리스 콘택 공정은 트랜지스터의 게이트 전극과 콘택 사이의 거리는 유지하면서 콘택의 크기가 감소되지 않도록 액티브 영역과 필드 영역에 걸쳐서 콘택홀을 형성하는 공정이다.
초기의 보더리스 콘택 공정은 실리콘 기판 상에 형성된 층간 절연막을 식각하여 필드 산화막의 일부 및 이와 인접한 실리콘 기판의 표면을 노출시켜 형성하였으나, 이 경우 노출되는 필드 산화막에 리세스(recess)가 발생하는 문제점이 발생하였다. 이때, 리세스의 깊이가 액티브 영역의 소오스/드레인 정션(junction)보다 더 깊어지거나 정션 경계(junction boundary)에 가까워짐으로써, 콘택과 실리콘 기판이 직접 접촉하는 경로가 발생하여 누설 전류를 유발하게 된다.
또한, 액티브 영역의 소오스/드레인 정션보다 얕게 콘택홀이 형성되더라도, 상기 정션과 인접한 부분까지 콘택홀이 형성되면, 후속의 콘택 형성시 사용되는 장벽층과 실리콘 간의 반응에 의해 누설 전류가 발생하게 된다. 즉, 타이타늄/타이타늄 나이트라이드(Ti/TiN)로 이루어진 상기 장벽층을 열처리할 때 소오스/드레인 영역의 실리콘과 상기 타이타늄/타이타늄 나이트라이드가 반응하여 도전체로 작용하는 실리사이드 막이 형성됨으로써 누설 전류가 발생한다.
따라서, 보더리스 콘택 공정시 필드 산화막의 표면에 리세스가 발생하는 것을 방지하기 위하여 콘택 식각시 상기 필드 산화막을 보호할 수 있는 식각 저지층(etch stopping layer)을 형성하는 방법이 개발되었다.
도 1a 내지 도 1d는 종래 방법에 의한 보더리스 콘택 공정을 이용한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 이용하여 상기 반도체 기판(10)을 식각하여트렌치(trench)를 형성한다. 이어서, 상기 트렌치가 형성된 반도체 기판(10)의 전면에 상기 트렌치가 채워지도록 산화물을 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 증착한다. 계속하여, 상기 마스크 패턴의 표면이 노출될 때까지 에치백(etch-back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법을 수행하여 상기 트렌치의 내부에만 필드 산화막(12)을 형성한다. 그러면, 상기 반도체 기판(10)은 필드 산화막(12)에 의해 액티브 영역과 필드 영역으로 분리된다. 이어서, 상기 마스크 패턴을 제거한다.
그런 다음, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 산화막(14)을 형성하고 그 위에 트랜지스터의 게이트 전극(15)을 형성한다. 상기 게이트 전극(15)은 불순물이 도핑된 폴리실리콘층(16)과 금속 실리사이드층(18)이 적층된 폴리사이드 구조로 형성한다. 이어서, 상기 게이트 전극(15)을 마스크로 이용하여 제1 불순물(20)을 이온주입함으로써 상기 게이트 전극(15) 양측의 반도체 기판 표면에 저농도의 소오스/드레인 영역(22), 즉 LDD 영역을 형성한다.
도 1b를 참조하면, 상기 게이트 전극(15) 및 반도체 기판(10)의 전면에 질화막, 예컨대 실리콘 나이트라이드(SiN)막을 증착한 후 이를 에치백하여 상기 게이트 전극(15)의 양 측벽에 스페이서(24)를 형성한다. 이어서, 상기 게이트 전극(15) 및 스페이서(24)를 마스크로 이용하여 제2 불순물(26)을 이온주입함으로써 상기 스페이서(24) 양측의 반도체 기판(10)의 표면(즉, 액티브 영역)에 고농도의 소오스/드레인 영역(28)을 형성한다.
도 1c를 참조하면, 상기 스페이서(24), 게이트 전극(15) 및 반도체 기판(10)의 전면에 질화막, 예컨대 실리콘 나이트라이드(SiN)를 약 300∼500Å의 두께로 증착하여 식각 저지층(30)을 형성한다. 상기 식각 저지층(30)은 후속하는 보더리스 콘택홀 식각공정시 상기 필드 산화막(12)을 보호하는 역할을 한다.
도 1d를 참조하면, 상기 식각 저지층(30) 상에 산화물, 예컨대 BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass)를 증착하여 층간 절연막(32)을 형성한다. 사진 공정에 의해 상기 층간 절연막(32) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 층간 절연막(32) 및 식각 저지층(30)을 순차적으로 건식 식각하여 상기 게이트 전극들(15) 사이의 반도체 기판(10)의 표면을 노출시키는 제1 콘택홀(34a) 및 상기 필드 산화막(12)에 인접한 반도체 기판(10)의 표면과 상기 필드 산화막(12)의 일부 표면을 노출시키는 보더리스 콘택용 제2 콘택홀(34b)을 형성한다.
반도체 장치의 집적도가 증가함에 따라 0.12㎛ 이하의 디자인-룰을 갖는 반도체 장치에서는 액티브 영역과 필드 영역 사이의 스페이스(space) 임계치수(critical dimension; CD) 및 게이트 전극들 사이의 스페이스 임계치수가 감소하게 된다. 상술한 종래 방법에 의하면, 게이트 전극(15)의 측벽에 LDD용 스페이서(24)가 형성되어 있는 상태에서 보더리스 콘택을 위한 상기 식각 저지층(30)을 필드 산화막(12)의 리세스를 충분히 방지할 수 있을 정도의 두께, 예컨대 300Å 이상의 두께로 증착한다. 이에 따라, 게이트 전극(15)과 게이트 전극(15) 사이의 스페이스 임계치수가 더욱 좁아지게 되어 게이트 전극(15)들 사이의 공간이 상기 식각 저지층(30)으로 채워지게 된다(도 1c의 A 참조). 즉, 상기 스페이서(24)와 식각 저지층(30)에 의한 게이트 전극(15)들 사이의 스페이스 임계치수 감소로 인해 상기 게이트 전극(15)들 사이에 형성되어질 제1 콘택홀(34a)의 바닥면 임계치수(bottom CD)를 충분히 확보할 수 없게 된다.
따라서, 후속하는 콘택홀 식각 공정시 게이트 전극(15)과 게이트 전극(15) 사이의 공간에서는 상기 식각 저지층(30)이 완전히 식각되지 않고 잔류함으로써 콘택 낫-오픈(not-open)과 같은 불량이 발생하게 된다(도 1d의 B 참조).
이러한 제1 콘택홀(34a)의 낫-오픈을 해결하기 위해 상기 층간 절연막(32) 및 식각 저지층(30)의 식각 공정을 상기 게이트 전극(15)들 사이의 반도체 기판(10)의 표면이 완전히 노출될 때까지 진행할 경우에는, 필드 영역과 액티브 영역의 경계 부분에 형성되는 보더리스 콘택홀, 즉 제2 콘택홀(34b)이 상기 필드 산화막(12)을 과도하게 식각하면서 형성되는 문제가 발생한다.
따라서, 본 발명의 제1의 목적은 게이트 전극과 게이트 전극 사이의 액티브 영역에 형성되는 콘택홀의 낫-오픈을 방지할 수 있는 보더리스 콘택 구조를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 제2의 목적은 보더리스 콘택 구조를 갖는 반도체 장치에 있어서 게이트 전극과 게이트 전극 사이의 액티브 영역에 형성되는 콘택홀의 낫-오픈을 방지할 수 있는 상기 반도체 장치를 제조하는 데 적합한 반도체 장치의 콘택홀 형성방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 방법에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2i는 본 발명의 제1 실시예에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판102, 202 : 필드 산화막
104, 204 : 게이트 절연막109, 209 : 게이트 전극
112, 212 : 저농도 소오스/드레인 영역
114 : 버퍼층116, 216 : 식각 보호층
118, 218 : 스페이서
122, 222 : 고농도 소오스/드레인 영역
124, 224 : 식각 저지층126, 226 : 층간 절연막
128a, 228a : 제1 콘택홀128b, 228b : 제2 콘택홀
상기한 제1의 목적을 달성하기 위하여 본 발명은, 필드 산화막에 의해 액티브 영역과 필드 영역으로 분리된 반도체 기판; 상기 반도체 기판의 액티브 영역 상에 형성된 복수개의 게이트 전극들; 상기 게이트 전극을 스페이서가 없는(spacerless) 구조로 만들어 상기 게이트 전극들 사이의 폭을 넓히기 위한 식각 공정으로부터 상기 게이트 전극 및 상기 반도체 기판을 보호하기 위해 상기 게이트 전극 및 상기 반도체 기판 상에 형성된 식각 보호층(etch protecting layer); 보더리스 콘택 형성에 따른 상기 필드 산화막의 리세스를 방지하기 위해 상기 식각 보호층 상에 적층되며, 상기 스페이서가 없는 게이트 전극으로 인해 폭이 넓어진 상기 게이트 전극들 사이에 제1 콘택홀이 형성되어질 공간이 생기도록 형성된 식각 저지층; 및 상기 식각 저지층 상에 형성되며, 상기 게이트 전극들 사이의 반도체 기판 표면을 노출시키도록 상기 식각 보호층 및 식각 저지층을 관통하는 제1 콘택홀 및 상기 필드 산화막에 인접한 반도체 기판의 표면과 상기 필드 산화막의 일부 표면을 노출시키도록 상기 식각 보호층 및 식각 저지층을 관통하는 보더리스 콘택용 제2 콘택홀을 갖는 층간 절연막을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기한 제2의 목적을 달성하기 위하여 본 발명은, 필드 산화막에 의해 액티브 영역과 필드 영역으로 분리된 반도체 기판의 상기 액티브 영역 상에 복수개의 게이트 전극들을 형성하는 단계; 상기 게이트 전극들 및 상기 반도체 기판 상에 식각 보호층을 형성하는 단계; 각 게이트 전극의 양 측면 위의 상기 식각 보호층 상에 상기 식각 보호층과 식각 선택비를 갖는 물질로 이루어진 스페이서들을 형성하는 단계; 상기 스페이서들을 포함한 상기 게이트 전극들을 마스크로 이용하여 소오스/드레인 이온주입을 실시하는 단계; 상기 게이트 전극들 사이에 제1 콘택홀이 형성되어질 공간을 확보하기 위해 상기 스페이서들을 제거하는 단계; 상기 결과물의 전면에 식각 저지층 및 층간 절연막을 순차적으로 형성하는 단계; 및 상기 층간 절연막, 식각 저지층 및 식각 보호층을 순차적으로 식각하여 상기 게이트 전극들 사이의 반도체 기판의 표면을 노출시키는 제1 콘택홀 및 상기 필드 산화막에 인접한 반도체 기판의 표면과 상기 필드 산화막의 일부 표면을 노출시키는 보더리스 콘택용 제2 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다.
본 발명에 의하면, 고농도의 소오스/드레인 이온주입 후 트랜지스터의 LDD 구조를 구현하기 위해 게이트 전극의 측벽에 형성된 스페이서를 제거함으로써 게이트 전극과 게이트 전극 사이에 형성되어질 제1 콘택홀의 바닥면 임계치수를 충분히 확보한다. 따라서, 게이트 전극들 사이의 액티브 영역에 형성되는 제1 콘택홀이 오픈되지 못하는 불량을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2i는 본 발명의 제1 실시예에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 2a는 필드 산화막(102)을 형성하는 단계를 도시한다. 반도체 기판(100)상에 필드 산화막이 형성될 부분을 한정하기 위한 마스크 패턴(도시하지 않음), 예를 들면 패드 산화막 패턴과 그 위에 적층된 질화막 패턴으로 이루어진 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판(100)을 소정 깊이로 식각함으로써 트렌치(101)를 형성한다. 상기 트렌치(101)는 통상적으로 상기 반도체 기판(100)의 표면으로부터 약 4000∼6000Å의 깊이와 약 4000∼6000Å의 폭을 갖도록 형성되는 것이 일반적이지만, 반도체 장치의 고집적화, 분리되는 액티브 영역의 형태, 사진 공정의 분해능 등에 따라 다양하게 변화될 수 있다.
이어서, 상기 트렌치(101)가 형성된 반도체 기판(100)의 전면에 상기 트렌치(101)가 완전히 채워지도록 산화막(도시 안됨)을 화학 기상 증착(CVD) 방법으로 증착한다. 바람직하게는, 상기 산화막으로는 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 매립(gap filling) 특성이 우수한 물질을 사용한다.
계속하여, 상기 마스크 패턴 중 상부의 질화막 패턴이 노출될 때까지 평탄화 공정, 예컨대 에치백 또는 화학 기계적 연마(CMP) 공정을 수행한 후, 상기 마스크 패턴을 제거한다. 그러면, 상기 트렌치(101)의 내부에 필드 산화막(102)이 형성되어 상기 반도체 기판(100)이 상기 필드 산화막(102)에 의해 액티브 영역과 필드 영역으로 분리된다.
본 실시예에서는 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 이용하여 필드 산화막(102)을 형성하였으나, 실리콘 부분산화(local oxidation ofsilicon; LOCOS) 공정 또는 개량된 LOCOS 공정 등을 이용하여 필드 산화막을 형성할 수 있음은 명백하다.
이어서, 상기 필드 산화막(102)이 형성된 반도체 기판(100)의 액티브 영역 상에 열산화 공정으로 산화막(103)을 형성한다. 상기 산화막(103) 상에 게이트막으로서, 예컨대 불순물이 도핑된 폴리실리콘층(105) 및 금속 실리사이드층(107)을 순차적으로 증착한다. 상기 금속 실리사이드층(107)은 예를 들면, 텅스텐 실리사이드(WSix), 탄탈륨 실리사이드(TaSi2) 및 몰리브덴 실리사이드(MoSi2)로부터 선택된 적어도 하나의 금속 실리사이드를 소정의 두께로 증착시켜 형성된다.
이어서, 상기 금속 실리사이드층(107) 상에 실리콘 나이트라이드(SiN)와 같은 질화물을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 800Å의 두께로 증착하여 반사 방지층(anti-reflective layer)(도시 안됨)을 형성한다. 상기 반사 방지층은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 반사되는 것을 방지하는 역할을 하여 포토레지스트 패턴의 형성을 용이하게 한다.
도 2b는 게이트 산화막(104) 및 게이트 전극(109)을 형성하는 단계를 도시한다. 상기 반사 방지층 상에 사진 공정으로 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 반사 방지층을 게이트 패턴으로 패터닝한다. 이어서, 상기 포토레지스트 패턴을 제거한 후, 패터닝된 반사 방지층을 식각 마스크로 이용하여 상기 금속 실리사이드층(107), 폴리실리콘층(105) 및 산화막(103)을 순차적으로 건식 식각함으로써 상기 반도체기판(100)의 액티브 영역 상에 게이트 산화막(104) 및 게이트 전극(109)들을 형성한다. 상술한 식각 공정시 상기 반사 방지층이 거의 제거된다.
도 2c는 저농도의 소오스/드레인 영역(112)을 형성하는 단계를 도시한다. 상술한 바와 같이 게이트 전극(109)을 형성한 후, 상기 게이트 전극(109)들을 마스크로 이용하여 제1 불순물(110)을 이온주입한다. 그러면, 상기 게이트 전극(109) 양측의 반도체 기판(100)의 표면에 저농도의 소오스/드레인 영역(112), 즉 LDD 영역이 형성된다.
이어서, 상기 주입된 이온을 활성화시킴과 동시에 상기 이온의 주입으로 인하여 발생되는 상기 반도체 기판(100)의 격자 결함 등을 보상하기 위하여 열처리 공정을 수행한다.
도 2d는 버퍼층(114), 식각 보호층(116) 및 절연층(117)을 형성하는 단계를 도시한다. 상기 게이트 전극(109) 및 저농도의 소오스/드레인 영역(112)이 형성된 반도체 기판(100)의 전면에 산화물을 약 30∼100Å의 두께로 증착하여 버퍼층(114)을 형성한다.
이어서, 상기 버퍼층(114) 상에 SiN, SiON 또는 BN과 같은 질화물을 약 50∼300Å의 두께, 바람직하게는 약 200Å의 두께로 증착하여 식각 보호층(116)을 형성한다. 상기 버퍼층(114)은 질화물로 이루어진 상기 식각 보호층(116)이 반도체 기판(100)과 직접 접촉하는 것을 방지하는 역할을 한다. 상기 식각 보호층(116)은 후속하는 LDD용 스페이서의 제거시 하부의 게이트 전극(106), 반도체 기판(100) 및 필드 산화막(102)이 손상되는 것을 방지하는 역할을 한다.
이어서, 상기 식각 보호층(116) 상에 임의의 식각 공정에 대해 상기 식각 보호층(116)을 구성하는 물질과 식각 선택비를 갖는 물질로 이루어진 절연층(117)을 약 500∼800Å의 두께로 형성한다. 바람직하게는, 상기 절연층(117)은 실리콘 옥사이드(SiO2)와 같은 산화물로 형성한다.
도 2e는 스페이서(118) 및 고농도의 소오스/드레인 영역(122)을 형성하는 단계를 도시한다. 상기 절연층(117)을 에치백하여 상기 게이트 전극(109)의 양 측벽에 산화물로 이루어진 스페이서(118)를 형성한다.
이어서, 상기 스페이서(118) 및 게이트 전극(109)을 마스크로 이용하여 제2 불순물(120)을 이온주입함으로써, 상기 스페이서(118) 양측의 반도체 기판(100)의 표면에 고농도의 소오스/드레인 영역(122)을 형성한다.
상기 소오스/드레인 이온주입시 반도체 기판(100) 상에 형성되어 있는 질화물로 이루어진 식각 보호층(116)의 두께가 300Å 이상으로 두꺼울 경우에는 상기 식각 보호층(116)이 소오스/드레인 이온주입을 블로킹하여 트랜지스터의 포화 전류(saturation current)를 감소시키고 문턱 전압(threshold voltage; Vth)을 이동(shift)시킴으로써 트랜지스터의 전기적 특성을 열화시키게 된다. 따라서, 상기 식각 보호층(116)은 소오스/드레인 이온주입의 블로킹 효과를 감소시킬 수 있을 정도의 두께, 바람직하게는 200Å 이하의 두께로 얇게 형성한다.
이어서, 상기 주입된 이온을 활성화시킴과 동시에 상기 이온의 주입으로 인하여 발생되는 상기 반도체 기판(100)의 격자 결함 등을 보상하기 위하여 열처리공정을 수행한다.
도 2f는 상기 스페이서(118)를 제거하는 단계를 도시한다. 상술한 바와 같이 고농도의 소오스/드레인 영역(122)을 형성한 후, 산화물에 대한 질화물의 식각 선택비가 20:1인 에천트, 예를 들어 불산(HF) 또는 BOE(buffered oxide etchant)를 이용한 습식 식각을 수행하여 상기 스페이서(118)만 제거한다.
이때, 상기 식각 보호층(116)은 상술한 습식 식각 공정시 상기 게이트 전극(109), 반도체 기판(100) 의 액티브 영역 및 필드 산화막(102)이 손상되는 것을 방지한다. 상술한 바와 같이 스페이서(118)를 제거하면, 상기 게이트 전극(109)의 상면 및 측면 위에는 식각 보호층(116)만이 균일한 두께로 잔류하게 된다.
종래의 반도체 장치에서는 게이트 전극의 측벽에 형성된 LDD용 스페이서에 의해 콘택홀이 형성되어질 게이트 전극들 사이의 폭이 좁아지고, 이로 인해 후속 공정에서 보더리스 콘택 공정을 원활하게 수행하기 위해 식각 저지층을 증착할 때 좁은 폭의 게이트 전극들 사이의 공간이 상기 식각 저지층으로 채워지게 된다. 따라서, 후속의 콘택홀 식각 공정시 게이트 전극들 사이에 상기 식각 저지층이 완전히 제거되지 못하고 잔류하게 됨으로써 콘택홀이 낫-오픈되는 불량이 발생한다.
이에 반하여, 본 발명에서는 소오스/드레인 이온주입 후 상기 게이트 전극(109)의 측벽에 형성되어 있는 LDD용 스페이서(118)를 제거함으로써, 상기 게이트 전극(109)들 사이의 폭을 넓혀준다. 그러면, 후속 공정에서 보더리스 콘택 공정을 위해 식각 저지층을 증착할 때, 상기 식각 저지층이 게이트 전극들(109) 사이의 토폴로지를 따라 증착되어 상기 필드 산화막(102) 상에 형성되는 식각 저지층의두께와 상기 게이트 전극(109)들 사이에 형성되는 식각 저지층의 두께가 균일해진다. 따라서, 상기 게이트 전극들(109) 사이에 형성되는 콘택홀의 바닥면 임계치수를 확보하여 콘택홀이 낫-오픈되는 것을 방지할 수 있다.
도 2g를 참조하면, 상술한 바와 같이 스페이서(118)를 제거한 후, 상기 게이트 전극(109) 및 반도체 기판(100)의 전면에 실리콘 나이트라이드(SiN)와 같은 질화물을 약 100∼1000Å의 두께, 바람직하게는 약 200Å 이하의 두께로 증착하여 식각 저지층(124)을 형성한다.
상기 식각 저지층(124)은 후속 공정에서 그 위에 증착되어질 층간 절연막을 식각하여 상기 필드 산화막(102)에 인접한 반도체 기판(100)의 표면으로부터 상기 필드 산화막(102)의 일부 표면까지 보더리스 콘택홀을 형성할 때 상기 층간 절연막과 유사한 물질로 이루어진 필드 산화막(102)의 일부가 함께 식각되는 것을 방지하는 역할을 한다.
종래의 반도체 장치에서는 콘택홀 식각공정시 필드 산화막(102)의 리세스를 방지하기 위해 상기 식각 저지층을 약 500Å 이상의 두께로 형성하고 있다. 이에 반하여, 본 발명의 제1 실시예에서는 게이트 전극(109)의 상면 및 측면 위에 잔류하는 식각 보호층(116)이 상기 식각 저지층(124)과 유사한 질화물로 형성되기 때문에, 후속의 콘택홀 식각공정시 상기 필드 산화막(102)이 식각되는 것을 방지하는 역할을 한다. 따라서, 상기 식각 보호층(116)의 두께를 고려하여 상기 식각 저지층(124)을 약 200Å 이하의 두께로 얇게 형성하여도 필드 산화막(102)이 식각되는 것을 충분히 방지할 수 있다.
도 2h를 참조하면, 상기 식각 저지층(124) 상에 산화물, 예컨대 BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass)를 플라즈마-증대 화학 기상 증착(PECVD) 방법에 의해 약 3000∼10000Å의 두께로 증착하여 층간 절연막(126)을 형성한다. 이때, 상기 층간 절연막(126)의 표면을 평탄화시키기 위해 에치백 또는 화학 기계적 연마(CMP) 공정을 더 수행할 수도 있다.
도 2i를 참조하면, 상기 층간 절연막(126) 상에 사진 공정을 통해 콘택홀이 형성되어질 영역을 정의하는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 질화물로 이루어진 식각 저지층(124)에 대해 산화물로 이루어진 상기 층간 절연막(126)의 식각 선택비가 10∼15:1인 혼합 가스를 이용한 건식 식각 공정으로 상기 층간 절연막(126)을 식각한다. 그런 다음, 상기 포토레지스트 패턴을 제거하고, 상기 층간 절연막(126)을 식각 마스크로 이용하여 노출된 식각 저지층(124)과 그 하부의 식각 보호층(116) 및 버퍼층(114)을 건식 식각한다.
그러면, 상기 게이트 전극(109)들 사이의 반도체 기판(100)의 표면을 노출시키는 제1 콘택홀(128a) 및 상기 필드 산화막(102)에 인접한 반도체 기판(100)의 표면과 상기 필드 산화막(102)의 일부 표면을 노출시키는 보더리스 콘택용 제2 콘택홀(128b)이 형성된다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 고농도의 소오스/드레인 이온주입 후 트랜지스터의 LDD 구조를 구현하기 위해 게이트 전극(109)의 측벽에 형성된 스페이서(118)를 제거함으로써 상기 게이트 전극들(109) 간의 폭을 충분히확보한다.
그런 다음, 보더리스 콘택 공정을 위한 식각 저지층(124)을 형성함으로써, 상기 필드 산화막(102) 상에 형성되는 식각 저지층(124)의 두께와 상기 게이트 전극(109)들 사이에 형성되는 식각 저지층(124)의 두께가 균일해진다. 따라서, 콘택홀을 형성하기 위해 상기 식각 저지층(124)을 식각할 때 상기 게이트 전극들(109) 간에 증착된 식각 저지층(124)이 제거되지 않는 문제를 해결함으로써, 콘택홀의 낫-오픈을 방지할 수 있다.
또한, 게이트 전극(109)의 상면 및 측면 위에 잔류하는 식각 보호층(116)이 식각 저지층(124)과 유사한 질화물로 형성되기 때문에, 상기 식각 보호층(116)의 두께를 고려하여 상기 식각 저지층(124)을 약 200Å 이하의 두께로 얇게 형성하여도 콘택홀 식각공정시 필드 산화막(102)이 식각되는 것을 충분히 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 통상의 소자분리 공정, 예컨대 셸로우 트렌치 소자분리(STI) 공정에 의해 반도체 기판(200) 상에 필드 산화막(202)을 형성하여 상기 반도체 기판(200)을 액티브 영역과 필드 영역으로 분리한다. 이어서, 상기 반도체 기판(200)의 액티브 영역 상에 게이트 산화막(204) 및 게이트 전극(209)을 형성한다. 바람직하게는, 상기 게이트 전극(209)은 불순물이 도핑된 폴리실리콘층(206) 및 금속 실리사이드층(208)이 적층된 폴리사이드 구조로 형성한다.
이어서, 상기 게이트 전극(209)들을 마스크로 이용하여 제1 불순물을 이온주입함으로써 상기 게이트 전극(209) 양측의 반도체 기판(200)의 표면에 저농도의 소오스/드레인 영역(212), 즉 LDD 영역을 형성한다. 그런 다음, 상기 주입된 이온을 활성화시킴과 동시에 상기 이온의 주입으로 인하여 발생되는 상기 반도체 기판(200)의 격자 결함 등을 보상하기 위하여 열처리 공정을 수행한다.
상기 게이트 전극(209) 및 저농도의 소오스/드레인 영역(212)이 형성된 반도체 기판(200)의 전면에 실리콘 옥사이드(SiO2)와 같은 산화물을 약 50∼300Å의 두께로 증착하여 식각 보호층(216)을 형성한다. 상기 식각 보호층(216)은 후속하는 LDD용 스페이서의 제거시 그 하부의 게이트 전극(209), 반도체 기판(200) 및 필드 산화막(202)이 손상되는 것을 방지하는 역할을 한다.
이어서, 상기 식각 보호층(216) 상에 임의의 식각 공정에 대해 상기 식각 보호층(216)을 구성하는 물질과 식각 선택비를 갖는 물질로 이루어진 절연층(217)을 약 500∼800Å의 두께로 형성한다. 바람직하게는, 상기 절연층(217)은 폴리실리콘으로 형성한다.
도 3b를 참조하면, 상기 절연층(217)을 에치백하여 상기 게이트 전극(209)의 양 측벽에 폴리실리콘으로 이루어진 스페이서(218)를 형성한다. 이어서, 상기 스페이서(218) 및 게이트 전극(209)을 마스크로 이용하여 제2 불순물을 이온주입함으로써, 상기 스페이서(218) 양측의 반도체 기판(200)의 표면에 고농도의 소오스/드레인 영역(222)을 형성한다.
본 실시예에서는 상기 소오스/드레인 이온주입시 반도체 기판(200) 상에 형성되어 있는 식각 보호층(216)이 산화물로 형성되기 때문에, 이온주입 블로킹에 의한 트랜지스터 특성의 열화를 방지할 수 있다.
이어서, 상기 주입된 이온을 활성화시킴과 동시에 상기 이온의 주입으로 인하여 발생되는 상기 반도체 기판(200)의 격자 결함 등을 보상하기 위하여 열처리 공정을 수행한다.
도 3c를 참조하면, 상술한 바와 같이 고농도의 소오스/드레인 영역(222)을 형성한 후, 폴리실리콘에 대한 산화물의 식각 선택비가 30:1인 폴리실리콘 에천트를 이용한 습식 식각을 수행하여 상기 스페이서(218)만 제거한다. 이때, 상기 식각 보호층(216)은 상술한 습식 식각 공정시 상기 게이트 전극(209), 반도체 기판(200) 의 액티브 영역 및 필드 산화막(202)이 손상되는 것을 방지한다. 상술한 바와 같이 스페이서(218)를 제거하면, 상기 게이트 전극(209)의 상면 및 측면 위에는 식각 보호층(216)만이 균일한 두께로 잔류하게 된다.
이와 같이 스페이서(218)를 제거하면, 상기 게이트 전극(209)들 사이의 폭이 넓어져서 상기 게이트 전극들(209) 사이에 형성되는 콘택홀의 바닥면 임계치수를 확보할 수 있다.
도 3d를 참조하면, 상술한 바와 같이 스페이서(218)를 제거한 후, 상기 게이트 전극(209) 및 반도체 기판(200)의 전면에 실리콘 나이트라이드(SiN)와 같은 질화물을 약 300Å 이상의 두께로 증착하여 식각 저지층(224)을 형성한다.
상기 식각 저지층(224)은 후속 공정에서 그 위에 증착되어질 층간 절연막을식각하여 상기 필드 산화막(202)에 인접한 반도체 기판(200)의 표면으로부터 상기 필드 산화막(202)의 일부 표면까지 보더리스 콘택홀을 형성할 때 상기 층간 절연막과 유사한 물질로 이루어진 필드 산화막(202)의 일부가 함께 식각되는 것을 방지하는 역할을 한다.
본 실시예에서는 상기 식각 저지층(224)의 하부에 잔류하는 식각 보호층(216)이 산화물로 형성되었기 때문에, 콘택홀 식각공정시 필드 산화막(202)의 리세스를 충분히 방지하기 위해서 상기 식각 저지층(224)을 약 300Å 이상의 두께로 형성하여야 한다.
도 3e를 참조하면, 상기 식각 저지층(224) 상에 산화물, 예컨대 BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass)를 플라즈마-증대 화학 기상 증착(PECVD) 방법에 의해 약 3000∼10000Å의 두께로 증착하여 층간 절연막(226)을 형성한다. 이때, 상기 층간 절연막(226)의 표면을 평탄화시키기 위해 에치백 또는 화학 기계적 연마(CMP) 공정을 더 수행할 수도 있다.
상기 층간 절연막(226) 상에 사진 공정을 통해 콘택홀이 형성되어질 영역을 정의하는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 질화물로 이루어진 식각 저지층(224)에 대해 산화물로 이루어진 상기 층간 절연막(226)의 식각 선택비가 10∼15:1인 혼합 가스를 이용한 건식 식각 공정으로 상기 층간 절연막(226)을 식각한다. 그런 다음, 상기 포토레지스트 패턴을 제거하고, 상기 층간 절연막(226)을 식각 마스크로 이용하여 노출된 식각 저지층(224)과 그 하부의 식각 보호층(216)을 건식 식각한다.
그러면, 상기 게이트 전극(209)들 사이의 반도체 기판(200)의 표면을 노출시키는 제1 콘택홀(228a) 및 상기 필드 산화막(202)에 인접한 반도체 기판(200)의 표면과 상기 필드 산화막(202)의 일부 표면을 노출시키는 보더리스 콘택용 제2 콘택홀(228b)이 형성된다.
상술한 바와 같이 본 발명의 제2 실시예에 의하면, LDD용 스페이서(218)의 제거를 위해 제공되는 식각 보호층(216)을 실리콘 옥사이드(SiO2)와 같은 산화물로 형성함으로써 소오스/드레인 이온주입의 블로킹 효과를 방지하여 트랜지스터의 전기적 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 반도체 기판 상에 형성된 게이트 전극의 측벽에 LDD 구조를 구현하기 위한 스페이서를 형성하고 이를 이용하여 고농도의 소오스/드레인 영역을 형성한 후, 상기 스페이서를 제거하여 게이트 전극들 사이에 콘택홀이 형성되어질 영역을 확보한다. 그런 다음, 보더리스 콘택 공정시 필드 산화막을 보호하기 위한 식각 저지층 및 층간 절연막을 결과물의 전면에 순차적으로 형성하고 이를 식각하여 콘택홀을 형성한다.
따라서, 상기 게이트 전극들 사이에 형성되는 식각 저지층이 상기 필드 산화막 상에 형성되는 식각 저지층보다 두껍게 형성되는 것을 방지할 수 있으므로, 상기 식각 저지층의 식각공정시 상기 게이트 전극들 사이의 반도체 기판 표면을 노출시키는 콘택홀이 낫-오픈되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 필드 산화막에 의해 액티브 영역과 필드 영역으로 분리된 반도체 기판;
    상기 반도체 기판의 액티브 영역 상에 형성된 복수개의 게이트 전극들;
    상기 게이트 전극을 스페이서가 없는(spacerless) 구조로 만들어 상기 게이트 전극들 사이의 폭을 넓히기 위한 식각 공정으로부터 상기 게이트 전극 및 상기 반도체 기판을 보호하기 위해 상기 게이트 전극 및 상기 반도체 기판 상에 형성된 식각 보호층;
    보더리스 콘택 형성에 따른 상기 필드 산화막의 리세스를 방지하기 위해 상기 식각 보호층 상에 적층되며, 상기 스페이서가 없는 게이트 전극으로 인해 폭이 넓어진 상기 게이트 전극들 사이에 제1 콘택홀이 형성되어질 공간이 생기도록 형성된 식각 저지층; 및
    상기 식각 저지층 상에 형성되며, 상기 게이트 전극들 사이의 반도체 기판 표면을 노출시키도록 상기 식각 보호층 및 식각 저지층을 관통하는 제1 콘택홀 및 상기 필드 산화막에 인접한 반도체 기판의 표면과 상기 필드 산화막의 일부 표면을 노출시키도록 상기 식각 보호층 및 식각 저지층을 관통하는 보더리스 콘택용 제2 콘택홀을 갖는 층간 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 식각 보호층은 질화물로 이루어진 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 식각 보호층은 50∼300Å 정도의 두께로 형성되고 상기 식각 저지층은 100∼1000Å 정도의 두께로 형성된 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 게이트 전극들을 포함한 상기 반도체 기판과 상기 식각 보호층 사이에 형성된 산화물로 이루어진 버퍼층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 식각 보호층은 산화물로 이루어진 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 식각 보호층은 50∼300Å 정도의 두께로 형성되고 상기 식각 저지층은 300Å 이상의 두께로 형성된 것을 특징으로 하는 반도체 장치.
  7. 필드 산화막에 의해 액티브 영역과 필드 영역으로 분리된 반도체 기판의 상기 액티브 영역 상에 복수개의 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들 및 상기 반도체 기판 상에 식각 보호층을 형성하는 단계;
    각 게이트 전극의 양 측면 위의 상기 식각 보호층 상에 상기 식각 보호층과식각 선택비를 갖는 물질로 이루어진 스페이서들을 형성하는 단계;
    상기 스페이서들을 포함한 상기 게이트 전극들을 마스크로 이용하여 소오스/드레인 이온주입을 실시하는 단계;
    상기 게이트 전극들 사이에 제1 콘택홀이 형성되어질 공간을 확보하기 위해 상기 스페이서들을 제거하는 단계;
    상기 결과물의 전면에 보더리스 콘택 형성에 따른 상기 필드 산화막의 리세스를 방지하기 위한 식각 저지층을 형성하는 단계;
    상기 식각 저지층 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막, 상기 식각 저지층 및 상기 식각 보호층을 순차적으로 식각하여 상기 게이트 전극들 사이의 반도체 기판의 표면을 노출시키는 제1 콘택홀 및 상기 필드 산화막에 인접한 반도체 기판의 표면과 상기 필드 산화막의 일부 표면을 노출시키는 보더리스 콘택용 제2 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  8. 제7항에 있어서, 상기 식각 보호층을 형성하는 단계 전에, 상기 게이트 전극들을 마스크로 이용하여 LDD 이온주입을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  9. 제7항에 있어서, 상기 식각 보호층은 질화물로 형성하고 상기 스페이서는 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  10. 제9항에 있어서, 상기 질화물은 SiN, SiON 및 BN의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  11. 제9항에 있어서, 상기 스페이서를 제거하는 단계는 산화물에 대한 질화물의 식각 선택비가 20:1인 에천트를 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  12. 제9항에 있어서, 상기 질화물로 이루어진 식각 보호층은 소오스/드레인 이온주입의 블로킹 효과를 감소시킬 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  13. 제12항에 있어서, 상기 식각 보호층은 50∼300Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  14. 제13항에 있어서, 상기 식각 저지층은 질화물을 100∼1000Å 정도의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  15. 제9항에 있어서, 상기 질화물로 이루어진 식각 보호층을 형성하는 단계 전에, 상기 게이트 전극들 및 상기 반도체 기판 상에 산화물로 이루어진 버퍼층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  16. 제15항에 있어서, 상기 버퍼층은 30∼100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  17. 제7항에 있어서, 상기 식각 보호층은 산화물로 형성하고 상기 스페이서는 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  18. 제17항에 있어서, 상기 스페이서를 제거하는 단계는 폴리실리콘에 대한 산화물의 식각 선택비가 30:1인 에천트를 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  19. 제17항에 있어서, 상기 식각 보호층은 50∼300Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  20. 제17항에 있어서, 상기 식각 저지층은 질화물을 300Å 이상의 두께로 증착하여 형성하는 특징으로 하는 반도체 장치의 콘택홀 형성방법.
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