KR100265013B1 - 박막 트랜지스터의 구조 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터(Thin Film Transistor ; TFT) 구조 및 그 제조 방법에 관한 것으로, 엘디디(Lightly Doped Drain; LDD) 영역을 갖는 소오스 및 드레인측의 막(film) 두께를 채널측의 막 두께보다 두껍게 형성하되, 드레인측의 막 일부분(게이트 가장자리에 근접한 부분)을 식각하여 채널측의 막 두께보다 얇게된 드레인 옵셋(offset) 지역을 형성하므로써, 소오스측의 막 두께가 채널측의 막 두께보다 두꺼워 저항이 감소됨에 따라 온 전류(on current)가 증가되고, 드레인 옵셋 지역의 막 두께가 채널측의 막 두께보다 얇아 저항이 증가됨에 따라 스탠바이 전류(standby current)가 감소되어 소자의 고집적화를 실현할 수 있다.
Description
본 발명은 박막 트랜지스터(Thin Film Transistor : TFT) 구조 및 그 제조 방법에 관한 것으로, 특히 소오스 및 드레인측의 막(film) 두께를 채널측의 막 두께보다 두껍게 형성하되, 드레인측에 채널측의 막 두께보다 얇게된 드레인 옵셋(offset) 지역을 형성하여 계단형의 채널이 되도록하므로써 온 전류(on current)는 증가시키고 스탠바이 전류(standby current)는 감소시킬 수 있는 박막 트랜지스터 구조 및 그 제조 방법에 관한 것이다.
일반적으로, 박막 트랜지스터는 스택 랜덤 액세스 메모리(Static Random Access Memory; SRAM)소자에 널리 적용되고 있으며, 소자의 고집적화를 실현하기 위해 스택 랜덤 액세스 메모리 소자 이외의 다른 반도체 소자에도 적용되고 있다.
최근 반도체 소자가 고집적화 및 저전력(low power)화됨에 따라 스탠바이 전류를 감소시키면서 온 전류를 증가시키는 것이 필요하다. 스탠바이 전류를 감소시키기 위해 엘디디(Lightly Doped Drain; LDD) 영역을 형성시키는데, 소자의 고집적화로 엘디디 영역을 확보하기가 어려운 문제가 있다. 더욱 큰 문제는 소자가 저전력화됨에 따라 온 전류가 감소되므로 인하여 노드 콘택(node contact)쪽에 충분한 전류를 공급해주지 못하기 때문에 데이터 보유(data retention) 특성이 저하되는 문제가 있다.
따라서, 본 발명은 온 전류를 증가시키면서 스탠바이 전류를 감소시킬 수 있는 박막 트랜지스터 구조 및 그 제조 방법을 제공하는데 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 박막 트랜지스터는 게이트 하부에 게이트 산화막을 사이에 두고 형성된 채널; 상기 채널의 일측부에 형성되며, 상기 채널측의 막 두께보다 두껍게 형성된 소오스; 상기 채널의 다른 측부에 형성되며, 상기 채널측의 막 두께보다 두껍게 형성된 드레인; 상기 채널과 상기 소오스 사이에 형성된 제 1 엘디디 영역; 상기 채널과 상기 드레인 사이에 형성된 제 2 엘디디 영역; 및 상기 제 2 엘디디 영역과 상기 드레인 사이에 상기 채널측의 막 두께보다 얇게 형성된 드레인 옵셋 지역을 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상에 제 1 폴리실리콘막을 형성한 후, 상기 제 1 폴리실리콘막의 선택된 부분을 예정깊이 식각하여 홈을 형성하는 단계; 상기 홈이 형성된 상기 제 1 폴리실리콘막 상에 게이트 산화막 및 제 2 폴리실리콘막을 순차적으로 형성한 후, 상기 제 2 폴리실리콘막을 패터닝하여 상기 홈에 중첩되는 게이트를 형성하고, 상기 게이트 하부의 상기 제 1 폴리실리콘막 부분이 채널이 되는 단계; 상기 게이트를 마스크로 한 엘디디 이온 주입 공정으로 상기 제 1 폴리실리콘막에 엘디디 영역을 형성한 후, 상기 게이트의 양측면에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막이 형성된 후의 전체 구조 상부에 산화막을 형성한 후, 상기 산화막을 제거하고, 이로인하여 상기 제 1 폴리실리콘막에 드레인 옵셋 지역이 형성되는 단계; 상기 게이트 및 상기 스페이서 절연막을 마스크로한 소오스/드레인 이온 주입 공정으로 상기 제 1 폴리실리콘막에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 내지 1(f)는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 기판 12 : 제 1 폴리실리콘막
12C : 채널 12SL 및 12DL : 엘디디(LDD) 영역
12S : 소오스 12D : 드레인
13 : 감광막 패턴 14 : 홈
15 : 게이트 산화막 16 : 제 2 폴리실리콘막
16A : 게이트 17 : 스페이서 절연막
18 : 산화막 19 : 드레인 옵셋 지역
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1(a) 내지 1(f)는 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11) 상에 제 1 폴리실리콘막(12)을 형성한다. 제 1 폴리실리콘막(12)상에 감광막 패턴(13)이 형성되며, 감광막 패턴(13)을 식각 마스크로 한 건식 식각 공정으로 제 1 폴리실리콘막(12)의 노출된 부분을 일정 깊이 식각하여 홈(14)이 형성된다.
제 1 폴리실리콘막(12)은 일반적인 박막 트랜지스터 제조시 형성하는 채널 용 폴리실리콘막의 두께보다 두껍게 형성한다. 이는 제 1 폴리실리콘막(12)의 선택된 부분을 식각하여 형성된 홈(14) 부분의 얇아진 제 1 폴리실리콘막(12)에 박막 트랜지스터의 채널이 형성되기 때문이다. 감광막 패턴(13)은 소오스 및 드레인 지역이 될 부분의 제 1 폴리실리콘막(12)상에 형성된다.
도 1(b)를 참조하면, 감광막 패턴(13)을 제거한 후, 홈(14)이 형성된 제 1 폴리실리콘막(12)상에 게이트 산화막(15) 및 제 2 폴리실리콘막(16)이 순차적으로 형성된다.
도 1(c)를 참조하면, 게이트 마스크를 사용한 리소그라피(lithography) 공정 및 제 2 폴리실리콘막(16) 패터닝 공정으로 홈(14)에 중첩되는 게이트(16A)가 형성된다. 홈(14)에 중첩되도록 형성된 게이트(16A)는 그 일측부가 홈(14)의 일측부에 일치되며, 다른 측부가 홈(14)의 다른 측부로부터 안쪽에 위치된다. 핫 케리어(hot carrier) 현상을 방지하기 위해 엘디디 이온 주입 공정을 실시하여 게이트(16A) 양측의 제 1 폴리실리콘막(12) 부분에 제 1 및 2 엘디디 영역(12SL 및 12DL)이 형성된다. 게이트(16A) 하부의 제 1 폴리실리콘막(12) 부분은 채널(12C)이 된다.
도 1(d)를 참조하면, 절연물 증착 공정 및 블랭킷(blanket) 식각 공정으로 게이트(16A)의 양측면에 스페이서 절연막(17)이 형성된다. 블랭킷 식각 공정은 게이트(16A) 하부를 제외한 게이트 산화막(15) 부분이 식각되는 시점까지 실시되며, 이로인하여 게이트(16A) 양측의 제 1 폴리실리콘막(12) 부분이 노출된다.
도 1(e)를 참조하면, 스페이서 절연막(17)이 형성된 후의 전체 구조 상부에 산화막(18)이 형성된다. 산화막(18)은 증착 과정에서 제 1 폴리실리콘막(12)의 노출된 부분과 게이트(16A)의 노출된 부분이 일부 산화된다(도면의 점선 아래 부분이 산화된 부분임). 홈(14) 부분의 제 1 폴리실리콘막(12)의 일부가 산화되어 채널(12C)측의 제 1 폴리실리콘막(12)의 두께보다 얇게된 제 1 폴리실리콘막(12) 부분이 드레인 옵셋 지역(19)이 된다.
도 1(f)를 참조하면, 습식 식각 공정으로 산화막(18)만을 제거한 후, 게이트(16A) 및 스페이서 절연막(17)을 마스크로한 소오스/드레인 이온 주입 공정을 실시하고, 이로인하여 게이트(16A)를 중심으로 드레인 옵셋 지역(19)쪽의 제 1 폴리실리콘막(12) 부분에 드레인(12D)이 형성되고, 반대쪽의 제 1 폴리실리콘막(12) 부분에 소오스(12S)가 형성된다.
소오스(12S) 및 드레인(12D)측의 제 1 폴리실리콘막(12)의 두께는 채널(12C)측의 제 1 폴리실리콘막(12)의 두께보다 두껍다.
이후, 도시하지는 않았지만, 층간 절연막 형성공정 및 금속 콘택 공정을 통해 본 발명의 박막 트랜지스터 제조가 완료된다.
상기한 공정에 의해 제조된 본 발명의 박막 트랜지스터는 게이트(16A) 하부에 게이트 산화막(15)을 사이에 두고 채널(12C)이 형성되고; 채널(12C)의 일측부에 형성되며, 채널(12C)측의 막 두께보다 두꺼운 소오스(12S)가 형성되고; 채널(12C)의 다른 측부에 형성되며, 채널(12C)측의 막 두께보다 두꺼운 드레인(12D)이 형성되고; 채널(12C)과 소오스(12S)사이에 제 1 엘디디 영역(12SL)이 형성되고; 채널(12C)과 드레인(12D)사이에 제 2 엘디디 영역(12DL)이 형성되고; 제 2 엘디디 영역(12DL)과 드레인(12D)사이에 채널(12C)측의 막 두께보다 얇은 드레인 옵셋 지역(19)이 형성되어 구성된다.
상기한 구성을 갖는 본 발명의 박막 트랜지스터를 구동할 때, 소오스(12S)측의 제 1 폴리실리콘막(12) 부분의 두께가 채널(12C)측의 제 1 폴리실리콘막(12) 부분의 두께보다 두껍기 때문에 저항의 감소로 온 전류가 증가되고, 드레인 옵셋 지역(19)의 제 1 폴리실리콘막(12) 부분의 두께가 채널(12C)측의 제 1 폴리실리콘막(12) 부분의 두께보다 얇기 때문에 저항의 증가로 게이트 에지 쪽에 걸리는 필드의 세기가 줄어 스탠바이 전류가 감소되며, 소오스(12S) 및 드레인(12D)에 엘디디 영역(12SL 및 12DL)이 형성되어 있어 핫 케리어 효과 및 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage current ;GIDL)가 방지된다.
상술한 바와 같이, 본 발명은 소오스측의 막 두께를 채널측의 막 두께보다 두껍게 형성하여 소자의 온 전류를 증가시키므로 소자의 저전력화를 실현할 수 있고, 드레인측에 엘디디 영역을 형성함은 물론 채널측의 막 두께보다 얇은 막 두께의 드레인 옵셋 지역을 형성하여 소자의 스탠바이 전류를 효율적으로 감소시키므로 소자의 고집적화를 실현할 수 있다.
Claims (7)
- 게이트 하부에 게이트 산화막을 사이에 두고 형성된 채널;상기 채널의 일측부에 형성되며, 상기 채널측의 막 두께보다 두껍게 형성된 소오스;상기 채널의 다른 측부에 형성되며, 상기 채널측의 막 두께보다 두껍게 형성된 드레인;상기 채널과 상기 소오스 사이에 형성된 제 1 엘디디 영역;상기 채널과 상기 드레인 사이에 형성된 제 2 엘디디 영역; 및상기 제 2 엘디디 영역과 상기 드레인 사이에 상기 채널측의 막 두께보다 얇게 형성된 드레인 옵셋 지역을 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터.
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상에 제 1 폴리실리콘막을 형성한 후, 상기 제 1 폴리실리콘막의 선택된 부분을 예정깊이 식각하여 홈을 형성하는 단계;상기 홈이 형성된 상기 제 1 폴리실리콘막 상에 게이트 산화막 및 제 2 폴리실리콘막을 순차적으로 형성한 후, 상기 제 2 폴리실리콘막을 패터닝하여 상기 홈에 중첩되는 게이트를 형성하고, 상기 게이트 하부의 상기 제 1 폴리실리콘막 부분이 채널이 되는 단계;상기 게이트를 마스크로 한 엘디디 이온 주입 공정으로 상기 제 1 폴리실리콘막에 엘디디 영역을 형성한 후, 상기 게이트의 양측면에 스페이서 절연막을 형성하는 단계;상기 스페이서 절연막이 형성된 후의 전체 구조 상부에 산화막을 형성한 후, 상기 산화막을 제거하고, 이로인하여 상기 제 1 폴리실리콘막에 드레인 옵셋 지역이 형성되는 단계;상기 게이트 및 상기 스페이서 절연막을 마스크로한 소오스/드레인 이온 주입 공정으로 상기 제 1 폴리실리콘막에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 게이트는 그 일측부가 상기 홈의 일측부와 일치되며, 다른 측부가 상기 홈의 다른 측부로부터 안쪽에 위치되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 소오스 및 상기 드레인측의 제 1 폴리실리콘막 부분이 상기 채널측의 제 1 폴리실리콘막 부분의 두께보다 두껍게 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 드레인 옵셋 지역의 제 1 폴리실리콘막 부분이 상기 채널측의 제 1 폴리실리콘막 부분의 두께보다 얇게 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 드레인 옵셋 지역은 상기 산화막 형성시 상기 드레인과 상기 엘디디 영역사이의 노출된 제 1 폴리실리콘막 부분이 산화되고, 이 산화된 부분을 제거함에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 산화막은 습식 식각 공정에 의해 제거되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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