JPH05343695A - 半導体不揮発性記憶素子およびその製造方法 - Google Patents
半導体不揮発性記憶素子およびその製造方法Info
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- JPH05343695A JPH05343695A JP4171782A JP17178292A JPH05343695A JP H05343695 A JPH05343695 A JP H05343695A JP 4171782 A JP4171782 A JP 4171782A JP 17178292 A JP17178292 A JP 17178292A JP H05343695 A JPH05343695 A JP H05343695A
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Abstract
(57)【要約】
【構成】 メモリ絶縁膜は、メモリ酸化膜２とナイトラ
イド膜３とトップ酸化膜４とからなるメモリ素子領域１
０と、メモリ酸化膜より膜厚が厚い犠牲酸化膜１とナイ
トライド膜３とトップ酸化膜４とからなる高しきい値領
域１１とを設ける半導体不揮発性記憶素子、およびその
製造方法。 【効果】 不揮発性記憶素子のゲート電圧とドレイン電
流の関係において、従来の寄生テーパーゲートトランジ
スタによるリーク電流を抑えることが可能となり、メモ
リ特性の向上が可能となる。
イド膜３とトップ酸化膜４とからなるメモリ素子領域１
０と、メモリ酸化膜より膜厚が厚い犠牲酸化膜１とナイ
トライド膜３とトップ酸化膜４とからなる高しきい値領
域１１とを設ける半導体不揮発性記憶素子、およびその
製造方法。 【効果】 不揮発性記憶素子のゲート電圧とドレイン電
流の関係において、従来の寄生テーパーゲートトランジ
スタによるリーク電流を抑えることが可能となり、メモ
リ特性の向上が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶素
子とその製造方法に関し、とくにバーズビーク領域に形
成される寄生テーパーゲートトランジスタに起因するリ
ーク電流の低減、メモリ特性の安定化、高信頼性に関す
るものである。
子とその製造方法に関し、とくにバーズビーク領域に形
成される寄生テーパーゲートトランジスタに起因するリ
ーク電流の低減、メモリ特性の安定化、高信頼性に関す
るものである。
【０００２】
【従来の技術】従来例における不揮発性記憶素子の構造
を、図６の断面図を用いて説明する。図６は、メモリト
ランジスタのチャネル幅方向の断面図を示したものであ
る。不揮発性記憶素子の製造工程において、メモリ素子
領域形成のために次に記す素子分離工程を行う。
を、図６の断面図を用いて説明する。図６は、メモリト
ランジスタのチャネル幅方向の断面図を示したものであ
る。不揮発性記憶素子の製造工程において、メモリ素子
領域形成のために次に記す素子分離工程を行う。
【０００３】第１の導電型を有する半導体基板７に選択
酸化法を用いてメモリ素子領域１０と、このメモリ素子
領域１０の周囲のフィールド領域に厚いフィールド酸化
膜６とを形成する。このメモリ素子領域１０形成時に、
フィールド領域の厚いフィールド酸化膜６とメモリ素子
領域１０との間に、バーズビーク１５と呼ばれる傾斜し
た形状をもった二酸化シリコン膜が形成される。
酸化法を用いてメモリ素子領域１０と、このメモリ素子
領域１０の周囲のフィールド領域に厚いフィールド酸化
膜６とを形成する。このメモリ素子領域１０形成時に、
フィールド領域の厚いフィールド酸化膜６とメモリ素子
領域１０との間に、バーズビーク１５と呼ばれる傾斜し
た形状をもった二酸化シリコン膜が形成される。
【０００４】その後、メモリ素子領域１０表面にメモリ
酸化膜２となる二酸化シリコン膜を形成し、このメモリ
酸化膜２上に、ナイトライド膜３とトップ酸化膜４とを
形成し、さらにメモリゲート電極５となる多結晶シリコ
ン膜を形成する。この多結晶シリコン膜を、ホトエッチ
ング技術を用いエッチングしメモリゲート電極５を形成
する。
酸化膜２となる二酸化シリコン膜を形成し、このメモリ
酸化膜２上に、ナイトライド膜３とトップ酸化膜４とを
形成し、さらにメモリゲート電極５となる多結晶シリコ
ン膜を形成する。この多結晶シリコン膜を、ホトエッチ
ング技術を用いエッチングしメモリゲート電極５を形成
する。
【０００５】その後、図６には図示しないが、メモリゲ
ート電極をマスクとして第２の導電型のソース領域およ
びドレイン領域を形成し、不揮発性記憶素子を形成す
る。
ート電極をマスクとして第２の導電型のソース領域およ
びドレイン領域を形成し、不揮発性記憶素子を形成す
る。
【０００６】この図６を用いて説明した従来の製造方法
により得られる不揮発性記憶素子構造においては、メモ
リゲート電極に充分高い正電圧を印加すると、シリコン
結晶の伝導帯の電子がトンネル現象によって、メモリ酸
化膜の薄い二酸化シリコン膜中を通って、メモリ酸化膜
とナイトライド膜界面、ナイトライド膜中、ナイトライ
ド膜とトップ酸化膜界面の準位に捕獲される。その結
果、ナイトライド膜中には、負の電荷が蓄積され、しき
い値電圧が変化する。このメモリトランジスタのしきい
値電圧変化によりメモリ特性を得ている。
により得られる不揮発性記憶素子構造においては、メモ
リゲート電極に充分高い正電圧を印加すると、シリコン
結晶の伝導帯の電子がトンネル現象によって、メモリ酸
化膜の薄い二酸化シリコン膜中を通って、メモリ酸化膜
とナイトライド膜界面、ナイトライド膜中、ナイトライ
ド膜とトップ酸化膜界面の準位に捕獲される。その結
果、ナイトライド膜中には、負の電荷が蓄積され、しき
い値電圧が変化する。このメモリトランジスタのしきい
値電圧変化によりメモリ特性を得ている。
【０００７】
【発明が解決しようとする課題】前述した従来方法によ
り製造した不揮発性記憶素子のメモリトランジスタにお
いては、次に記す問題点を持っている。選択酸化時に生
ずるバーズビーク部に寄生テーパーゲートトランジスタ
が形成される。
り製造した不揮発性記憶素子のメモリトランジスタにお
いては、次に記す問題点を持っている。選択酸化時に生
ずるバーズビーク部に寄生テーパーゲートトランジスタ
が形成される。
【０００８】前記したように、従来方法により製造した
メモリトランジスタのメモリゲート電極に充分高い正電
圧を印加して、ナイトライド膜中に負の電荷を蓄積させ
る。この場合、メモリトランジスタのしきい値は高くな
り、エンハンス動作となる。
メモリトランジスタのメモリゲート電極に充分高い正電
圧を印加して、ナイトライド膜中に負の電荷を蓄積させ
る。この場合、メモリトランジスタのしきい値は高くな
り、エンハンス動作となる。
【０００９】この状態で、メモリゲート電極に電圧を徐
々に印加すると、メモリトランジスタの素子領域では、
しきい値電圧が高くなっているので電流は流れない。し
かしながら、バーズビークに形成される寄生テーパーゲ
ートトランジスタは、低いゲート印加電圧で電流が流れ
リーク電流となる。
々に印加すると、メモリトランジスタの素子領域では、
しきい値電圧が高くなっているので電流は流れない。し
かしながら、バーズビークに形成される寄生テーパーゲ
ートトランジスタは、低いゲート印加電圧で電流が流れ
リーク電流となる。
【００１０】図５はその一例を示すグラフである。図５
のグラフは、横軸はゲート電圧を示し、縦軸はドレイン
電流を対数で示す。
のグラフは、横軸はゲート電圧を示し、縦軸はドレイン
電流を対数で示す。
【００１１】図５に示すように、メモリトランジスタの
ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）の関係にお
いて、低いゲート電圧でドレイン電流が流れている。こ
のため、メモリ特性において、書き込み消去幅が狭くな
る問題点が発生する。
ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）の関係にお
いて、低いゲート電圧でドレイン電流が流れている。こ
のため、メモリ特性において、書き込み消去幅が狭くな
る問題点が発生する。
【００１２】本発明の目的は、上記課題を解決するため
に、寄生テーパーゲートトランジスタによる、リーク電
流を減少させて、メモリ特性における書き込み消去幅が
狭くなることを防ぐことができる不揮発性記憶素子と、
その製造方法を提供することである。
に、寄生テーパーゲートトランジスタによる、リーク電
流を減少させて、メモリ特性における書き込み消去幅が
狭くなることを防ぐことができる不揮発性記憶素子と、
その製造方法を提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
本発明においては、下記記載の半導体不揮発性記憶素子
構造と、その製造方法とを採用する。
本発明においては、下記記載の半導体不揮発性記憶素子
構造と、その製造方法とを採用する。
【００１４】本発明の半導体不揮発性記憶素子の構造
は、メモリトランジスタのチャネル幅方向におけるメモ
リ絶縁膜は、メモリ酸化膜とナイトライド膜とトップ酸
化膜とからなるメモリ素子領域と、メモリ酸化膜より膜
厚が厚い犠牲酸化膜とナイトライド膜とトップ酸化膜と
からなる高しきい値領域とによって構成する。
は、メモリトランジスタのチャネル幅方向におけるメモ
リ絶縁膜は、メモリ酸化膜とナイトライド膜とトップ酸
化膜とからなるメモリ素子領域と、メモリ酸化膜より膜
厚が厚い犠牲酸化膜とナイトライド膜とトップ酸化膜と
からなる高しきい値領域とによって構成する。
【００１５】本発明の半導体不揮発性記憶素子の構造
は、メモリトランジスタのチャネル幅方向において、メ
モリ絶縁膜を構成するメモリ酸化膜の膜厚が、フィール
ド酸化膜と接する領域より薄い膜厚とする。
は、メモリトランジスタのチャネル幅方向において、メ
モリ絶縁膜を構成するメモリ酸化膜の膜厚が、フィール
ド酸化膜と接する領域より薄い膜厚とする。
【００１６】本発明の半導体不揮発性記憶素子の製造方
法は、第１の導電型の半導体基板の素子領域の周囲のフ
ィールド領域にフィールド酸化膜を形成し、素子領域に
犠牲酸化膜を形成し、ホトエッチング技術によりフィー
ルド酸化膜と接しないメモリ素子領域の犠牲酸化膜を除
去する工程と、メモリ酸化膜とナイトライド膜とトップ
酸化膜とを順次形成する工程と、ホトエッチング技術に
よりメモリ素子領域にメモリ酸化膜とナイトライド膜と
トップ酸化膜を形成する工程と、全面にゲート電極材料
を形成する工程と、ホトエッチング技術によりメモリゲ
ート電極を形成する工程と、メモリゲート電極との整合
した領域の素子領域に高濃度不純物層を形成する工程
と、二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成する工程と、ホトエッチング技術により多層配線用
絶縁膜にコンタクト窓を形成する工程と、配線金属を形
成する工程とを有する。
法は、第１の導電型の半導体基板の素子領域の周囲のフ
ィールド領域にフィールド酸化膜を形成し、素子領域に
犠牲酸化膜を形成し、ホトエッチング技術によりフィー
ルド酸化膜と接しないメモリ素子領域の犠牲酸化膜を除
去する工程と、メモリ酸化膜とナイトライド膜とトップ
酸化膜とを順次形成する工程と、ホトエッチング技術に
よりメモリ素子領域にメモリ酸化膜とナイトライド膜と
トップ酸化膜を形成する工程と、全面にゲート電極材料
を形成する工程と、ホトエッチング技術によりメモリゲ
ート電極を形成する工程と、メモリゲート電極との整合
した領域の素子領域に高濃度不純物層を形成する工程
と、二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成する工程と、ホトエッチング技術により多層配線用
絶縁膜にコンタクト窓を形成する工程と、配線金属を形
成する工程とを有する。
【００１７】
【実施例】以下図面を用いて本発明の実施例を説明す
る。まず、図１の断面図を用いて本発明における半導体
不揮発性記憶素子の構造を説明する 図１は、メモリト
ランジスタのチャネル幅方向の断面図を示したものであ
る。
る。まず、図１の断面図を用いて本発明における半導体
不揮発性記憶素子の構造を説明する 図１は、メモリト
ランジスタのチャネル幅方向の断面図を示したものであ
る。
【００１８】図１に示すように、メモリトランジスタの
メモリ電極５下に設けるメモリ絶縁膜は、メモリ酸化膜
２とナイトライド膜３とトップ酸化膜４とで構成するメ
モリ素子領域１０と、メモリ酸化膜２より膜厚が厚い酸
化膜である犠牲酸化膜１とナイトライド膜３とトップ酸
化膜４とで構成する高しきい値領域１１とからなる構造
とする。
メモリ電極５下に設けるメモリ絶縁膜は、メモリ酸化膜
２とナイトライド膜３とトップ酸化膜４とで構成するメ
モリ素子領域１０と、メモリ酸化膜２より膜厚が厚い酸
化膜である犠牲酸化膜１とナイトライド膜３とトップ酸
化膜４とで構成する高しきい値領域１１とからなる構造
とする。
【００１９】次に、この図１を用いて説明した本発明の
半導体不揮発性記憶素子の構造を形成するための製造方
法を説明する。図２および図３は、本発明の不揮発性記
憶素子の構造を製造するための製造方法を工程順に示す
メモリトランジスタのチャネル幅方向の断面図である。
半導体不揮発性記憶素子の構造を形成するための製造方
法を説明する。図２および図３は、本発明の不揮発性記
憶素子の構造を製造するための製造方法を工程順に示す
メモリトランジスタのチャネル幅方向の断面図である。
【００２０】まず、図２に示すように、導電型がＰ型の
半導体基板７のメモリ素子領域１０と高しきい値領域１
１とに、窒化シリコン膜などの耐酸化膜をマスクにして
酸化する、いわゆる選択酸化処理によりフィールド酸化
膜６を７００ｎｍの厚さで形成する。その後、耐酸化膜
を除去する。
半導体基板７のメモリ素子領域１０と高しきい値領域１
１とに、窒化シリコン膜などの耐酸化膜をマスクにして
酸化する、いわゆる選択酸化処理によりフィールド酸化
膜６を７００ｎｍの厚さで形成する。その後、耐酸化膜
を除去する。
【００２１】次に、酸素と窒素との混合気体中で酸化処
理を行い、厚さ５０ｎｍ程度の二酸化シリコンからなる
犠牲酸化膜１を全面に形成する。
理を行い、厚さ５０ｎｍ程度の二酸化シリコンからなる
犠牲酸化膜１を全面に形成する。
【００２２】次に、全面に感光材料であるレジスト１３
を回転塗布法により形成し、所定のホトマスクを用いて
露光、および現像処理を行いメモリ素子領域１０のレジ
スト１３に開口を形成する。
を回転塗布法により形成し、所定のホトマスクを用いて
露光、および現像処理を行いメモリ素子領域１０のレジ
スト１３に開口を形成する。
【００２３】その後、このレジスト１３をマスクとして
犠牲酸化膜１をフッ酸緩衝液を用いエッチングして、メ
モリ素子領域１０の犠牲酸化膜１を除去する。その後、
エッチングのマスクとして用いたレジスト１３を除去す
る。
犠牲酸化膜１をフッ酸緩衝液を用いエッチングして、メ
モリ素子領域１０の犠牲酸化膜１を除去する。その後、
エッチングのマスクとして用いたレジスト１３を除去す
る。
【００２４】次に図３に示すように、酸素と窒素との混
合気体中で酸化処理を行い、２ｎｍ程度の厚さを有する
二酸化シリコン膜からなるメモリ酸化膜２を、犠牲酸化
膜１の開口内のメモリ素子領域１０に形成する。
合気体中で酸化処理を行い、２ｎｍ程度の厚さを有する
二酸化シリコン膜からなるメモリ酸化膜２を、犠牲酸化
膜１の開口内のメモリ素子領域１０に形成する。
【００２５】次に、このメモリ酸化膜２上を含む全面に
化学気相成長法（以下ＣＶＤ法と記す）によって、窒化
シリコン膜からなるナイトライド膜３を９ｎｍ程度の厚
さで形成する。
化学気相成長法（以下ＣＶＤ法と記す）によって、窒化
シリコン膜からなるナイトライド膜３を９ｎｍ程度の厚
さで形成する。
【００２６】さらに酸化雰囲気中で酸化処理を行い、ナ
イトライド膜３を酸化して、このナイトライド膜３上に
二酸化シリコン膜からなるトップ酸化膜４を形成する。
イトライド膜３を酸化して、このナイトライド膜３上に
二酸化シリコン膜からなるトップ酸化膜４を形成する。
【００２７】このメモリ酸化膜２とナイトライド膜３と
トップ酸化膜４とで、メモリトランジスタのメモリ絶縁
膜を構成する。
トップ酸化膜４とで、メモリトランジスタのメモリ絶縁
膜を構成する。
【００２８】その後、メモリゲート電極５となる多結晶
シリコン膜をＣＶＤ法により全面に形成する。
シリコン膜をＣＶＤ法により全面に形成する。
【００２９】次に、全面にレジスト１３を形成し、所定
のホトマスクを用いて露光、および現像処理を行い、メ
モリゲート電極５を形成するメモリ素子領域１０、およ
び高しきい値領域１１上にレジスト１３を形成する。
のホトマスクを用いて露光、および現像処理を行い、メ
モリゲート電極５を形成するメモリ素子領域１０、およ
び高しきい値領域１１上にレジスト１３を形成する。
【００３０】その後、このレジスト１３をエッチングの
マスクとして、メモリゲート電極５となる多結晶シリコ
ン膜を六弗化硫黄と酸素との混合気体をエッチングガス
として用いる、ドライエッチングによりエッチングす
る。
マスクとして、メモリゲート電極５となる多結晶シリコ
ン膜を六弗化硫黄と酸素との混合気体をエッチングガス
として用いる、ドライエッチングによりエッチングす
る。
【００３１】次に、トップ酸化膜４をフッ酸緩衝液によ
りエッチングし、さらにナイトライド膜３を六弗化硫黄
と酸素との混合気体をエッチングガスとして用いるドラ
イエッチングによりエッチングする。
りエッチングし、さらにナイトライド膜３を六弗化硫黄
と酸素との混合気体をエッチングガスとして用いるドラ
イエッチングによりエッチングする。
【００３２】これにより、メモリ素子領域１０に、メモ
リ酸化膜２とナイトライド膜３とトップ酸化膜４とから
なるメモリ絶縁膜を形成する。さらに、高しきい値領域
１１には、犠牲酸化膜１とナイトライド膜３とトップ酸
化膜４とからなるメモリ絶縁膜を形成する。
リ酸化膜２とナイトライド膜３とトップ酸化膜４とから
なるメモリ絶縁膜を形成する。さらに、高しきい値領域
１１には、犠牲酸化膜１とナイトライド膜３とトップ酸
化膜４とからなるメモリ絶縁膜を形成する。
【００３３】つぎに、図３には図示しないが、多結晶シ
リコン膜からなるメモリゲート電極５をイオン注入の不
純物阻止膜として用いて、半導体基板７と逆導電型を有
するＮ型の不純物であるリンを、加速エネルギー５０ｋ
ｅＶ、イオン注入量４．０×１０15ａｔｏｍｓ／ｃｍ2
程度のイオン注入条件で、イオン注入することによっ
て、第２の導電型の高濃度不純物層であるソース領域お
よびドレイン領域を形成する。
リコン膜からなるメモリゲート電極５をイオン注入の不
純物阻止膜として用いて、半導体基板７と逆導電型を有
するＮ型の不純物であるリンを、加速エネルギー５０ｋ
ｅＶ、イオン注入量４．０×１０15ａｔｏｍｓ／ｃｍ2
程度のイオン注入条件で、イオン注入することによっ
て、第２の導電型の高濃度不純物層であるソース領域お
よびドレイン領域を形成する。
【００３４】この後は、図示しないが、一般的な方法に
より二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成し、ホトエッチング技術を用いて多層配線用絶縁膜
にコンタクト窓を形成し、配線金属としてアルミニウム
を形成することによって不揮発性記憶素子を得る。
より二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成し、ホトエッチング技術を用いて多層配線用絶縁膜
にコンタクト窓を形成し、配線金属としてアルミニウム
を形成することによって不揮発性記憶素子を得る。
【００３５】
【発明の効果】以上の説明で明かなように、本発明の半
導体不揮発性記憶素子では、寄生テーパーゲートトラン
ジスタが形成されるバーズビーク領域は、犠牲酸化膜と
ナイトライド膜とトップ酸化膜とからなる高しきい値領
域となっており、メモリ素子領域のしきい値電圧より充
分高くなっている。
導体不揮発性記憶素子では、寄生テーパーゲートトラン
ジスタが形成されるバーズビーク領域は、犠牲酸化膜と
ナイトライド膜とトップ酸化膜とからなる高しきい値領
域となっており、メモリ素子領域のしきい値電圧より充
分高くなっている。
【００３６】このためメモリゲート電極に高電圧を印加
し、メモリトランジスタの書き込み消去を行っても、メ
モリトランジスタのしきい値電圧は、メモリ素子領域に
よって決まり、寄生テーパーゲートトランジスタによる
従来のリーク電流は抑えることができる。
し、メモリトランジスタの書き込み消去を行っても、メ
モリトランジスタのしきい値電圧は、メモリ素子領域に
よって決まり、寄生テーパーゲートトランジスタによる
従来のリーク電流は抑えることができる。
【００３７】その一例を、メモリトランジスタのゲート
電圧とドレイン電流特性を示す図４のグラフに示す。図
４に示すように、不揮発性記憶素子のゲート電圧とドレ
イン電流の関係において、従来例の図５に示す、低いゲ
ート電圧でドレイン電流が流れるリーク電流を抑えるこ
とができる。
電圧とドレイン電流特性を示す図４のグラフに示す。図
４に示すように、不揮発性記憶素子のゲート電圧とドレ
イン電流の関係において、従来例の図５に示す、低いゲ
ート電圧でドレイン電流が流れるリーク電流を抑えるこ
とができる。
【００３８】このように、リーク電流を抑えることによ
り、メモリ特性において、メモリゲート電極に正電位を
印加した場合、よりエンハンス動作となり書き込み幅が
増加する。このため、メモリゲート電極に正電位を印加
する時間が従来と比べ短縮される。このように本構造お
よびその製造方法により、メモリ特性の向上が可能とな
る。
り、メモリ特性において、メモリゲート電極に正電位を
印加した場合、よりエンハンス動作となり書き込み幅が
増加する。このため、メモリゲート電極に正電位を印加
する時間が従来と比べ短縮される。このように本構造お
よびその製造方法により、メモリ特性の向上が可能とな
る。
【００３９】この結果、信頼性の高い不揮発性記憶素子
を形成することが可能となり、安定した特性を有する不
揮発性記憶素子が得られる。
を形成することが可能となり、安定した特性を有する不
揮発性記憶素子が得られる。
【図１】本発明の実施例における半導体不揮発性記憶素
子の構造を示す断面図である。
子の構造を示す断面図である。
【図２】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図３】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。
子の製造方法を示す断面図である。
【図４】本発明により作成したメモリトランジスタのゲ
ート電圧とドレイン電流との特性を示すグラフである。
ート電圧とドレイン電流との特性を示すグラフである。
【図５】従来方法により作成したメモリトランジスタの
ゲート電圧とドレイン電流との特性を示すグラフであ
る。
ゲート電圧とドレイン電流との特性を示すグラフであ
る。
【図６】従来例における半導体不揮発性記憶素子の構造
を示す断面図である。
を示す断面図である。
１ 犠牲酸化膜 ２ メモリ酸化膜 ３ ナイトライド膜 ４ トップ酸化膜 ５ メモリゲート電極 ６ フィールド酸化膜 ７ 半導体基板 １０ メモリ素子領域 １１ 高しきい値領域 １５ バーズビーク
Claims (3)
- 【請求項１】 半導体不揮発性記憶素子を構成するメモ
リトランジスタのチャネル幅方向におけるメモリ絶縁膜
は、メモリ酸化膜とナイトライド膜とトップ酸化膜とか
らなるメモリ素子領域と、メモリ酸化膜より膜厚が厚い
犠牲酸化膜とナイトライド膜とトップ酸化膜とからなる
高しきい値領域とによって構成することを特徴とする半
導体不揮発性記憶素子。 - 【請求項２】 メモリトランジスタのチャネル幅方向に
おけるメモリ絶縁膜を構成するメモリ酸化膜の膜厚は、
フィールド酸化膜と接する領域より薄いことを特徴とす
る請求項１に記載の半導体不揮発性記憶素子。 - 【請求項３】 第１導電型の半導体基板のメモリ素子領
域と高しきい値領域との周囲のフィールド領域にフィー
ルド酸化膜を形成し、メモリ素子領域と高しきい値領域
とに犠牲酸化膜を形成し、ホトエッチング技術によりフ
ィールド酸化膜と離間したメモリ素子領域の犠牲酸化膜
を除去する工程と、メモリ酸化膜とナイトライド膜とト
ップ酸化膜とを順次形成する工程と、ホトエッチング技
術によりメモリ素子領域にメモリ酸化膜とナイトライド
膜とトップ酸化膜を形成する工程と、全面にメモリゲー
ト電極材料を形成する工程と、ホトエッチング技術によ
りメモリゲート電極を形成する工程と、メモリゲート電
極との整合した領域の素子領域に高濃度不純物層を形成
する工程と、二酸化シリコン膜を主体とする多層配線用
絶縁膜を形成する工程と、ホトエッチング技術により多
層配線用絶縁膜にコンタクト窓を形成する工程と、配線
金属を形成する工程とを有することを特徴とする半導体
不揮発性記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04171782A JP3138538B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体不揮発性記憶素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04171782A JP3138538B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体不揮発性記憶素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343695A true JPH05343695A (ja) | 1993-12-24 |
| JP3138538B2 JP3138538B2 (ja) | 2001-02-26 |
Family
ID=15929588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04171782A Expired - Lifetime JP3138538B2 (ja) | 1992-06-05 | 1992-06-05 | 半導体不揮発性記憶素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138538B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057936B2 (en) | 2002-06-20 | 2006-06-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
-
1992
- 1992-06-05 JP JP04171782A patent/JP3138538B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057936B2 (en) | 2002-06-20 | 2006-06-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR100762037B1 (ko) * | 2002-06-20 | 2007-09-28 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3138538B2 (ja) | 2001-02-26 |
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