JPH04246865A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- JPH04246865A JPH04246865A JP3011947A JP1194791A JPH04246865A JP H04246865 A JPH04246865 A JP H04246865A JP 3011947 A JP3011947 A JP 3011947A JP 1194791 A JP1194791 A JP 1194791A JP H04246865 A JPH04246865 A JP H04246865A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
を有しポリ層間膜として窒化シリコン膜を含む絶縁膜を
有する、データ保持性に優れた不揮発性メモリの製造方
法に関するものである。
を有しポリ層間膜として窒化シリコン膜を含む絶縁膜を
有する、データ保持性に優れた不揮発性メモリの製造方
法に関するものである。
【０００２】
【従来の技術】従来のＥ２ ＰＲＯＭの構造とその製造
方法を図２によって説明する。尚、図２は従来のＥ２
ＰＲＯＭの断面図である。
方法を図２によって説明する。尚、図２は従来のＥ２
ＰＲＯＭの断面図である。
【０００３】Ｅ２ ＰＲＯＭは、外部端子を持たないフ
ローティングゲート８の上に、書き込み、消去に際して
、フローティングゲート８への電荷の出入りを助けるコ
ントロールゲート１３を持つ。そして、フローティング
ゲート８とコントロールゲート１３を絶縁するために、
酸化シリコン膜９−窒化シリコン膜１０−酸化シリコン
膜１１（総称してＯ−Ｎ−Ｏ膜９，１０，１１）からな
る絶縁膜を、フローティングゲート８とコントロールゲ
ート１３の間に持つ。また、フローティングゲート８の
下部には、トンネリングによるフローティングゲート８
への電子の注入と放出を容易にするために、酸化シリコ
ン膜を薄くしたトンネル酸化膜６を持つ。
ローティングゲート８の上に、書き込み、消去に際して
、フローティングゲート８への電荷の出入りを助けるコ
ントロールゲート１３を持つ。そして、フローティング
ゲート８とコントロールゲート１３を絶縁するために、
酸化シリコン膜９−窒化シリコン膜１０−酸化シリコン
膜１１（総称してＯ−Ｎ−Ｏ膜９，１０，１１）からな
る絶縁膜を、フローティングゲート８とコントロールゲ
ート１３の間に持つ。また、フローティングゲート８の
下部には、トンネリングによるフローティングゲート８
への電子の注入と放出を容易にするために、酸化シリコ
ン膜を薄くしたトンネル酸化膜６を持つ。
【０００４】このＥ２ ＰＲＯＭの製造方法は、先ずＰ
型シリコン基板上に酸化膜を形成する。そして、基板表
面部に低濃度のｎ型トンネル拡散領域を形成する。
型シリコン基板上に酸化膜を形成する。そして、基板表
面部に低濃度のｎ型トンネル拡散領域を形成する。
【０００５】その後、ゲート酸化膜を形成する。そして
、このゲート酸化膜のトンネル拡散領域上の部分をエッ
チング除去し、この除去部分に薄膜のトンネル酸化膜６
を形成する。
、このゲート酸化膜のトンネル拡散領域上の部分をエッ
チング除去し、この除去部分に薄膜のトンネル酸化膜６
を形成する。
【０００６】更に、上記トンネル酸化膜６を含むゲート
酸化膜の上に、フローティングゲート８とＯ−Ｎ−Ｏ膜
９，１０，１１から成る絶縁膜を形成し、次いで、コン
トロールゲート電極１３を形成する。
酸化膜の上に、フローティングゲート８とＯ−Ｎ−Ｏ膜
９，１０，１１から成る絶縁膜を形成し、次いで、コン
トロールゲート電極１３を形成する。
【０００７】その後ＢＰＳＧ膜１６を全面に形成しフロ
ーした後、コンタクトホールを形成する。それから、Ａ
ｌ−Ｓｉにより、外部引き出し電極１７を形成する。
ーした後、コンタクトホールを形成する。それから、Ａ
ｌ−Ｓｉにより、外部引き出し電極１７を形成する。
【０００８】次にＰＳＧ膜１８を生成し、さらにその上
にＳｉＯＮ膜１９を形成しパッシベーション膜とする。
にＳｉＯＮ膜１９を形成しパッシベーション膜とする。
【０００９】次に引き出し電極１７にパッドを形成する
ために、パッシベーション膜のパターニングを行う。
ために、パッシベーション膜のパターニングを行う。
【００１０】最後に、蓄積電荷の安定化のために、４０
０℃程度のＮ２ 雰囲気中でアニールを行う。
０℃程度のＮ２ 雰囲気中でアニールを行う。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＥ２ ＰＲＯＭの製造方法では、以下の様な問
題点があった。
た従来のＥ２ ＰＲＯＭの製造方法では、以下の様な問
題点があった。
【００１２】すなわち、パッシベーション膜の形成及び
パターニング（以下、パッシベーション工程という）を
行うと、フローティングゲートに電荷が蓄積する。そし
てその状態でアニールを行うと、ポリ層間絶縁膜のＯ−
Ｎ−Ｏ膜を構成する窒化シリコン膜中に電荷が入り込み
、Ｅ２ ＰＲＯＭセルのデータ保持特性を劣化させる。
パターニング（以下、パッシベーション工程という）を
行うと、フローティングゲートに電荷が蓄積する。そし
てその状態でアニールを行うと、ポリ層間絶縁膜のＯ−
Ｎ−Ｏ膜を構成する窒化シリコン膜中に電荷が入り込み
、Ｅ２ ＰＲＯＭセルのデータ保持特性を劣化させる。
【００１３】図３にパッシベーション工程とその後のア
ニール工程を行ったセルと、パッシベーション工程を行
わないセルとのデータ保持特性の比較を行ったグラフを
示す。●が、パッシベーション工程及びアニール工程を
行ったセルの、時間経過に対する蓄積電荷の変化を表わ
しており、○が、パッシベーション工程を行っていない
セルの、時間経過に対する蓄積電荷の変化を表わしてい
る。ＥＲＡＳＥ ＶｔとＷＲＩＴＥＶｔの値の差が大き
いほどデータ保持特性が優れていることを示しており、
図３に示されるとおり、パッシベーション工程及びアニ
ール工程を行うことによって、セルのデータ保持特性が
劣化する。
ニール工程を行ったセルと、パッシベーション工程を行
わないセルとのデータ保持特性の比較を行ったグラフを
示す。●が、パッシベーション工程及びアニール工程を
行ったセルの、時間経過に対する蓄積電荷の変化を表わ
しており、○が、パッシベーション工程を行っていない
セルの、時間経過に対する蓄積電荷の変化を表わしてい
る。ＥＲＡＳＥ ＶｔとＷＲＩＴＥＶｔの値の差が大き
いほどデータ保持特性が優れていることを示しており、
図３に示されるとおり、パッシベーション工程及びアニ
ール工程を行うことによって、セルのデータ保持特性が
劣化する。
【００１４】図４にパッシベーションアニール前のセル
電荷（Ｖｔ）の、２００℃、１０時間経過後のセル電荷
変動量（ΔＶｔ）のグラフに表わす。従来のＥ２ ＰＲ
ＯＭでは、蓄積された電荷がない状態でのセル電荷が１
Ｖとなるように設計されており、セル電荷が１Ｖであれ
ば高温状態で放置しても電荷の変動が起こらない。一方
、１Ｖより高い値でも低い値でも電荷の変動が起こり、
しかも１Ｖの値から離れるに従って電荷の変動量（ΔＶ
ｔ）の大きさが大きくなっていることが判る。
電荷（Ｖｔ）の、２００℃、１０時間経過後のセル電荷
変動量（ΔＶｔ）のグラフに表わす。従来のＥ２ ＰＲ
ＯＭでは、蓄積された電荷がない状態でのセル電荷が１
Ｖとなるように設計されており、セル電荷が１Ｖであれ
ば高温状態で放置しても電荷の変動が起こらない。一方
、１Ｖより高い値でも低い値でも電荷の変動が起こり、
しかも１Ｖの値から離れるに従って電荷の変動量（ΔＶ
ｔ）の大きさが大きくなっていることが判る。
【００１５】図４に示される関係からも判るように、セ
ル電荷１Ｖの状態でパッシベーション工程を行えばセル
電荷の変動の少ない優れたデータ保持特性のメモリセル
が製造可能である。
ル電荷１Ｖの状態でパッシベーション工程を行えばセル
電荷の変動の少ない優れたデータ保持特性のメモリセル
が製造可能である。
【００１６】前記したように、パッシベーション工程前
のセル電荷（Ｖｔ）は１Ｖとなるように設計されており
、この状態のままであれば優れたデータ保持特性のメモ
リセルと成るが、前記したパッシベーション工程及びア
ニール工程による、Ｏ−Ｎ−Ｏ膜を構成する窒化シリコ
ン膜への電荷の蓄積によって、見かけ上のセル電荷（Ｖ
ｔ）が１Ｖから変動し、図３に示すようなデータ保持特
性の劣化が発生する。
のセル電荷（Ｖｔ）は１Ｖとなるように設計されており
、この状態のままであれば優れたデータ保持特性のメモ
リセルと成るが、前記したパッシベーション工程及びア
ニール工程による、Ｏ−Ｎ−Ｏ膜を構成する窒化シリコ
ン膜への電荷の蓄積によって、見かけ上のセル電荷（Ｖ
ｔ）が１Ｖから変動し、図３に示すようなデータ保持特
性の劣化が発生する。
【００１７】更に、ウエハプロセスの工程中、フローテ
ィングゲート内の電荷による電界がトンネル酸化膜にか
かり続けるため、良質なトンネル酸化膜を形成すること
ができない。
ィングゲート内の電荷による電界がトンネル酸化膜にか
かり続けるため、良質なトンネル酸化膜を形成すること
ができない。
【００１８】本発明は、以上述べた不揮発性メモリ素子
のデータ保持特性の劣化と、良質なトンネル酸化膜が形
成できないという問題点を除去するために、パッシベー
ションアニーリング前に紫外線照射を行い、フローティ
ングゲート中に電荷が無い状態でアニーリングすること
によって、データ保持特性に優れ、良質のトンネル酸化
膜を有する不揮発性メモリ素子を提供することを目的と
する。
のデータ保持特性の劣化と、良質なトンネル酸化膜が形
成できないという問題点を除去するために、パッシベー
ションアニーリング前に紫外線照射を行い、フローティ
ングゲート中に電荷が無い状態でアニーリングすること
によって、データ保持特性に優れ、良質のトンネル酸化
膜を有する不揮発性メモリ素子を提供することを目的と
する。
【００１９】
【課題を解決するための手段】本発明は、不揮発性メモ
リの製造方法に於いて、パッシベーション工程終了後の
アニーリングを行う前に紫外線照射を行い、フローティ
ングゲート及び窒化膜中の電荷を除去する工程を設けた
ものである。
リの製造方法に於いて、パッシベーション工程終了後の
アニーリングを行う前に紫外線照射を行い、フローティ
ングゲート及び窒化膜中の電荷を除去する工程を設けた
ものである。
【００２０】
【作用】電気的な電子の除去に比べて大きなエネルギー
を与えることが可能な紫外線をセルに照射することによ
って、従来のＥＰＲＯＭに於けるメモリ消去の原理と同
様に、フローティングゲート及び窒化シリコン膜中に蓄
積された電荷を、紫外線照射による光励起の作用によっ
て周囲の酸化シリコンの伝導帯に放出する。この作用に
よって、セル内部に余計な電荷の蓄積がない状態でのア
ニールが可能となる。
を与えることが可能な紫外線をセルに照射することによ
って、従来のＥＰＲＯＭに於けるメモリ消去の原理と同
様に、フローティングゲート及び窒化シリコン膜中に蓄
積された電荷を、紫外線照射による光励起の作用によっ
て周囲の酸化シリコンの伝導帯に放出する。この作用に
よって、セル内部に余計な電荷の蓄積がない状態でのア
ニールが可能となる。
【００２１】
【実施例】本発明の実施例を図１（ａ）〜（ｉ）により
説明する。尚、図１（ａ）〜（ｉ）は工程断面図であり
、従来のＥ２ ＰＲＯＭと同様の構成要件については同
一の記号で説明する。
説明する。尚、図１（ａ）〜（ｉ）は工程断面図であり
、従来のＥ２ ＰＲＯＭと同様の構成要件については同
一の記号で説明する。
【００２２】先ず、Ｐ型シリコン基板１上に素子分離酸
化膜２を形成した後、前記基板１の能動体領域表面に酸
化膜３を形成する。そして、これらの酸化膜２，３上に
前記基板１のトンネル拡散領域予定形成部上を開口した
レジスト４を塗布する（図１（ａ））。
化膜２を形成した後、前記基板１の能動体領域表面に酸
化膜３を形成する。そして、これらの酸化膜２，３上に
前記基板１のトンネル拡散領域予定形成部上を開口した
レジスト４を塗布する（図１（ａ））。
【００２３】次に、前記レジスト４をマスクとして、全
面にヒ素又はリンを注入し、前記基板１表面部に低濃度
のｎ型トンネル拡散領域５を形成する（図１（ｂ））。
面にヒ素又はリンを注入し、前記基板１表面部に低濃度
のｎ型トンネル拡散領域５を形成する（図１（ｂ））。
【００２４】その後、前記レジスト４及び前記酸化膜３
を除去し、前記基板１の能動領域表面にゲート酸化膜７
を形成する。そして、このゲート酸化膜７のトンネル拡
散領域上の部分をエッチング除去し、この除去部分に薄
膜のトンネル酸化膜６を形成する。（図１（ｃ））更に
、上記トンネル酸化膜６を含むゲート酸化膜７の上にリ
ンドープポリシリコン膜８と、酸化シリコン膜９−窒化
シリコン膜１０−酸化シリコン膜１１（総称してＯ−Ｎ
−Ｏ膜９，１０，１１）から成る絶縁膜を形成し、パタ
ーニングを行うことによりフローティングゲートを形成
する。絶縁膜として、単一の酸化シリコン膜ではなく、
三層膜であるＯ−Ｎ−Ｏ膜９，１０，１１を形成するこ
とによって、単一の酸化シリコン膜に比べて有効膜厚が
大きくなり、Ｅ２ ＰＲＯＭの電荷保持特性が良くなる
からである。（図１（ｄ））続いて、このフローティン
グゲート電極８の側面を熱酸化し、酸化膜１２を形成す
る。（図１（ｅ））次いで、上記酸化膜１２及びＯ−Ｎ
−Ｏ膜９，１０，１１上にリンドープポリシリコンから
成るコントロールゲート電極１３を形成する。（図１（
ｆ））しかる後、全面の酸化膜７をエッチングし、新た
に熱酸化によって酸化膜１４を形成する。そして、その
酸化膜１４をマスクにして、セルフアラインによりＮ＋
ソースドレイン領域をイオン注入法によって形成する
。（図１（ｇ））その後ＢＰＳＧ膜１６を全面に形成し
フローした後、上記ソースドレイン領域及びゲートに、
外部引き出し電極用にコンタクトホールを形成する。そ
れから、Ａｌ−Ｓｉにより、外部引き出し電極１７を形
成する。（図１（ｈ））次にＰＳＧ膜１８を生成し、さ
らにその上にＳｉＯＮ膜１９を形成しパッシベーション
膜とする。次に引き出し電極１７にパッドを形成するた
めに、パッシベーション膜のパターニングを行う。尚、
このパターニングには、ドライエッチングを用いた。（
図１（ｉ））次に、プラズマＳｉＯＮ膜生成工程及びパ
ッシベーションＳｉＯＮ膜，ＰＳＧ膜のエッチング工程
時に蓄積した電荷を除去するために、紫外線照射を行う
。その条件は、例えば紫外線源の強度１００Ｗ／ｃｍ２
以上で３０分の処理である。
を除去し、前記基板１の能動領域表面にゲート酸化膜７
を形成する。そして、このゲート酸化膜７のトンネル拡
散領域上の部分をエッチング除去し、この除去部分に薄
膜のトンネル酸化膜６を形成する。（図１（ｃ））更に
、上記トンネル酸化膜６を含むゲート酸化膜７の上にリ
ンドープポリシリコン膜８と、酸化シリコン膜９−窒化
シリコン膜１０−酸化シリコン膜１１（総称してＯ−Ｎ
−Ｏ膜９，１０，１１）から成る絶縁膜を形成し、パタ
ーニングを行うことによりフローティングゲートを形成
する。絶縁膜として、単一の酸化シリコン膜ではなく、
三層膜であるＯ−Ｎ−Ｏ膜９，１０，１１を形成するこ
とによって、単一の酸化シリコン膜に比べて有効膜厚が
大きくなり、Ｅ２ ＰＲＯＭの電荷保持特性が良くなる
からである。（図１（ｄ））続いて、このフローティン
グゲート電極８の側面を熱酸化し、酸化膜１２を形成す
る。（図１（ｅ））次いで、上記酸化膜１２及びＯ−Ｎ
−Ｏ膜９，１０，１１上にリンドープポリシリコンから
成るコントロールゲート電極１３を形成する。（図１（
ｆ））しかる後、全面の酸化膜７をエッチングし、新た
に熱酸化によって酸化膜１４を形成する。そして、その
酸化膜１４をマスクにして、セルフアラインによりＮ＋
ソースドレイン領域をイオン注入法によって形成する
。（図１（ｇ））その後ＢＰＳＧ膜１６を全面に形成し
フローした後、上記ソースドレイン領域及びゲートに、
外部引き出し電極用にコンタクトホールを形成する。そ
れから、Ａｌ−Ｓｉにより、外部引き出し電極１７を形
成する。（図１（ｈ））次にＰＳＧ膜１８を生成し、さ
らにその上にＳｉＯＮ膜１９を形成しパッシベーション
膜とする。次に引き出し電極１７にパッドを形成するた
めに、パッシベーション膜のパターニングを行う。尚、
このパターニングには、ドライエッチングを用いた。（
図１（ｉ））次に、プラズマＳｉＯＮ膜生成工程及びパ
ッシベーションＳｉＯＮ膜，ＰＳＧ膜のエッチング工程
時に蓄積した電荷を除去するために、紫外線照射を行う
。その条件は、例えば紫外線源の強度１００Ｗ／ｃｍ２
以上で３０分の処理である。
【００２５】その後、約４００℃、Ｎ２ 雰囲気にてア
ニーリングを行い、蓄積電荷の制御安定化を図り、±２
〜３Ｖあった電荷蓄積量のばらつきを±０．２〜０．３
Ｖに抑え完成となる。
ニーリングを行い、蓄積電荷の制御安定化を図り、±２
〜３Ｖあった電荷蓄積量のばらつきを±０．２〜０．３
Ｖに抑え完成となる。
【００２６】
【発明の効果】以上、詳細に説明したように本発明の製
造方法によれば、パッシベーションアニーリング前に紫
外線照射によってフローティングゲート中に蓄積した電
荷を除去したので、アニーリング工程中の、窒化シリコ
ン膜を含む絶縁膜、例えばＯ−Ｎ−Ｏ膜を構成する窒化
シリコン膜への電荷の誘起が発生しない。
造方法によれば、パッシベーションアニーリング前に紫
外線照射によってフローティングゲート中に蓄積した電
荷を除去したので、アニーリング工程中の、窒化シリコ
ン膜を含む絶縁膜、例えばＯ−Ｎ−Ｏ膜を構成する窒化
シリコン膜への電荷の誘起が発生しない。
【００２７】更に、フローティングゲート中の電荷を除
去したので、ウエハプロセス中にトンネル酸化膜にかか
り続ける電界を除くことができるために、良質なトンネ
ル酸化膜が得られる。
去したので、ウエハプロセス中にトンネル酸化膜にかか
り続ける電界を除くことができるために、良質なトンネ
ル酸化膜が得られる。
【００２８】その結果、従来の工程の間に簡易な工程を
加えるだけで、データ保持特性に優れた不揮発性メモリ
素子を製造することが可能となる。
加えるだけで、データ保持特性に優れた不揮発性メモリ
素子を製造することが可能となる。
【図１】本発明の実施例の工程断面図。
【図２】従来のＥ２ ＰＲＯＭの断面図。
【図３】パッシベーション工程及びアニール工程を行っ
たＥ２ ＰＲＯＭセルと、パッシベーション工程を行わ
ないＥ２ ＰＲＯＭセルのデータ保持特性の比較を示す
グラフ。
たＥ２ ＰＲＯＭセルと、パッシベーション工程を行わ
ないＥ２ ＰＲＯＭセルのデータ保持特性の比較を示す
グラフ。
【図４】パッシベーションアニール前のセル電荷（Ｖｔ
）と、高温放置後のセル電荷変動量（ΔＶｔ）の関係を
表わすグラフ。
）と、高温放置後のセル電荷変動量（ΔＶｔ）の関係を
表わすグラフ。
６ トンネル酸化膜
８ フローティングゲート電極
９ 酸化シリコン膜
１０ 窒化シリコン膜
１１ 酸化シリコン膜
１３ コントロールゲート電極
１６ ＢＰＳＧ膜
１８ ＰＳＧ膜
１９ パッシベーション膜
Claims (2)
- 【請求項１】 不揮発性メモリ素子の製造方法に於い
て、（ａ）トンネル酸化膜及びゲート酸化膜上にフロー
ティングゲートを形成する工程と、（ｂ）前記フローテ
ィングゲートとコントロールゲートの層間膜として窒化
シリコン膜を含む絶縁膜を形成する工程と、（ｃ）パッ
シベーション膜のパターニング後に紫外線照射を行う工
程と、（ｄ）前記紫外線照射工程終了後にパッシベーシ
ョンアニーリングを行う工程とを順に施すことを特徴と
する不揮発性メモリ素子の製造方法。 - 【請求項２】 請求項１記載の不揮発性メモリ素子の
製造方法の、前記フローティングゲートとコントロール
ゲートの層間膜として窒化シリコン膜を含む絶縁膜を形
成する工程に於ける層間膜として、酸化シリコン膜−窒
化シリコン膜−酸化シリコン膜から成る３層膜を形成す
ることを特徴とする不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011947A JP3016607B2 (ja) | 1991-02-01 | 1991-02-01 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011947A JP3016607B2 (ja) | 1991-02-01 | 1991-02-01 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04246865A true JPH04246865A (ja) | 1992-09-02 |
| JP3016607B2 JP3016607B2 (ja) | 2000-03-06 |
Family
ID=11791836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011947A Expired - Fee Related JP3016607B2 (ja) | 1991-02-01 | 1991-02-01 | 不揮発性メモリの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3016607B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315476A (ja) * | 1991-04-15 | 1992-11-06 | Nippondenso Co Ltd | 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 |
| EP0848422A1 (en) * | 1996-12-16 | 1998-06-17 | STMicroelectronics S.r.l. | Process for the manufacture of floating-gate non-volatile memories |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
-
1991
- 1991-02-01 JP JP3011947A patent/JP3016607B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315476A (ja) * | 1991-04-15 | 1992-11-06 | Nippondenso Co Ltd | 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 |
| EP0848422A1 (en) * | 1996-12-16 | 1998-06-17 | STMicroelectronics S.r.l. | Process for the manufacture of floating-gate non-volatile memories |
| US5888836A (en) * | 1996-12-16 | 1999-03-30 | Sgs-Thomson Microelectronics S.R.L. | Process for the repair of floating-gate non-volatile memories damaged by plasma treatment |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3016607B2 (ja) | 2000-03-06 |
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