KR100225053B1 - 반도체 장치 및 그 제조 방법(Semiconductor Device and Method of Manufacturing the Same) - Google Patents

반도체 장치 및 그 제조 방법(Semiconductor Device and Method of Manufacturing the Same) Download PDF

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Abstract

SOI 층(3)의 주연부를 덮도록 측벽 산화물 층(5)과 측벽 절연층(6b)이 형성된다. 이 SOI 층(3)의 주연부 부근에 채널 스토퍼 영역(4)이 형성된다. 이 채널 스토퍼 영역(4) 상에 돌출 절연층(6a)이 형성된다. 게이트 전극(8)은 SOI 층(3) 위의 영역으로부터 돌출 절연층(6a)과 측벽 절연층(6b)까지 뻗어 있다. 이렇게 하여, SOI 층(3)의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 억제할 수 있다.

Description

반도체 장치 및 그 제조 방법
이 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 반도체 장치의 소자 분리 구조 및 그 제조 방법에 관한 것이다.
종래에는, 소자간 분리를 제공하는 방법으로서 LOCOS(Local Oxidation of Silicon) 법이 널리 알려져 있다. 제47도와 제48도는 SOI(Semiconductor On Insulator) 구조를 갖는 반도체 장치에서 이 LOCOS 법이 채용된 경우의 프로세스 플로(process flow)를 도시하는 단면도이다.
우선, 제47도를 보면, SIMOX(Separation by Implanted Oxygen) 법 등을 이용하여, 실리콘 기판(1)의 주표면 상에 매립 산화물 층(buried oxide layer)(2)을 개재하고 반도체 층(3)(이하 단순히 SOI 층이라 함)이 형성된다. 이 SOI 층(3) 상에, 소정의 형상으로 패터닝(patterning)된 질화물 층(11)이 형성된다. 이 질화물 층(11)을 마스크로 사용하여, 붕소(B) 이온들이 SOI 층(3)에 주입된다. 그 결과, 채널 스토퍼 영역(channel stopper region)이 되는 불순물 주입 영역(4a)이 형성된다.
그 후, 제47도에 도시된 상태로 SOI 층(3)에 대해 LOCOS 처리가 수행된다. 이에 따라 제48도에 도시된 것처럼 SOI 층(3)에 선택적으로 분리 산화물 층(20)이 형성된다. 이때, 분리 산화물 층(20)의 형성 때문에, 상기 채널 스토퍼 영역을 형성하기 위한 대부분의 불순물(붕소)이 흡수된다. 따라서, 분리 산화막(20)이 형성된 후에 SOI 층(3)의 주연부(周緣部, edge portion) 부근에 다시 붕소(B) 이온이 주입되어야 하고, 그에 따라 SOl 층(3)의 주연부의 부근에 고농도의 불순물(붕소)을 포함하는 채널 스토퍼 영역(4)이 형성된다. 그 결과, SOI 층(3)의 주연부의 부근에서의 기생 MOS 트랜지스터의 임계 전압(Vth)이 저하되는 것을 효과적으로 억제할 수 있게된다.
그러나, 분리 산화물 층(20)이 형성된 후에 채널 스토퍼 영역(4)을 형성하기위한 붕소 이온의 주입이 수행되는 경우, 다음과 같은 문제점이 있었다.
제48도에 도시된 것처럼, 분리 산화물 층(20)의 형성 후에 채널 스토퍼 영역(4)을 형성하는 한 가지 방법은 질화물 층(11)을 남겨둔 상태에서 SOI 층(3)의 주연부의 부근에만 선택적으로 붕소 이온들을 주입하는 것이다. 이 방법에 의하면 셀프 얼라인 식(self-aligned manner)으로 채널 스토퍼 영역(4)이 형성될 수 있기 때문에, 상기한 붕소의 이온 주입을 위한 새로운 마스크 층을 형성할 필요가 없다. 그러나, 제48도에 도시된 것처럼, 비낌 이온 주입법(oblique ion implantation method)에 의해 붕소 이온들을 SOI 층(3)의 주연부의 부근에 주입할 필요가 있다. 따라서, 상기한 붕소는 MOS 트랜지스터가 형성된 영역까지 주입될 것이다. 그 결과, 유효 채널 폭(W)이 작아지는 문제점이 있었다.
상기한 문제를 해결할 수 있는 한 가지 방법은 제49도 내지 제50도에 도시된 메사 분리법(mesa isolation method)이다. 제49도는 종래의 메사 분리법이 채용된 반도체 장치를 도시하는 단면도이다. 제50도와 제51도는 제49도의 반도체 장치의 특징적인 제조공정을 도시하는 단면도이다.
우선, 제49도를 보면, SOI 층(3)의 주연부의 부근에 채널 스토퍼 영역(4)이 형성되어 있다. SOI 층(3)의 주연부 바로 밑에는 리세스 부(recess portion)(24)가 형성되어 있다. SOI 층(3)을 덮도록 게이트 절연층(7)이 형성되고, 이 게이트 절연층(7)을 덮도록 게이트 전극(8)이 형성되어 있다.
다음은 제50도와 제51도를 참조하여, 제49도에 도시된 반도체 장치를 제조하는 방법에 대해 설명하겠다. 우선, 제50도를 보면, 상기한 LOCOS 법의 예와 유사한 방법으로 SOI 층(3)에 채널 스토퍼 영역(4)을 형성하기 위한 붕소(B)의 이온 주입이 수행된다. 그 후, CVD(Chemical Vapor Deposition) 법을 이용하여 질화물 층(11)을 덮도록 질화물 층(도시되지 않음)이 부가적으로 형성된다. 그리고, 이 질화물 층에 이방성 에칭 처리를 수행함에 따라 제51도에 도시된 것과 같이 질화물 스페이서(nitride spacer)(12)가 형성된다. 그 후, 질화물 층(11)과 질화물 스페이서(12)를 마스크로 사용하여 SOI 층(3)이 패터닝되고, 계속하여 에칭 손상을 제거하기 위한 열산화 처리(thermal oxidation)가 수행된다. 그에 따라, 제51도에 도시된 것처럼, SOI 층(3)의 측벽에 측벽 산화물 층(5)이 형성된다.
그 후, 질화물 층(11), 질화물 스페이서(12) 그리고 산화물 층(9)이 에칭에 의해 제거된다. 그 결과, SOI 층(3)의 주연부 바로 밑에 리세스 부(24)가 형성된다.
그 후, SOI 층(3)의 표면 위에 게이트 절연층(7)이 형성되고, 이 게이트 절연층을 덮도록 게이트 전극(8)이 형성된다. 그리고, 이때 SOI 층(3) 내에 게이트 전극(8)을 사이에 끼도록 소스/드레인 영역들이 형성된다.
상기한 공정에 따라 제49도에 도시된 반도체 장치가 형성된다. 제49도에 도시 된 이 반도체 장치에서는, 채널 스토퍼 영역(4)을 형성하기 위한 붕소(B)가 LOCOS법이 채용된 경우와 같이 재차 주입되지 않는다. 따라서, LOCOS 법이 채용된 경우의 작은 유효 채널 폭(W)의 문제가 해결될 수 있다.
그러나, 제49도에 도시된 반도체 장치에서도, 다음과 같은 문제점이 있었다. 제 51도에 도시된 것처럼, 채널 스트퍼 영역(4)의 형성 후에 측벽 산화물 층(5)이 형성된다. 이때, 비록 상기한 LOCOS 법의 경우만큼은 아니지만, 이 측벽 산화물 층(5)의 형성 때문에 채널 스토퍼 영역(4)으로부터 불순물이 빠져나갈 것이다. 그에 따라, 채널 스토퍼 영역(4) 내의 불순물(붕소)의 농도가 저하되어, SOI 층(3)의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)이 저하되는 문제점이 생긴다. 또한, 제49도에 도시된 것처럼, SOI 층(3)의 주연부 바로 밑에 리세스 부(24)가 형성된다. 그런 리세스 부(24)가 형성됨에 따라 SOI 층(3)의 측벽 하부(26)에 전계 집중이 생기기 쉽다. 이는 또한 절연 파괴(insulation breakdown)의 가능성을 증가시켜 트랜지스터의 수율(yield)을 저하시킨다.
이 발명은 상기한 문제점들을 해결하려고 이루어진 것이다. 이 발명의 한가지 목적은 SOI 층의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하가 효과적으로 억제될 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
이 발명의 다른 목적은 게이트 절연층의 절연 파괴가 효과적으로 억제될 수 있는 반도체 장치를 제공하는 것이다.
이 발명에 따른 반도체 장치는 SOI(Semiconductor On Insulator) 구조를 갖는 것으로 가정한다. 이 발명에 따른 반도체 장치는 주표면(main surface)을 가진 반도체 기판, 메사 분리법에 의해 분리된 메사형 반도체 층(mesa type semiconductor layer), 채널 스토퍼 영역, 분리 절연층, 그리고 게이트 전극을 포함한다. 반도체 층은 반도체 기판의 주표면 상에 매립 절연층을 개재하고 형성되며, 내부에 소스/드레인 영역을 가진다. 채널 스토퍼 영역은 반도체 층의 주연부의 부근에 형성된다. 분리 절연층은 채널 스토퍼 영역 상에 그리고 반도체 층의 주연부 상에 형성되며, 반도체 층의 주연부에 근접함에 따라 반도체 층의 상면(上面, upper surface)으로부터 위쪽으로 분리되도록 경사진 상면을 채널 스토퍼 영역 상에 가진다. 게이트 전극은 반도체 층 위의 영역으로부터 분리 절연층까지 뻗어 있다.
상술한 바와 같이, 이 발명에 따른 반도체 장치에서, 분리 절연층은 채널 스토퍼 영역 상에 그리고 반도체 층의 주연부 상에 형성된다. 이 분리 절연층에 의해, 반도체 층의 주연부 바로 밑에 제49도에 도시된 리세스 부(24)가 형성되는 것을 효과적으로 방지할 수 있게 된다. 또한, 이 분리 절연층은 채널 스토퍼 영역 상에도 형성되며, 반도체 층의 주연부에 근접함에 따라 반도체 층의 상면으로부터 위쪽으로 분리되도록 경사진 상면을 가진다. 게이트 전극은 분리 절연층 상에 연장되어 있으므로, 반도체 층의 주연부로부터 게이트 전극을 멀어지게 할 수 있다. 그에 따라, 반도체 층의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 억제할 수 있다.
반도체 층 상에 위치하는 분리 절연층의 측단부(側端部)는, 바람직하게는, 반도체 층 내에 위치하는 채널 스토퍼 영역의 내측단부(內側端部)보다 반도체 층의 주연부에 가까이 위치한다. 따라서, 분리 절연층의 경사진 상면이 확실히 반도체 층의 주연부의 부근에 배치될 수 있게 된다. 그 결과, 보다 확실하게, 게이트 층을 반도체 층의 주연부로부터 멀어지게 할 수 있다.
또한, 상기 분리 절연층은 채널 스토퍼 영역 상에 형성된 돌출 절연층과 이 돌출 절연층 밑에 형성되어 반도체 층의 주연부를 덮는 측벽 절연층을 포함할 수도 있다.
또한, 상기 분리 절연층은 채널 스토퍼 영역 위의 영역으로부터 반도체 층에 근접하는 매립 절연층까지 연장되어 있으면서, 상기 경사진 상면에 인접하는 평탄한 상면을 가지는 것이 바람직하다. 또한, 반도체 층 위에는 게이트 절연층을 개재하고 제1 도전층이 형성되고, 이 제1 도전층 위에는 분리 절연층 위에 연장되도록 제2 도전층이 형성되는 것이 바람직하다. 이 제1 및 제2 도전층들은 게이트 전극을 형성한다. 상기 평탄한 상면은 상기 제1 도전층의 상면과 비교하여 반도체 층의 상면에 대해 더 높은 위치에 있는 것이 바람직하다. 이런 식으로, 제2 도전층을 효과적으로 반도체 층의 주연부로부터 멀어지게 할 수 있다. 그 결과, 반도체 층의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 효과적으로 억제하는 것이 가능해진다.
이 발명에 따른 반도체 장치 제조 방법에 있어서, 첫 번째 국면에서는, 반도체 기판의 주표면 상에 매립층을 개재하고 반도체 층을 형성함으로써 SOI 기판이 준비된다. 이 반도체 층 위에 절연층이 형성되고, 이 절연층 위에 제1 마스크 층이 선택적으로 형성된다. 제1 마스크 층의 측벽과 상면을 덮도록 절연층 위에 제1 마스크 층의 재료와 상이한 재료의 제2 마스크 층이 형성된다. 이 제2 마스크 층을 마스크로 사용하여 절연층과 반도체 층이 패터닝된다. 그리고, 제2 마스크 층을 마스크로 사용하여 패터닝된 반도체 층의 측벽이 산화된다. 제2 마스크 층을 제거한후에, 제1 마스크 층을 마스크로 사용하여 제2 마스크 층으로 덮였던 반도체 층의 주연부의 부근 영역에 불순물을 주입하여 채널 스토퍼 영역을 형성한다. 반도체 층의 위쪽에 게이트 전극을 형성한다. 반도체 층 내에 소스/드레인 영역을 형성한다.
상술한 바와 같이, 이 발명에 따른 반도체 제조 방법의 첫 번째 국면에서는, 제1 마스크 층의 측벽과 상면을 덮도록 형성된 제2 마스크 층을 마스크로 사용하여 반도체 층을 패터닝한 후, 이 제2 마스크 층을 마스크로 사용하여 반도체 층의 측벽을 산화시킨다. 이 제2 마스크 층을 제거한 후에, 제1 마스크 층을 마스크로 사용하여 채널 스토퍼 영역을 형성하기 위해 불순물을 제2 마스크 층으로 덮였던 반도체 층의 주연부의 부근 영역에 자기정합적(self-aligned manner)으로 주입한다. 따라서, 채널 스토퍼 영역을 형성하기 위한 불순물이 상기 반도체 층의 측벽에 수행되는 열처리에 의해 형성된 산화막으로 흡수되는 것이 효과적으로 억제될 수 있다. 그 결과, 채널 스토퍼 영역 내에 함유되는 불순물의 농도 저하가 효과적으로 억제될 수 있다. 따라서, 반도체 층의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하가 효과적으로 억제될 수 있다.
또한, 상기 채널 스토퍼 영역을 형성하는 공정은, 바람직하게는, 제1 마스크층을 관통하여 반도체 층에 이르는 에너지로 반도체 층 내에 불순물을 주입함으로써 채널 도핑을 수행하는 공정을 포함한다. 따라서, 채널 스토퍼 영역을 형성하기 위한 마스크를 이용하여 채널 도핑을 수행하는 것도 가능해진다. 그 결과, 채널 도핑을 위한 새로운 마스크 층을 형성할 필요가 없게 되어, 프로세스가 간단해질 수 있다.
또한, 상기 제1 마스크 층은 다결정 실리콘(polycrystalline)으로 형성되고 제2 마스크 층은 질화물(nitride)로 형성되는 것이 바람직하다. 또한, 게이트 전극을 형성하는 공정은 제1 마스크 층의 측벽과 반도체 층의 측벽 상에 측벽 절연층을 형성하는 공정과, 제1 마스크 층과 절연층을 순차적으로 에칭 제거함으로써 반도체 층의 표면을 선택적으로 노출시키는 공정과, 노출된 반도체 층의 표면 위에 게이트 절연층을 개재하고 게이트 전극을 형성하는 공정을 포함한다. 싱술한 바와 같이 제1 마스크 층의 측벽과 반도체 층의 측벽 상에 측벽 절연층을 형성함으로써, 반도체 층의 위쪽에 게이트 층을 형성했을 때 게이트 전극을 반도체 층의 주연부로부터 멀어지게 하는 것이 가능해지고, 또한, 반도체 층의 주연부를 보호하는 것도 가능해진다.
또한, 상기 게이트 전극을 형성하는 공정은, 바람직하게는, 제1 마스크 층과 채널 스토퍼 영역을 덮도록 매립 절연층(buried insulation layer) 상에 분리 절연층(isolating insulation layer)을 형성하는 공정과, 제1 마스크 층의 상면을 노출시키도록 분리 절연층의 일부를 제거하는 공정을 포함한다. 이때, 제1 마스크 층이 마련됨으로써 이 제1 마스크 층은 스토퍼로서 기능할 수 있다. 이런 식으로, 예를 들어, CMP(Chemical Mechanical Polishing) 처리에 의해 분리 절연층의 일부가 제거된 경우에는, CMP 처리에 의한 연마의 정밀도가 향상될 수 있다. 또한, 이런 식으로분리 절연층을 형성함으로써, 이 분리 절연층에 의해 반도체 층의 주연부를 보호하는 것도 가능해진다.
상기 게이트 전극을 형성하는 공정은, 바람직하게는, 상기 노출된 제1 마스크 층과 절연층을 제거함으로써 반도체 층의 표면을 선택적으로 노출시키는 공정과, 반도체 층의 노출된 표면 위에 게이트 절연층을 개재하고 게이트 전극을 형성하는 공정을 더 포함한다. 이런 식으로 제1 마스크 층과 절연층을 제거함으로써, 채널 스토퍼 영역 상에서 반도체 층의 주연부 쪽으로 감에 따라 위쪽으로 경사진 경사면을 갖는 분리 절연층을 형성하는 것이 가능하다. 따라서, 게이트 전극을 반도체 층의 주연부로부터 효과적으로 멀어지게 하는 것이 가능하다.
또한, 상기 제1 마스크 층은 다결정 실리콘(polycrystalline silicon)으로 형성되는 것이 바람직하며, 게이트 전극을 형성하는 공정은 분리 절연층 위에 연장되도록 제1 마스크 층 상에 다결정 실리콘 층을 형성하는 공정과, 이 다결정 실리콘 층과 제1 마스크 층을 패터닝함으로써 게이트 전극을 형성하는 공정을 더 포함하는 것이 바람직하다. 이렇게 다결정 실리콘으로부터 제1 마스크 층을 형성함으로써, 이 제1 마스크 층은 게이트 전극의 일부로서 사용될 수 있다. 이 경우, 제1 마스크 층 위에 새로운 다결정 실리콘 층을 형성하는 것이 유일하게 필요한 공정이며, 따라서 제1 마스크 층이 제거되어야 하는 경우에 비하여 제조 공정이 간단해질 수 있다.
또한, 상기 제1 마스크 층은 제1 및 제2 다결정 실리콘 층들을 포함할 수 있으며, 상기 절연층은 제1 및 제2 절연층들을 포함할 수 있다. 이 경우, 제1 마스크 층을 형성하는 공정은 반도체 층 위에 제1 절연층을 개재하고 제1 다결정 실리콘 층을 형성하는 공정과, 이 제1 다결정 실리콘 층 위에 제2 절연층을 개재하고 제2 다결정 실리콘 층을 형성하는 공정을 포함한다. 제2 마스크 층은 제1 및 제2 다결정 실리콘 층들을 덮도록 형성된다. 게이트 전극을 형성하는 공정은, 바람직하게는, 분리 절연층의 일부를 제거하는 처리에 의해 상기 제2 다결정 실리콘 층의 표면을 노출시키는 공정과, 이 제2 다결정 실리콘 층과 제2 절연층을 제거하는 공정과, 분리 절연층 위에 뻗어 있도록 제1 다결정 실리콘 층 상에 제3 다결정 실리콘 층을 형성하는 공정과, 제3 다결정 실리콘 층과 제1 다결정 실리콘 층을 패터닝함으로써 게이트 전극을 형성하는 공정을 포함한다. 이렇게 제1 및 제2 다결정 실리콘 층들을 형성함으로써, 분리 절연층의 일부를 제거하는 처리 후의 분리 절연층의 상면의 높이를 제1 다결정 실리콘 층의 상면의 높이보다 높게 할 수 있다. 그에 따라, 반도체 층의 주연부로부터 게이트 전극을 멀어지게 하는 것이 가능하다.
상기 제1 마스크 층을 형성하는 공정은, 바람직하게는, 상기 제2 다결정 실리콘 층 위에 질화물 층을 형성하는 공정과, 이 질화물 층을 마스크로 사용하여 제1 및 제2 다결정 실리콘 층들을 산화시킴으로써 제1 및 제2 측벽 산화물 층들을 형성하는 공정을 포함한다. 제2 마스크 층을 형성하는 공정은 제1 및 제2 측벽 산화물 층들을 덮도록 제2 마스크 층을 형성하는 공정을 포함한다. 이렇게 제1 및 제2 다결정 실리콘 층들의 주연부를 산화시킴으로써, 제1 및 제2 다결정 실리콘 층들을 패터닝했을 때 에칭 손상(etching damage)을 제거하는 것이 가능해진다.
이 발명에 따른 반도체 장치 제조 방법에 의하면, 두 번째 국면에서는, 우선, 반도체 기판의 주표면 위에 절연층이 형성되고, 이 절연층 위에 선택적으로 제1 마스크 층이 형성된다. 이 제1 마스크 층의 상면과 측벽을 덮도록 제1 마스크 층의 재료와 상이한 재료의 제2 마스크 층이 절연층 위에 선택적으로 형성된다. 이 제2 마스크 층을 마스크로 사용하여, 절연층과 반도체 기판의 주표면을 에칭하여 소자 분리를 위한 트렌치(trench)를 형성한다. 제2 마스크 층을 마스크로 사용하여 트렌치의 내표면을 산화시킨다. 제2 마스크 층을 제거한 후에, 제1 마스크 층을 마스크로 사용하여 트렌치의 내표면과 제2 마스크 층에 의해 덮였던 반도체 기판의 주표면에 불순물을 주입함으로써 채널 스토퍼 영역을 형성한다. 제1 마스크 층과 트렌치를 덮도록 반도체 기판의 주표면 상에 절연층을 형성한다. 절연층의 일부를 제거하여 제1 마스크 층의 상면을 노출시킨다. 그리고, 반도체 기판의 주표면 위쪽에 게이트 전극을 형성한다. 반도체 기판의 주표면 내에 상기 게이트 전극을 사이에 끼도록 소스/드레인 영역들을 형성한다.
상술한 바와 같이, 제2 마스크 층을 마스크로 사용하여 트렌치를 형성한 후에, 제2 마스크 층을 제거하고, 제1 마스크 층을 마스크로 사용하여 트렌치의 내표면과 제2 마스크 층에 의해 덮였던 반도체 기판의 주표면에 불순물을 주입함으로써 채널 스토퍼 영역을 형성한다. 이런 식으로, 제1 마스크 층의 측단부(側端部, side end portion)와 트렌치의 상단 코너 부(upper end corner portion)간의 반도체 기판의 주표면 내에도 채널 스토퍼 영역을 형성하는 것이 가능해진다. 이 국면에서도 트렌치의 내표면의 산화 후에 채널 스토퍼 영역 형성을 위한 불순물의 주입이 수행 되기 때문에, 상술한 첫 번째 국면에서처럼 채널 스토퍼 영역에서의 불순물 농도의 저하기 억제될 수 있다. 그에 따라, 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 억제하는 것이 가능해진다.
이 발명에 따른 반도체 장치 제조 방법에 의하면, 세 번째 국면에서는, 우선, 반도체 기판의 주표면 상에 매립 절연층을 개재하고 반도체 층을 형성함으로써 SOI(Semiconductor On Insulator) 기판이 준비된다. 이 반도체 층 위에 절연층이 형성되고, 이 절연층 위에 선택적으로 제1 마스크 층이 형성된다. 이 제1 마스크 층의 상면과 측벽을 덮도록 제1 마스크 층의 재료와 상이한 재료의 제2 마스크 층이 절연층 상에 선택적으로 형성된다. 이 제2 마스크 층을 마스크로 사용하여, 반도체 층을 선택적으로 산화시켜 분리 산화막을 형성한다. 제2 마스크 층을 제거한후에, 제1 마스크 층을 마스크로 사용하여 제2 마스크 층에 의해 덮였던 반도체 층의 주연부의 부근에 불순물을 주입함으로써 채널 스토퍼 영역을 형성한다. 반도체층의 위쪽에 게이트 전극을 형성한다. 반도체 층 내에 이 게이트 전극을 사이에 끼도록 소스/드레인 영역들이 형성된다.
상술한 바와 같이, 이 국면에서는, 제2 마스크 층을 마스크로 사용하여 분리 산화막을 형성하고, 제2 마스크 층을 제거한 다음, 제1 마스크 층을 마스크로 사용하여 제2 마스크 층에 의해 덮였던 반도체 층의 주연부의 부근에 불순물을 주입함으로써 채널 스토퍼 영역을 형성한다. 이런 식으로, 자기정합적으로 확실히 채널 스토퍼 영역을 반도체 층의 주연부의 부근에 형성할 수 있고, 거기에 더하여, 분리 산화막의 형성으로 인하여 채널 스토퍼 영역으로부터 불순물이 흡수되는 것을 효과적으로 저지할 수 있게 된다. 따라서, 고농도의 불순물을 포함하는 채널 스트퍼 영역을 확실하게 반도체 층의 주연부에 형성할 수 있게 된다. 그 결과, 반도체 층의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 효과적으로 억제할 수 있게 된다.
상기 분리 산화막을 형성하는 공정은 제2 마스크 층을 마스크로 사용하여 반도체 층을 선택적으로 산화시킴으로써 반도체 층 내에 저면(底面, bottom surface)을 갖는 산화물 층을 형성하는 공정과, 이 산화물 층을 제거한 후에 반도체 층과 제2 마스크 층을 덮도록 질화물 층을 형성하는 공정과, 이 질화물 층에 대해 이방성 에칭(anisotropical etching) 처리를 수행함으로써 제2 마스크 층 밑에 질화물 층이 남도록 하는 공정과, 제2 마스크 층과 질화물 층을 마스크로 사용하여 반도체 층을 선택적으로 산화시킴으로써 분리 산화막을 형성하는 공정을 포함할 수 있다. 상기와 같은 처리를 통하여 분리 산화막을 형성함으로써, 반도체 층의 측면의 경사를 급격하게 할 수 있다. 그에 따라, 반도체 층의 주연부에서의 막 두께가 부분적으로 얇아지는 것을 효과적으로 억제할 수 있다. 따라서, 반도체 층의 주연부에 낮은 임계 전압(Vth)을 갖는 기생 MOS 트랜지스터가 형성되는 것을 효과적으로 억제할 수 있다.
상기 제1 마스크 층은 다결정 실리콘으로 형성되는 것이 바람직하다. 게이트 전극을 형성하는 공정은, 바람직하게는, 제1 마스크 층 상에 그리고 분리 산화막상에 다결정 실리콘 층을 형성하는 공정과, 이 다결정 실리콘 층과 제1 마스크 층을 패터닝함으로써 게이트 전극을 형성하는 공정을 포함한다. 그 결과, 제1 마스크 층이 제거되는 경우에 비하여 제조 공정이 간단해질 수 있다.
이 발명에 따른 반도체 장치 제조 방법에 의하면, 네 번째 국면에서는, 반도체 기판의 주표면 상에 매립 절연층을 개재하고 반도체 층을 형성함으로써 SOI(Semiconductor On Insulator) 기판이 준비된다. 이 반도체 층 상에 절연층을개재하고 제1 마스크 층이 형성된다. 이 제1 마스크 층 상에, 제1 마스크 층의 재료와 다른 재료의 제2 마스크 층이 형성된다. 제2 마스크 층을 패터닝한 후에, 이 제2 마스크 층을 마스크로 사용하여 반도체 층 내에 채널 스토퍼 영역을 형성하기위한 불순물을 주입한다. 제2 마스크 층의 측벽 상에 제2 마스크 층의 재료와 같은재료의 제3 마스크 층을 형성한다. 그 후, 이 제2 및 제3 마스크 층들을 마스크로 사용하여, 제1 마스크 층과 절연층과 반도체 층을 순차적으로 패터닝한다. 제2 및 제3 마스크 층들을 제거한 후에, 반도체 층의 측벽 상에 측벽 절연층을 형성한다. 제1 마스크 층과 절연층을 에칭 제거함으로써, 반도체 층의 표면을 노출시킨다. 반도체 층의 표면 상에 게이트 절연층을 개재하고 게이트 전극을 형성한다. 반도체 층 내에 게이트 전극을 사이에 끼도록 소스/드레인 영역들을 형성한다.
상술한 바와 같이, 이 국면에서는, 제2 마스크 층을 마스크로 사용하여 반도체 층 내에 채널 스토퍼 영역을 형성하기 위한 불순물을 주입한 후에, 제2 마스크 층의 측벽 상에 형성된 제3 마스크 층과 아울러 제2 마스크 층을 이용하여 반도체 층을 패터닝한다. 그에 따라, 반도체 층의 주연부의 부근에 채널 스트퍼 영역을 자기정합적으로 형성하는 것이 가능해진다. 제2 및 제3 마스크 층들을 제거한 후에, 반도체 층의 측벽 상에 측벽 절연층을 형성한다. 이 측벽 절연층의 형성 후에, 제1 마스크 층과 절연층을 에칭 제거한다. 이때, 측벽 절연층의 형성에 따라, 제1 마스크 층과 절연층의 에칭시 반도체 층의 주연부 바로 밑에 리세스 부가 형성되는 것이 효과적으로 저지된다. 따라서, 반도체 층의 측벽 하부에서의 게이트 절연층의 절연 파괴를 효과적으로 억제하는 것이 가능해진다.
상기 절연층은 바람직하게는 CVD(Chemical Vapor Deposition) 산화물 층이고, 매립 절연층은 바람직하게는 열산화에 의해 형성된 산화물 층이고, 측벽 절연층은 바람직하게는 TEOS(Tetra Ethyl Ortho Silicate)를 사용한 CVD(Chemical Vapor Deposition) 산화물 층이다. 상술한 바와 같이, 절연층으로서 CVD 산화물 층을 제공함으로써, 열산화에 의해 형성된 산화물 층이 이용되는 경우에 비하여 액상(液相) 에칭(wet etching) 시간을 단축하는 것이 가능해진다. 그에 따라, 절연층의 에칭에 의한 매립 절연층의 에칭 량을 작게 할 수 있다. 또한, 측벽 절연층으로서 TEOS를 사용한 CVD 산화물 층을 제공함으로써, 측벽 절연층의 에칭 레이트(etching rate)를 매립 절연층의 에칭 레이트보다 크게 할 수 있다. 그에 따라, 측벽 절연층 밑으로 들어가도록 리세스 부가 형성되는 것을 효과적으로 저지하는 것이 가능해진다. 그 결과, 측벽 절연층 밑으로 리세스 부가 들어가도록 형성되는 경우에 비하여 게이트 전극의 패터닝이 용이해질 것이다.
첨부 도면들을 참조하여 이하 이 발명의 상세한 설명을 보면, 이 발명의 전술한 목적 및 기타 목적들, 특징들, 국면들 그리고 이점들을 보다 명확히 알 수 있을 것이다.
제1도는 이 발명의 실시예 1에 따른 반도체 장치를 도시하는 단면도이다.
제2도는 제1도에 도시된 반도체 장치의 평면도이다.
제3제∼ 제7도는 실시예 1에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제5 공정을 도시하는 단면도들이다.
제8도는 이 발명의 실시예 2에 따른 반도체 장치를 도시하는 단면도이다.
제9도∼ 제11도는 실시예 2에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제3 공정을 도시하는 단면도들이다.
제12도는 실시예 1 및 실시예 2에서 채널 도핑이 수행되는 모양을 도시하는 단면도이다.
제13도는 실시예 2의 변형 예에 따른 반도체 장치를 도시하는 단면도이다.
제14도는 이 발명의 실시예 3에 따른 반도체 장치를 도시하는 단면도이다.
제15도 ∼ 제19도는 실시예 3에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제5 공정을 도시하는 단면도들이다.
제20도는 이 발명의 실시예 4에 따른 반도체 장치를 도시하는 단면도이다.
제21도 ∼ 제24도는 실시예 4에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제4 공정을 도시하는 단면도들이다.
제25도는 실시예 4의 변형 예에 따른 반도체 장치를 도시하는 단면도이다.
제26도는 제25도의 반도체 장치의 특징적인 제조 공정을 도시하는 단면도이다.
제27도는 이 발명의 실시예 5에 따른 반도체 장치를 도시하는 단면도이다.
제28도 ∼ 제31도는 실시예 5에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제4 공정을 도시하는 단면도들이다.
제32도는 이 발명의 실시예 6에 따른 반도체 장치를 도시하는 단면도이다.
제33도 ∼ 제38도는 실시예 6에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제6 공정을 도시하는 단면도들이다.
제39도는 실시예 6에서 채널 도핑이 수행되는 모양을 도시하는 단면도이다.
제40도는 실시예 6의 변형 예에 따른 반도체 장치를 도시하는 단면도이다.
제41도는 이 발명의 실시예 7에 따른 반도체 장치를 도시하는 단면도이다.
제42도 ∼ 제45도는 실시예 7에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제4 공정을 도시하는 단면도들이다.
제46도는 제45도의 제조 공정의 변형 예를 도시하는 단면도이다.
제47도와 제48도는 LOCOS 법을 이용한 종래의 반도체 장치의 제조 공정의 제1 공정과 제2 공정을 도시하는 단면도들이다.
제49도는 종래의 메사 분리법(mesa isolation method)을 이용한 반도체 장치를 도시하는 단면도이다.
제50도와 제51도는 제49도에 도시된 반도체 장치의 제조 공정의 제1 공정과 제2 공정을 도시하는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 매립 산화물 층
3 : SOI 층(반도체 층) 3a : 측벽
4 : 채널 스토퍼 영역 4a : 불순물 주입 영역
5 : 측벽 산화물 층 6a : 돌출 절연층
6b, 27 : 측벽 절연층 7 : 게이트 절연층
8 : 게이트 전극
9, 9a, 9b, 14, 16, 20, 20a, 20a', 21 : 산화물 층
10, 23 : 다결정 실리콘 층 10a : 제1 다결정 실리콘 층
10b : 제2 다결정 실리콘 층 10c : 제3 다결정 실리콘 층
11, 22 : 질화물 층
12, 12a, 12b, 22a : 질화물 스페이서(nitride spacer)
13a, 13b : 절연층 14a : 경사진 상면
14b : 평탄한 상면 15 : 트렌치(tench)
17 : 트렌치 측벽 상단 코너 부 18 : 제1 측벽 산화물 층
19 : 제2 측벽 산화물 층 24, 24a : 리세스 부(recess portion)
25 : CVD 산화물 스페이서
이하, 제1도 ∼ 제46도를 참조하여 이 발명의 실시예둘을 설명하겠다.
[실시예 1]
우선, 제1도 ∼ 제7도를 참조하여, 이 발명의 실시예 1에 대해 설명한다. 제1도는 이 발명의 실시예 1에 따른 반도체 장치를 도시하는 단면도이다. 제2도는 제1도에 도시된 반도체 장치의 평면도이고, Ⅰ-Ⅰ선을 따라 취해지는 단면도는 제1의 단면도에 대응한다.
제1도를 보면, 실리콘 기판(1)의 주표면 상에 매립 산화물 층(2)을 개재하고 SOI 층(3)이 형성되어 있다. SOI 층(3)의 주연부 부근에, 채널 스토퍼 영역(4)이 형성되어 있다. 이 채널 스토퍼 영역(4)을 덮도록 SOI 층(3)의 측벽 상에 측벽 산화물 층(5)이 형성되어 있다. 또한, 채널 스토퍼 영역(4) 위에 실리콘 질화물 또는 실리콘 산화물 등으로 된 돌출 절연층(6a)이 형성되어 있다. 측벽 산화물 층(5)의 측벽을 덮도록 실리콘 질화물 또는 실리콘 산화물과 같은 절연체로 된 측벽 질화물층(6b)이 형성되어 있다. SOI 층(3) 위에는 게이트 절연층(7)이 형성되어 있다. 이 게이트 절연층(7), 돌출 절연층(6a), 측벽 절연층(6b)을 덮도록 게이트 전극(8)이 형성되어 있다.
다음 제2도를 보면, 채널 스토퍼 영역(4)을 둘러싸도록 측벽 절연층(6b)이 형성되어 있다. 또한, 프레임 형상의 돌출 절연층(6a)이 채널 스트퍼 영역(4) 위에 형성되어 있다. 예를 들어 게이트 전극(8)의 측벽 상에 측벽 절연층(27)이 형성되는 경우에는, 이 돌출 절연층(6a)의 평면폭은 2차원적으로 보면 측벽 절연층(27) 또는 게이트 전극(8) 밑에 위치하는 부분과 그 외의 부분들에서 상이할 것이다. 그러나, 어느 부분에서든, SOI 층(3) 상의 돌출 절연층(6a)의 측단부는 채널 스토퍼 영역(4)의 내측단부(內側端部, inner side end portion) 바로 위에 위치하거나 또는 이 내측 단부보다 SOI 층(3)의 주연부 쪽에 가깝게 위치하는 것이 바람직하다. 그에 따라, 효과적으로 게이트 전극(8)을 SOI 층(3)의 주연부로부터 위쪽으로 멀어지게 하는 것이 가능해진다. 그에 따라, SOI 층(3)의 주연부 부근에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 효과적으로 억제할 수 있다.
또한, 상술한 바와 같이, SOI 층(3)의 측벽을 덮도록 측벽 산화물 층(5)과 측벽 절연층(6b)을 형성하는 것에 의해 SOI 층(3)의 주연부를 보호하는 것이 가능해진다. 특히, SOI 층(3)의 측벽 하부를 상기 측벽 산화물 층(5)과 측벽 절연층(6b)으로 덮음으로써, 종래의 예에서와 같이 SOI 층(3)의 바로 밑에 리세스 부(24)가 형성되는 것을 효과적으로 저지할 수 있다. 따라서, SOI 층(3)의 주연부에서의 게이트 절연층의 절연 파괴를 효과적으로 억제하는 것도 가능해진다.
다음은, 제3도 ∼ 제7도를 참조하여, 제1도와 제2도에 도시된 반도체 장치의 제조 방법에 대하여 설명하겠다. 제3도 ∼ 제7도는 제1도에 도시된 반도체 장치의 제조 공정의 제1 공정 ∼ 제5 공정을 도시하는 단면도들이다. 비록 다음에 서술되는 각 실시에의 설명에서는 nMOS 트랜지스터의 형성에 대해 언급하고 있지만, 이 발명의 사상은 pMOS 트랜지스터에도 적용할 수 있다.
우선, 제3도를 참조하여, 종래의 예에서와 같은 방법으로 실리콘 기판(1)의 주표면 상에 매립 산화막(2)을 개재하고 SOI 층(3)을 형성한다. 이 SOI 층(3) 위에, 약 10 ∼ 30 ㎚의 두께를 갖는 산화물 층(9)을 형성한다. 이 산화물 층(9) 위에 약 100 ∼ 250 ㎚의 두께를 갖는 다결정 실리콘 층(10)과 약 100 ∼ 250 ㎚의 두께를 갖는 질화물 층(11)을 순차적으로 퇴적한다. 그리고, 질화물 층(11) 위에 소정의 형상을 가진 포토레지스트 패턴(photoresist pattern)(도시되지 않음)을 형성한다. 이 포토레지스트 패턴을 마스크로 사용하여, 질화물 층(11)과 다결정 실리콘 층(9)을 순차적으로 패터닝한다. 그 후, 포토레지스트 패턴을 제거한다. 이 포트레지스트 패턴을 마스크로 사용하여 질화물 층(11)을 패터닝한 후 포토레지스트 패턴을 제거하고, 질화물 층(11)을 마스크로 사용하여 다결정 실리콘 층(10)을 패터닝할 수도 있다. 그리고, 질화물 층(11)과 다결정 실리콘 층(10)을 덮도록 산화물 층(9) 위에 약 50 ∼ 100 ㎚의 두께를 갖는 질화물 층을 형성한다. 이 질화물 층에 대해 이방성 에칭 처리를 수행한다. 그에 따라, 질화물 스페이서(12)(nitride spacer)가 형성된다.
다음, 제4도를 보면, 질화물 층(11)과 질화물 스페이서(12)를 마스크로 사용하여, 산화물 층(9)과 SOI 층(3)을 순차적으로 패터닝한다. 그 후, 이 패터닝시 생긴 에칭 손상을 제거하기 위하여 SOI 층(3)의 측벽을 열산화(thermal oxidation)시킨다. 그에 따라, SOI 층(3)의 주연부에 측벽 산화물 층(5)이 형성된다.
그 후, 열인산(hot phosphoric acid) 등으로 에칭함으로써, 질화물 층(11)과 질화물 스페이서(12)를 제거한다. 그에 따라, SO1 층(9)의 주연부 부근의 영역 상에 위치하는 산화물 층(9)이 선택적으로 노출된다. 이 상태에서, 제5도에 도시된 것과 같이, 다결정 실리콘 층(10)을 마스크로 사용하여 SOI 층(3)의 주연부 부근에 채널 스토퍼 영역(4)을 형성하기 위한 불순물을 주입한다. 여기서는, SOI 층(3)의 주연부 부근에 붕소(B)가 주입된다. CMOS(Complementary Metal ○xide Semiconductor)를 형성하는 경우에는, 상기 nMOS 트랜지스터에 붕소를 주입할 때 pMOS 트랜지스터가 형성되는 영역을 예를 들면 포토레지스트로 덮을 필요가 있다.
상술한 바와 같이, 측벽 산화물 층(5)의 형성 후에 채널 스토퍼 영역(4)를 형성하기 위한 불순물(붕소)을 SOI 층(3) 내에 주입하기 때문에, 측벽 산화물 층(5)의 형성에 의해 채널 스토퍼 영역 내에 도입된 불순물이 빠져나가는 것을 효과적으로 억제할 수 있다. 그에 따라, 채널 스토퍼 영역(4) 내의 불순물 농도의 저하를 효과적으로 억제하는 것이 가능해진다. 또한, 제5도에 도시된 것과 같이 질화물 스페이서(12)에 의해 덮였던 SOI 층(3)의 주연부 부근에 자기정합적으로 불순물(붕소)을 주입할 수 있기 때문에, 확실히 채널 스토퍼 영역(4)을 형성할 수 있다. 즉, 거의 확실히, 고농도의 불순물을 포함하는 채널 스트퍼 영역(4)을 SOI 층(3)의 주연부 부근에 형성할 수 있다. 그에 따라, SOI 층(3)의 주연부 부근에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 효과적으로 억제할 수 있다.
다음, 제6도를 참조하여, 다결정 실리콘 층(10)과 S○I 층(3)을 덮도록 매립 산화물 층(2) 상에 CVD(Chemical Vapor Deposition) 법을 이용하여 산화물 또는 질화물 등으로 된 절연층(도시되지 않음)을 형성한다. 그리고, 이 절연층에 이방성 에칭 처리를 시행한다. 그에 따라, 돌출 절연층(6a)과 측벽 절연층(6b)이 형성된다. 이때, SOI 층(3) 위에 다결정 실리콘 층(10)이 형성되어 있기 때문에, 이 이방성 에칭에 의해 SOI 층(3)의 표면에 손상이 거의 남지 않는다.
그 후, 제7도를 참조하여, 예를 들면 이방성 에칭에 의해 다결정 실리콘 층(10)과 산화물 층(9)을 제거한다. 이때, SOI 층(3)의 주연부는 측벽 산화물 층(5)과 측벽 절연층(6b)에 의해 보호되고 있기 때문에, SOI 층(3)의 바로 밑에 리세스 부가 형성되는 것을 효과적으로 저지할 수 있다. 그에 따라, SOI 층(3)의 주연부 부근에서의 게이트 절연층의 절연 파괴를 효과적으로 저지하는 것이 가능해진다.
상술한 바와 같이, SOI 층의 표면을 노출시킨 후에, 예를 들어 열산화법 또는 CVD 법 등을 이용하여 SOI 층(3)의 표면 상에 약 6 ∼ 12 ㎚의 두께를 갖는 게이트 절연층(7)을 형성하고, 이 게이트 절연층(7) 위에 게이트 전극(8)을 형성한다. 이상의 공정을 수행함으로써, 제1도에 도시된 반도체 장치가 형성된다.
게이트 절연층(7)을 CVD 법에 의해 형성한 경우에는, 게이트 절연층(7)의 형성시 채널 스토퍼 영역으로부터 불순물이 빠져나가는 것을 억제할 수 있다. 제12도에 도시된 것처럼, 채널 스토퍼 영역(4)을 형성하기 위해 붕소를 주입할 때 채용된것과 동일한 마스크를 사용하여 채널 스토퍼 영역(4)을 형성한 후에 채널 도핑을 수행하는 것도가능하다. 이 경우, 다결정 실리콘 층(10)을 관통하기에 층분한 에너지에 의해 붕소를 SOI 층(3) 내로 주입할 필요가 있다. 이렇게 채널 수토퍼 영역(4)의 형성에 사용된 것과 동일한 마스크를 사용하여 채널 도핑을 수행함으로써, 제조공정을 간단히 할 수 있다. 상기 채널 도핑을 채널 스토퍼 영역(4)의 형성 전에 수행할 수도 있다. 또한, CMOS를 형성하는 경우에는, pMOS 형성 영역을 상기 포토레지스트로 여전히 덮은 채 이 채널 도핑을 수행할 수 있다. 채널 스토퍼 영역(4)을 형성하는 경우와 유사하게, 이러한 채널 도핑의 사상은 pMOS 트랜지스터에 뿐만 아니라 후술하는 각 실시예들에도 적용될 수 있다.
[실시예 2]
이하, 제8도 ∼ 제11도을 참조하여, 이 발명에 따른 실시예 2에 대해 설명하겠다. 제8도는 이 발명의 실시예 2에 따른 반도체 장치를 도시하는 단면도이다.
제8도를 보면, 산화물 층(14)이 채널 스토퍼 영역(4) 위의 영역으로부터 매립산화물층(2) 위의 영역으로 연장되도록 형성되어 있다. 이 산화물 층(14)은 채널스토퍼 영역(4) 바로 위에 경사진 상면(14a)을 가질 뿐만 아니라 매립 산화물 층(2) 위쪽에 평탄한 상면(14b)을 가지고 있다. 게이트 전극(8)이 SOI 층(3) 위에서 산화물 층(14) 위로 연장되어 있다. 이런 산화물 층(14)을 제공함으로써, SOI 층의 주연부를 보호할 수 있고, 동시에 게이트 전극(8)을 SOI 층의 주연부로부터 멀어지게 할수 있다. 그 결과, SOI 층(3)의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 억제할 수 있고, 동시에 SOI 층(3)의 주연부 부근에서의 게이트 절연층의 절연 파괴를 효과적으로 억제할 수 있다.
다음은, 제9도 ∼ 제11도를 참조하여, 제8도에 도시된 반도체 장치를 제조하는 방법에 대해 설명하겠다. 제9도 ∼ 제11도는 제8도에 도시된 반도체 장치의 제조 공정의 제1 공정 ∼ 제3 공정을 도시하는 단면도들이다.
우선, 제9도를 참조하여, 상기 실시예 1의 공정과 유사한 공정을 채널 스토퍼 영역(4)이 형성될 때까지 수행한다. 그리고, CVD 법을 이용하여, 다결정 실리콘층(10)과 SOl 층(3)을 덮도록 약 1㎛의 두께를 갖는 산화물 층(14)을 형성한다.
그리고, 산화물 층(14)의 상면에 CMP(Chemical Mechanical Polishing) 처리를 시행한다. 그 결과, 제10도에 도시된 것처럼, 산화물 층(14)의 상면을 평탄하게함과 동시에 다결정 실리콘 층(10)의 상면을 노출시킨다. 이때, 다결정 실리콘 층(10)이 CMP 처리를 위한 스토퍼로서 기능하므로, CMP 처리에 의한 연마 정밀도가 향상된다. CMP 처리 대신에, 에치 백(etch back) 방법이 사용될 수 있으며, 이는 이하의 실시예들에도 적용된다.
다음, 제11도을 참조하여, 예를 들면 등방성 에칭(isotropic etching)에 의해 다결정 실리콘 층(10)을 제거하고, 그런 다음 액상 에칭에 의해 산화물 층(9)을 선택적으로 제거한다. 그에 따라, SOI 층(3)의 표면이 선택적으로 노출된다. 그 후, 상기 실시예 1의 방법과 유사한 방법으로 게이트 절연층(7)과 게이트 전극(8)을 형성한다.
상기 공정을 수행함으로써, 제8도에 도시된 반도체 장치가 형성된다.
다음은, 제13도를 참조하여, 상기 실시예 2의 변형 예에 대해 설명하겠다. 제13도는 실시예 2의 변형 예에 따른 반도체 장치를 도시하는 단면도이다.
제13도를 보면, 이 변형 예에서는, 마스크 층으로 사용된 다결정 실리콘 층(10)이 게이트 전극(8)의 일부로 사용되고 있다. 따라서, 다결정 실리콘 층(10)과 산화물 층(9)을 에칭하는 공정을 생략할 수 있으며, 상기 실시예 2의 공정에 비하여 제조 공정이 간단해질 수 있다.
[실시예 3]
다음은, 제14도 ∼ 제19도를 참조하여, 이 발명의 실시예 3을 설명하겠다. 제14도는 이 발명의 실시예 3에 따른 반도체 장치를 도시하는 단면도이다.
이 실시예 3은 상기 실시예2의 사상을 실리콘 기판의 주표면 상에 직접 형성되는 디바이스에 적용함으로써 구현된다. 이 실시예 2의 사상은 후술할 실시예 4에 비슷하게 적용될 수 있다.
제14도를 보면, 실리콘 기판(1)의 주표면에 서로 간격을 두고 한 쌍의 트렌치(15)가 형성되어 있다. 트렌치(15)의 내표면 상에 산화물 층(16)이 형성되어 있다.
채널 스토퍼 영역(4)이 트렌치(15)의 내표면을 따라 연장되어 트렌치(15)의 측벽의 상단 코너 부(17)에까지 이른다. 채널 스토퍼 영역들(4)의 사이에 낀 실리콘 기판(1)의 주표면 상에 게이트 절연층(7)이 형성되고, 이 게이트 절연층(7) 상에 게이트전극(8)이 형성되어 있다. 게이트 전극(8)은 산화물 층(14) 위의 영역까지 연장되어있고, 산화물 층(14)은 채널 스토퍼 영역(4) 위쪽에 경사진 상면(14a)을 갖고 또한 트렌치(15) 위쪽에 평탄한 상면(14b)을 갖고 있다.
다음은, 제15도 ∼ 제19도를 참조하여, 상기 구조를 갖는 반도체 장치를 제조하는 방법에 대해 설명하겠다. 제15도 ∼ 제19도는 제14도에 도시된 반도체 장치의 제조공정의 제1 공정 ∼ 제5 공정을 도시하는 단면도들이다.
우선, 제15도를 참조하여, 상기 실시예 1의 방법과 유사한 방법으로, 실리콘기판(1)의 주표면 상에 산화물 층(9), 다결정 실리콘 층(10), 질화물 층(11), 질화물 스페이서(12)를 형성한다.
다음, 제16도를 참조하여, 질화물 층(11)과 질화물 스페이서(12)를 마스크로 사용하여, 반도체 기판(1)의 주표면을 에칭하여 트렌치(15)를 형성한다. 트렌치(15)의 깊이는 예를 들면 약 250 ∼ 300 nm가 좋다. 그리고, 트렌치(15)의 내표면에 열산화 처리를 수행함으로써, 산화물 층(16)을 형성한다. 그에 따라, 트렌치(15)의 형성으로 인한 에칭 손상을 제거할 수 있다.
다음, 제17도를 참조하여, 상기 실시예 1의 방법과 유사한 방법으로 질화물 층(11)과 질화물 스페이서(12)를 제거한다. 그 후, 다결정 실리콘 층(10)을 마스크로 사용하여, 트렌치(15)의 내표면과 트렌치(15)의 측벽의 상단 코너 부(17) 부근 영역에 붕소와 같은 p형 불순물을 주입한다. 그에 따라, 채널 스토퍼 영역(4)이 형성된다. 이때, 채널 스토퍼 영역(4)의 형성 전에 산화물 층(16)이 형성되기 때문에, 채널스토퍼 영역(4) 내에 도입된 p형 불순물이 산화물 층(16)에 의해 빠져나가는 것을 효과적으로 저지할 수 있다. 그에 따라, 고농도의 불순물을 포함하는 채널 스토퍼 영역(4)이 형성될 수 있다.
그 후, 제18도에 도시된 것처럼, 상기 실시예 2에서 채용된 방법과 유사한 방법으로 트렌치(15)와 다결정 실리콘 층(10)을 덮도록 산화물 층(14)을 형성한다. 그리고, 이 산화물 층(14)에 CMP 처리를 수행한다. 그에 따라, 제19도에 도시된 것처럼 다결정 실리콘 층(10)의 상면이 노출된다. 그 후, 상기 실시예 2의 공정과 유사한 공정을 수행함으로써, 제14도의 반도체 장치가 형성된다.
[실시예 4]
다음은, 제20도 ∼ 제26도를 참조하여, 이 발명에 따른 실시예 4와 그 변형 예를 설명하겠다. 제20도는 이 발명의 실시예 4에 따른 반도체 장치를 도시하는 단면도이다.
제20도를 보면, 이 실시예 4에서는, 게이트 전극(8)이, 제1 다결정 실리콘 층(10a)과 제3 다결정 실리콘 층(10c)을 포함하는 적층 구조로 형성되어 있다. 산화물층(14)은 채널 스토퍼 영역(4) 위의 영역에서 매립 산화물 층(2) 위의 영역까지 연장되도록 형성되고, 채널 스토퍼 영역(4) 위쪽에 위치하는 경사진 상면(14a)과 매립 산화물 층(2) 위쪽에 위치하는 평탄한 상면(14b)을 가진다. 경사진 상면(14a)은 SOI층(3)의 주연부 쪽으로 감에 따라 SOI 층(3)의 상면으로부터 위쪽으로 멀어지도록 경사진다. 평탄한 상면(14b)이 이 경사진 상면(14a)에 인접하게 형성된다. 게이트 전극(8)의 제3 다결정 실리콘 층(10c)은 경사진 상면(14a)과 평탄한 상면(14b) 위에연장되어 있다. SOI 층(3)의 상면으로부터 평탄한 상면(14b)의 높이는 SOl 층(3)의 상면으로부터 제1 다결정 실리콘 층(10a)의 상면의 높이보다 더 높게 설정된다. 그에 따라, 게이트 전극(8)을 SOI 층(3)의 주연부로부터 효과적으로 멀어지게 할 수 있다. 따라서, SOI 층(3)의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 효과적으로 억제하는 것이 가능해진다.
다음은, 제21도 ∼ 제24도를 참조하여, 제20도에 도시된 반도체 장치를 제조하는 방법을 설명하겠다. 제21도 ∼ 제24도는 제20도에 도시된 반도체 장치의 제조 공정의 제1 공정 ∼ 제4 공정을 도시하는 단면도들이다.
제21도을 참조하여, 실시예 1의 방법과 유사한 방법으로 형성된 SOI 층(3)의 표면 상에, 산화물 층(9a), 제1 다결정 실리콘 층(10a), 산화물 층(9b), 제2 다결정 실리콘 층(10b), 질화물 층(1l)을 순차적으로 형성한다. 그리고, 이 질화물 층(11) 위에 소자 형성 영역의 형상으로 패터닝된 포트레지스트(도시되지 않음)를 형성한다. 이 포토레지스트를 마스크로 사용하여, 질화물 층(11), 제2 다결정 실리콘 층(10b), 산화물 층(9b), 제1 다결정 실리콘 층(10a)을 순차적으로 패터닝한다. 상기 포토레지스트를 제거한 후, 전면에 질화물 층(도시되지 않음)을 형성하고, 이 질화물 층에 이방성 에칭 처리를 수행한다. 그에 따라 질화 물 스페이서(12a)가 형성된다.
다음, 제22도를 참조하여, 질화물 층(11)과 질화물 스페이서(12a)를 마스크로 사용하여, 산화 환경에서 SOI 층(3)의 측벽에 열처리를 수행한다. 그 결과, SOI 층(3)의 주연부에 측벽 산화물 층(5)이 형성된다. 그 후, 열인산 등에 의해 질화물 층(11)과 질화물 스페이서(12a)를 제거한다.
그에 따라, 제23도에 도시된 것처럼, SOI 층(3)의 주인부 부근에 위치하는 산화물 층(9a)이 선택적으로 노출된다. 그리고, 제2 다결정 실리콘 층(10b)을 마스크로 사용하여, SOI 층(3)의 주연부 부근에 붕소 이온들을 주입한다. 그 결과, SOI 층(3)의 주연부 부근에 채널 스토퍼 영역(4)이 형성된다. 따라서, 이 실시예에서도, 상기 각 실시예의 경우와 같이 고농도의 불순물을 포함하는 채널 스토퍼 영역(4)을 자기정합적으로 형성하는 것이 가능해진다.
그 후, CVD 법 등에 의해 전면에 약 1㎛ 두께의 산화물 층(14)을 형성한다. 이 산화물 층(14)의 상면에 CMP 처리를 수행함으로써, 제2 다결정 실리콘 층(10b)의 상면을 노출시킨다.
그리고, 제2 다결정 실리콘 층(10b)과 산화물 층(9b)을 에칭 제거한다. 그에 따라, 제20에 도시된 것처럼 채널 스토퍼 영역(4) 위에 위치하는 산화물 층(14)에 경사진 상면(14a)이 형성된다.
그 후, CVD 법 등에 의해 제1 다결정 실리콘 층(10a)에서 산화물 층(14) 위의 영역까지 연장되도록 제3 다결정 실리콘 층(10c)을 형성한다. 그리고, 제3 다결정 실리콘 층(10c)과 제1 다결정 실리콘 층(10a)을 동시에 패터닝함으로써, 제20도에 도시된 것처럼, 게이트 전극(8)이 형성된다. 상기 공정을 통하여, 제20도에 도시된 반도체 장치를 형성한다.
다음은, 제25도와 제26도를 참조하여, 상기 실시예 4의 변형 예에 대해 설명하겠다. 제25도는 실시예 4의 변형 예에 따른 반도체 장치를 도시하는 단면도이다.
제25도를 보면, 이 변형예에서는, 제1 다결정 실리콘 층(10a)의 주연부에 제1측벽 산화물 층(18)이 형성되고, 측벽 산화물 층(5)의 두께가 제20도에 도시된 실시예 4의 경우보다 더 크게 되어 있다. 그 외의 구조 부분들은 제20도에 도시된 반도체 장치의 구조 부분들과 거의 유사하다.
다음은, 제26도를 참조하여, 제25도의 반도체 장치의 특징적인 제조 공정에 대하여 설명하겠다. 제26도는 상기 변형 예에서의 반도체 장치의 특징적인 제조 공정을 도시하는 단면도이다.
제26도을 참조하여, 상기 실시예 4의 공정과 유사한 공정을 질화물(11)이 형성될 때까지 수행한다. 이 질화물(11)을 마스크로 사용하여, 제1 및 제2 다결정 실리콘 층들(10a, 10b)의 주연부를 연산화시킨다. 이때, 동시에 SOI 층(3)의 표면제 선택적으로 산화시킨다. 열산화 처리를 수행함으로써, 제1 및 제2 다결정 실리콘 층 들(10a, 10b)의 패터닝시 생긴 에칭 손상을 제거하는 것이 가능해진다. 그 후, 상기 실시예 4의 공정과 유사한 공정을 수행하여 제25도에 도시된 반도체 장치를 형성한다.
[실시예 5]
다음은, 제27도 ∼ 제31도를 참조하여, 이 발명의 실시예 5에 대해 설명하겠다. 제27도는 이 발명의 실시예 5에 따른 반도체 장치를 도시하는 단면도이다.
제27도를 보면, SOI 층(3)에 선택적으로 산화물 층(20)이 형성되어 있다. 이 산화물 층(20)은 LOCOS 법에 의해 형성되고, SOI 층(3)의 주연부 부근에 형성된 채널 스토퍼 영역(4) 위에 뻗어 있다. 게이트 전극(8)은 SOI 층(3) 위의 영역에서 산화물 층(20) 위의 영역까지 뻗어 있도록 형성되어 있다.
다음은, 제28도 ∼ 제31도를 참조하여, 제27도의 반도체 장치를 제조하는 방법을 설명하겠다. 제28도 ∼ 제31도는 제27에 도시된 반도체 장치의 제조 공정의 제1 공정 ∼ 제4 공정을 도시하는 단면도들이다.
우선, 제28도를 참조하여, 상기 실시예 1의 공정과 유사한 공정을 질화물 스페이서(12)이 형성될 때까지 수행한다. 이때, 산화물 층(9)의 두께는 약 10 ∼ 30nm이고, 다결정 실리콘 층(10)의 두께는 약 100 ∼ 300 nm이고, 질화물 층(11)의 두께는 약 100 ∼ 300 nm인 것이 바람직하다.
그 후, 질화물 층(11)과 질화물 스페이서(12)를 마스크로 사용하여, 산화 환경 하에서 SOl 층(3)에 열산화를 수행한다. 그 결과, 소위 LOCOS 산화가 수행된다.
제29도에 도시된 것처럼, SOI 층(3)에 매립 산화물 층(2)에 이르도록 산화물 층(20)이 형성된다.
그리고. 열인산 등을 이용하여, 질화물 층(11)과 질화물 스페이서(20)를 제거 한다. 그에 따라, 주연부 부근 영역을 제외한 SOI 층(3)의 영역 상에 다결정 실리콘 층(10)이 남는다. 이 다결정 실리콘 층(10)을 마스크로 사용하여, S0I 층(3)의 주연부 부근 영역에 붕소 이온들을 주입한다. 그에 따라, SOI 층(3)의 주연부 부근 영역에 자기정합적으로 채널 스토퍼 영역(4)이 형성된다. 이 채널 스토퍼 영역(4)은 산화물 층(20)의 형성 후에 형성되기 때문에, 이 산화물 층(20)에 의해 채널 스토퍼 영역(4) 내에 포함된 불순물이 빠져나가는 일이 거의 없다. 따라서, 채널 스토퍼 영역(4) 내의 불순물 농도의 저하를 효과적으로 저지할 수 있다.
그리고, 다결정 실리콘 층(10)과 산화물 층(9)을 에칭 제거한다. 그 결과, 제31도에 도시된 것처럼, SOI 층(3)의 표면이 선택적으로 노출된다. 그 후, SOI 층(3)의 표면 상에 게이트 절인층(7)을 형성하고, 이 게이트 절연층(7) 상에 게이트 전극(8)을 형성한다. 상기 공정을 수행함으로써, 제27도에 도시된 반도체 장치가 형성된다.
[실시예 6]
다음은, 제32도 ∼ 제40도를 참조하여, 이 발명에 따른 실시예 6과 아울러 그 변형 예에 대해 설명하겠다. 제32도는 이 발명의 실시예 6에 따른 반도체 장치를 도시하는 단면도이다.
제32도를 보면, 이 실시예 6에서의 SOI 층(3)의 측벽(3a)의 경사가 상기 실시예 5의 경우보다 더 급격하다. 그에 따라, 산화물 층(20a)의 형상은 산화물 층(20)의 형상과 약간 상이하다. 그 밖의 구조 부분들은 제27도에 도시된 구조 부분들과 거의 유사하다. 이 실시예 6에서는, 제32도에 도시된 것처럼, 상기 실시예 5의 경우에 비하여 SOI 층(3)의 주연부 부근에서 막 두께가 부분적으로 얇아지는 것을 억제할 수 있다. 그에 따라, 실시예 5에 비하여 낮은 임계 전압(Vth)의 기생 MOS 트랜지스터의 형성을 보다 효과적으로 억제할 수 있다.
다음은, 제33도 ∼ 제38도를 참조하여, 상기와 같은 구조를 갖는 실시예 6에 따른 반도체 장치를 제조하는 방법에 대해 설명하겠다. 제33도 ∼ 제38도는 제32도의 반도체 장치의 제조 공정의 제1 공정 ∼ 제6 공정을 도시하는 단면도들이다.
우선, 제33도를 참조하여, 상기 실시예 1의 공정과 유사한 공정을 질화물 스페이서(12)가 형성될 때까지 수행한다. 그리고, 질화물 층(11)과 질화물 스페이서(12)를 마스크로 사용하여, SOI 층(3)을 선택적으로 산화시킨다. 그에 따라, 산화물 층(20a')이 선택적으로 형성된다. 이때, 예를 들면, 산화물 층(20a') 밑에 남아 있는 SOI 층(3)의 두께가 SOI 층(3)의 초기 두께의 약 반 정도가 되도록 산화량을 조정한다. 구체적으로, SOI 층(3)의 초기 두께가 약 100nm일 때는, 산화물 층(20a')의 두께가 약 110 nm가 되도록 산화량이 설정된다. 그 결과, 산화물 층(20a') 바로 밑에는 약 50nm의 두께를 갖는 SOI 층(3)이 남게 될 것이다.
그리고, 이 산화물 층(20a')을 액상 에칭 등에 의해 제거한 후에, 제34도에 도시된 것처럼, 질화물 층(11)과 질화물 스페이서(12)를 마스크로 재사용하여 SOI 층(3)의 표면을 산화시킨다. 그런 식으로, 질화물 스페이서(12) 밑의 영역까지 연장되도록 약 10∼30nm의 두께를 갖는 얇은 산화물 층(21)을 형성한다. 그 후, CVD법 등에 의해, 전면에 약 10∼30 nm의 두께를 갖는 질화물 층(22)을 형성한다. 상기 얇은 산화물 층(21)의 형성은 생략 가능하다는 점에 유의하자.
그리고, 상기 질화물 층(22)에 이방성 에칭 처리를 한다. 그 결과, 제35도에 도시된 것처럼, 질화물 스페이서(12) 바로 밑 영역에만 질화물 스페이서(22a)를 남기는 것이 가능하다. 그것은 질화물 스페이서(12) 밑에까지 연장되도록 형성된 산화물 층(20a')을 제거한 후에 질화물 층(22)을 형성하기 때문에, 질화물 스페이서(12) 바로 밑의 영역에까지 연장되도록 질화물 층(22)을 형성할 수 있기 때문이다.
그 후, 질화물 층(11), 질화물 스페이서(12), 질화물 스페이서(22a)를 마스크로 사용하여, 산화 환경하에서 SOI 층(3)에 재차 열처리를 수행한다. 그에 따라, SOI 층(3)에 매립 산화물 층(2)에 이르는 산화물 층(20a)이 형성된다. 2 단계를 포함하는 그런 공정의 결과로 형성되는 산화물 층(20a)으로, 제27도에 도시된 산화물 층(20)과 비교하여 새의 부리(bird's beak)를 줄이는 것이 가능하다. 그런 식으로, SOI 층(3)의 두 측벽들(3a)의 경사를 급격하게 할 수 있다.
그리고, 열인산 등을 사용하여, 질화물 층(11), 질화물 스페이서(12), 질화물스페이서(22a)를 제거한다. 그리고, 다결정 실리콘 층(10)을 마스크로 사용하여,SOI 층(3)의 주연부 부근 영역에 거의 수직 방향에서 붕소 이온 주입을 수행한다·그런 식으로, 고농도의 p형 불순물을 포함하는 채널 스트퍼 영역(4)이 자기정합적으로 형성된다.
그 후, 다결정 실리콘 층(10)과 산화물 층(9)을 제거한다. 그런 식으로, 제38도에 도시된 것처럼, SOI 층(3)의 표면이 선택적으로 노출된다. 그리고, 이 노출된SOI 층(7)의 표면 상에 게이트 절연층(7)을 형성하고, 이 게이트 절연층(7) 상에 게이트 전극(8)을 형성한다. 상기 공정을 수행함으로써, 제32도에 도시된 반도체 장치가 형성된다.
제39도에 도시된 것처럼, 이 실시예에서도, 채널 스토퍼 영역(4)의 형성을 위해 이용된 다결정 실리콘 층(10)을 형성한 상태에서 채널 도핑을 수행할 수 있다. 이 사상은 상기 실시예 5에도 적용 가능하다.
다음은, 제40도을 참조하여, 실시예 6의 변형 예를 설명하겠다. 제40도는 실시예 6의 변형 예에 따른 반도체 장치를 도시하는 단면도이다.
제40도를 보면, 제37도에 도시된 다결정 실리콘 층(10)이 제거되지 않고, 이 다결정 실리콘 층(10) 위에 다결정 실리콘 층(23)이 부가적으로 형성되어 있다. 다결정 실리콘 층(23)과 다결정 실리콘 층(10)을 동시에 패터닝함으로써, 게이트 전극(8)이 형성된다. 그런 식으로, 다결정 실리콘 층(10)과 산화물 층(9)를 제거하는 공정를 생략할 수 있으므르, 상기 실시예 6의 공정에 비하여 제조 공정을 간단히 할 수 있다.
[실시예 7]
다음은, 제41도 ∼ 제46도를 참조하여, 이 발명에 따른 실시예 7과 그 변형 예를 설명하겠다. 제41도는 이 발명의 실시예 7에 따른 반도체 장치를 도시하는 단면도이다.
제41도를 보면, 이 실시예 7에서는, SOI 층(3)의 양 측벽 상에 질화물 스페이서(12)가 형성되어 있다. 또한, 게이트 전극(8)은 SOI 층(3) 위의 영역에서 질화물 스페이서(12) 위에까지 연장되어 있다. 그런 질화물 스페이서(12)를 제공함으르써, 게이트 전극(8)을 SOI 층(3)의 측저부(側底部, side bottom portion)로부터 멀어지게 할 수 있다. 또한, 질화물 스페이서(12)를 형성함으로써, 리세스 부(24)는 질화물 스페이서(12) 밑에서 멈출 것이며 SOI 층(3)의 바로 밑 영역까지 연장되지는 않을 것이다. 전술한 바에 따라, 종래 예의 문제였던 SOI 층(3)의 주연부 부근에서의 게이트 절연층의 절연 파괴를 효과적으로 억제할 수 있다.
다음은, 제42도 ∼ 제45도를 참조하여, 제41도에 도시된 반도체 장치를 제조하는 방법을 설명하겠다. 제42도 ∼ 제45도는 제41도의 실시예 7에 따른 반도체 장치의 제조 공정의 제1 공정 ∼ 제4 공정을 도시하는 단면도들이다.
제42도를 참조하여, 상기 실시예 1의 공정과 유사한 공정을 질화물 층(11)이 형성될 때까지 수행한다. 이 실시예 7에서는, 산화물 층(9)의 두께는 약 10 ∼ 30nm, 다결정 실리콘 층(10)의 두께는 약 50 ∼ 100nm, 질화물 층(11)의 두께는 약 200 ∼ 250 nm인 것이 바람직하다. 그리고, 질화물 층(11) 상에 소자 형성 영역의 형상으로 패터닝된 포토레지스트(도시되지 않음)를 형성한다. 이 포토레지스트를 마스크로 사용하여 질화물 층(11)을 패터닝한다. 이 질화물 층(11)을 마스크로 사용하여, SOI 층(3)에 붕소 이온 주입을 수행한다. 그에 따라, SOI 층(3) 내에 선택적으로 불순물 주입 영역(4a)이 형성된다.
그리고, 전면에 질화물을 퇴적한 다음, 이방성 에칭 처리를 수행한다. 그런식으로, 질화물 층(11)의 측벽 상에 질화물 스페이서(12b)가 형성된다. 이 질화물 스페이서(12b)와 질화물 층(11)을 마스크로 사용하여, 다결정 실리콘 층(10), 산화물층(9), SOI 층(3)을 순차적으로 패터닝한다. 그에 따라, 제43도에 도시된 것처럼, SOI층(3)의 주연부 부근에 채널 스토퍼 영역(4)이 형성된다. 질화물 스페이서(12b)를형성하기 위한 질화물 층은 약 30 ∼ 100nm 정도의 두께를 가진다면 좋을 것이다.
그리고, 열인산 등에 의해 질화물 층(11)과 질화물 스페이서(12b)를 제거한다. 그 후, 전면에 산화물 또는 질화물 같은 절연층(도시되지 않음)을 퇴적하고, 이 절연 층에 이방성 에칭 처리를 수행한다. 그 결과, 제44도에 도시된 것처럼 SOI 층(3)의 측벽 상에 예를 들면 질화물 스페이서(12)가 형성된다. 여기서는, SOI 층(3) 상에 다결정 실리콘 층(10)이 형성되어 있기 때문에, 질화물 스페이서(12)의 형성을 위한 이방성 에칭에 의해 SOI 층(3)의 표면에 에칭 손상이 생기지 않는다.
그리고, 예를 들면 등방성 에칭에 의해 다결정 실리콘 층(10)을 제거하고, 이어서 액상 에칭에 의해 산화물 층(9)을 제거한다. 그런 식으로, SOI 층(3)의 표면이 노출된다. 이때, 매립 산화물 층(2)의 표면도 어느 에칭시켜, 깊이 D를 가진 리세스 부(24)를 형성한다. 그러나, 이 리세스 부(24)는 질화물 스페이서(12) 밑의 영역에서 끝나기 때문에, SOI 층(3)이 측저부는 노출되지 않을 것이다. 그에 따라, SOI 층(3)의 주연부에서의 게이트 절연층의 절연 파괴를 억제하는 것이 가능해진다.
그 후, SOI 층(3)의 표면 상에 게이트 절연층(7)을 형성하고, 이 게이트 절연층(7) 상에 게이트 전극(8)을 형성한다. 상기 공정에 의하여, 제41도에 도시된 반도체 장치가 형성된다.
제45도에 도시된 것처럼 리세스 부(24)가 형성됨으로 해서, 게이트 전극(8)의 패터닝시, 이 리세스 부(24) 내에 게이트 전극(8)을 형성하기 위한 물질이 남게 될 문제가 있을 수 있다. 그에 따라, 게이트 전극(8)의 형성시 부가적인 등방성 에칭 처리를 수행하는 것이 바람직하다고 할 수 있다.
다음은, 제46도를 참조하여, 실시예 7의 변형 예를 설명하겠다. 제46도는 이변형 예에서 특징적인 제조 공정을 도시하는 부분 단면도이다.
상기 실시예 7에서는, SOI 층(3)의 측벽 상에 질화물 스페이서(12)를 형성하였다. 반면에, 이 변형 예에서는, SOI 층(3)의 측벽 상에 CVD 산화물 스페이서(25)를 형성한다. 보다 바람직하게는, TEOS를 사용한 CVD 산화물로 이 CVD 산화물 스페이서(25)를 형성하는 것이 좋다. 일반적으로 CVD 산화물은 열산화물(thermal oxide)보다 큰 에칭 레이트(etching rate)를 가지는 것으로 알려져 있다. 매립 산화물 층(2)은 열산화물의 성질과 유사한 성질을 갖고 있기 때문에, 다결정 실리콘 층(10) 또는 산화물 층(2)의 에칭시 매립 산화물 층(2)에 깊이 D를 갖는 리세스 부(24a)가 형성된다. 하더라도, 이 리세스 부(24a)가 CVD 산화물 스페이서(25) 밑으로 연장되도록 형성되는 것을 효과적으로 방지할 수 있다. 그런식으로, 상기 실시예 7의 경우에 비하여 게이트 전극(8)의 패터닝을 용이하게 수행할 수 있다.
또한, CVD 산화물에 의해 상기 산화물 층(9)을 형성할 수제있다. 이런 식으로, 리세스 부(24)의 깊이 D를 작게 할 수 있다.
상기 각 실시예에서, 질화물 층의 대표적인 예는 실리콘 질화물로 이루어질수 있고, 산화물 층의 대표적인 예는 실리콘 산화물로 이루어질 수 있다. 게이트 전극(8)으로 다결정 실리콘 층을 사용하는 경우에는, p형 또는 n형 불순물을 다결정 실리콘 층에 적절히 도프하는 것이 바람직하다. 또한, 듀얼 게이트(dual gate)를 형성할 경우, nMOS 트랜지스터와 pMOS 트랜지스터용으로 포토레지스트를 사용하여, n형 또는 p형 도펀트(dopant)를 다결정 실리콘으로 형성된 게이트 전극에 도프할 수 있다.
[발명의 효과]
상술한 바와 같이, 이 발명의 반도체 장치에 따르면, 분리 절연층에 의하여 반도체 층의 주연부로부터 게이트 전극을 멀어지게 하는 것이 가능하다. 그에 따라, 반도체 층의 주연부에서 기생 MOS 트랜지스터의 임계 전압(Vth)이 저하되는 것을 효과적으로 억제할 수 있다. 또한, 분리 절연층은 반도체 층의 주연부를 보호하는 기능도 갖고 있기 때문에, 종래 예에서와 같이 반도체 층의 주연부에서의 게이트 절연층의 절연 파괴를 효과적으로 억제할 수 있다.
이 발명의 반도체 장치 제조 방법에 따르면, 채널 스토퍼 영역이 형성되는 영역에 인접하는 부분에 산화 처리를 수행한 후에 채널 스토퍼 영역을 형성할 수 있다. 그에 따라, 채널. 스토퍼 영역으로부터 불순물이 빠져나가는 것을 효과적으로 억제하는 것이 가능하다. 그 결과, 채널 스토퍼 영역 내의 불순물 농도의 저하를 효과적으로 억제할 수 있고, 반도체 층의 주연부에서의 기생 MOS 트랜지스터의 임계 전압(Vth)의 저하를 효과적으로 억제할 수 있다. 그에 따라, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
비록 이 발명을 상세히 서술하고 예시하였지만, 그것은 단지 예를 들기 위한 것으로서 한정하기 위한 것이 아니며, 이 발명의 사상과 범위는 오로지 첨부된 특허청구의 범위에 의해서만 한정된다는 점을 분명히 알아야 할 것이다.

Claims (18)

  1. SOI(Semiconductor On Insulator) 구조를 갖는 반도체 장치에 있어서, 주표면을 갖는 반도체 기판, 상기 반도체 기판의 주표면 상에 매립 절연층을 개재하여 형성되고, 거기에 소스/드레인 영역이 형성되는 메사 형(mesa type) 반도체 층, 상기 반도체 층의 주연부(周緣部, edge portion) 부근에 형성된 채널 스토퍼 영역(channel stopper region), 상기 채널 스토퍼 영역 상에는 물론 상기 반도체 층의 주연부 상에 형성되고, 상기 반도체 층의 주연부 쪽으로 감에 따라 상기 반도체 층의 상면(上面)으로부터 위쪽으로 떨어지도록 경사진 상면을 상기 채널 스토퍼 영역 상에 갖는 분리 절연층, 및 상기 반도체 층 위에서 상기 분리 절연층까지 뻗어 있는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 층 상에 위치하는 상기 분리 절연층의 측단부(側端部, side end portion)는 상기 반도체 층 내에 위치하는 상기 채널 스토퍼 영역의 내측단부(內側端部, inner end portion)보다 상기 반도체 층의 주연부 측에 가깝게 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 분리 절연층은, 상기 채널 스토퍼 영역 상에 형성된 돌출 절연층(protruded insulation layer)과, 상기 돌출 절연층 밑에 형성되어 상기 반도체 층의 주연부를 덮는 측벽 절연층을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 분리 절연층은, 상기 채널 스토퍼 영역 위의 영역에서 상기 반도체 층에 근접하는 상기 매립 절연층까지 뻗어 있고, 상기 경사진 상면에 인접하는 평탄한 상면을 상기 매립 절연층 위쪽에 갖고 있고, 상기 반도체 층 상에 게이트 절연층을 개재하여 제1 도전층이 형성되고, 상기 제1 도전층 상에 상기 분리 절연층 위에 뻗어 있도록 제2 도전층이 형성되고, 상기 게이트 전극은, 상기 제1 및 제2 도전층들에 의해 형성되고, 상기 평탄한 상면은, 상기 제1 도전층의 상면보다 상기 반도체 층의 상면으로부터 더 높은 높이에 위치하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치를 제조하는 방법에 있어서, 반도체 기판의 주표면 상에 매립 절연층을 개재하여 반도체 층을 형성한 SOI(Senlicollductor On Insulator) 기판을 준비하는 단계, 상기 반도체 층 상에 절연층을 형성하고 상기 절연층 상에 선택적으로 제1마스크 층(masking layer)을 형성하는 단계, 상기 제1 마스크 층의 측벽과 상면을 덮도록 상기 절연층 상에 선택적으로 상기 제1 마스크 층의 재료와 상이한 재료로된 제2 마스크 층을 형성하는 단계, 상기 제2 마스크 층을 마스크로 사용하여, 상기 절연층과 상기 반도체 층을 패터닝하는 단계, 상기 제2 마스크 층을 마스크로 사용하여, 상기 패터닝된 반도체 층의 측벽을 산화시키는 단계, 상기 제2 마스크 층을 제거한 후에, 상기 제1 마스크 층을 마스크로 사용하여 상기 제2 마스크 층으로 덮였던 상기 반도체 층의 주연부 부근에 불순물을 주입함으로써 채널 스토퍼 영역을 형성하는 단계, 상기 반도체 층 위쪽에 게이트 전극을 형성하는 단계, 및 상기 반도체 층 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 채널 스토퍼 영역을 형성하는 단계는, 상기 제1 마스크 층을 관통하여 상기 반도체 층에 이르는 에너지로 상기 반도체 층 내에 불순물을 주입함으로써 채널 도핑을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 제1 마스크 층은 다결정 실리콘(polycrystalline silicon)으로 형성되고 제2 마스크 층은 질화물로 형성되고, 상기 게이트 전극을 형성하는 단계는, 상기 제1 마스크 층의 측벽과 상기 반도체 층의 측벽 상에 측벽 절연층을 형성하는 단계와, 상기 제1 마스크 층과 상기 절연층을 에칭 제거함으로써 상기 반도체 층의 표면을 선택적으로 노출시키는 단계와, 상기 노출된 반도체 층의 표면 상에 상기 게이트 절연층을 개재하여 상기 게이트 젼극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서, 상기 게이트 전극을 형성하는 단계는, 상기 제1 마스크 층과 상기 채널 스토퍼 영역을 덮도록 상기 매립 절연층 상에 분리 절연층을 형성하는 단계와, 상기 제1마스크 층의 상면을 노출시키도록 상기 분리 절연층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 게이트 전극을 형성하는 단계는, 상기 노출된 제1 마스크 층과 상기 절연층을 제거함으로써 상기 반도체 층의 표면을 선택적으로 노출시키는 단계와, 상기 노출된 반도체 층의 표면 상에 상기 게이트 절연층을 개재하여 상기 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 제1 마스크 층은 다결정 실리콘 층으로 형성되고, 상기 게이트 전극을 형성하는 단계는, 상기 분리 절연층 상에 뻗어 있도록 상기 제1 마스크 층 상에 다결정 실리콘 층을 형성하는 단계와, 상기 다결정 실리콘 층과 상기 제1 마스크 층을 패터닝함으로써 상기 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 제1 마스크 층은 제1 및 제2 다결정 실리콘 층들을 포함하고, 상기 절연층은 제1 및 제2 절연층들을 포함하고, 상기 제1 마스크 층을 형성하는 단계는, 상기 반도체 층 상에 상기 제1 절연층을 개재하여 상기 제1 다결정 실리콘 층을 형성하는 단계와, 상기 제1 다결정 실리콘 층 상에 상기 제2 절연층을 개재하여 상기 제2 다결정 실리콘 층을 형성하는 단계를 포함하고, 상기 제2 마스크 층은 상기 제1 및 제2 다결정 실리콘 층들을 덮도록 형성되고, 상기 게이트 전극을 형성하는 단계는, 상기 분리 절연층의 일부를 제거하는 처리에 의해 상기 제2 다결정 실리콘 층의 표면을 노출시키는 단계와, 상기 제2 다결정 실리콘 층과 상기 제2 절연층을 제거하는 단계와, 상기 분리 절연층 상에 뻗어 있도록 상기 제1 다결정 실리콘 층 상에 제3 다결정 실리콘 층을 형성하는 단계와, 상기 제3 다결정 실리콘 층과 제1 다결정 실리콘 층을 패터닝함으로써 상기 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 마스크 층을 형성하는 단계는, 상기 제2 다결정 실리콘 층 상에 질화물 층을 형성하는 단계와, 상기 질화물 층을 마스크로 사용하여 상기 제1 및 제2다결정 실리콘 층들의 측벽들을 산화시킴으로써 제1 및 제2 측벽 산화물 층들을 형성하는 단계를 포함하고, 상기 제2 마스크 층을 형성하는 단계는, 상기 제1 및 제2 측벽 산화물 층들을 덮도록 상기 제2 마스크 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 장치를 제조하는 방법에 있어서, 반도체 기판의 주표면 상에 절연층을 형성하고 상기 절연층 상에 선택적으로 제1 마스크 층을 형성하는 단계, 상기 제1 마스크 층의 상면과 측벽을 덮도록 상기 절연층 상에 상기 제1 마스크 층의 재료와 상이한 재료로 된 제2 마스크 층을 선택적으로 형성하는 단계, 상기 제2 마스크 층을 마스크로 사용하여 상기 절연층과 상기 반도체 기판의 주표면을 에칭함으로써 소자 분리를 위한 트렌치(trench)를 형성하는 단계, 상기 제2 마스크 층을 마스크로 사용하여 상기 트렌치의 내표면을 산화시키는 단계, 상기 제2 마스크 층을 제거한 후에, 상기 제1 마스크 층을 마스크로 사용하여 상기 트렌치의 내표면과 상기 제2 마스크 층으로 덮였던 상기 반도체 기판의 주표면에 불순물을 주입함으로써 채널 스토퍼 영역을 형성하는 단계, 상기 제1 마스크 층과 상기 트렌치를 덮도록 상기 반도체 기판의 주표면 상에 분리 절연층을 형성하는 단계, 상기 제1 마스크 층의 상면을 노출시키도록 상기 분리 절연층의 일부를 제거하는 단계, 상기 반도체 기판의 위쪽에 게이트 전극을 형성하는 단계, 및 상기 반도체 기판의 주표면 내에 상기 게이트 전극을 사이에 끼도록 소스/드레인 영역을 형성하는 단계를 포함하는 것올 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 장치를 제조하는 방법에 있어서, '반도체 기판의 주표면 상에 매립 절연층을 개재하여 반도체 층을 형성한 SOI(Se1niconductor On Insulator) 기판을 준비하는 단계, 상기 반도체 층 상에 절연층을 형성하고 상기 절연층 상에 선택적으로 제1마스크 층을 형성하는 단계, 상기 제1 마스크 층의 상면과 측벽을 덮도록 상기 제1 마스크 층의 재료와 상이한 재료로 된 제2 마스크 층을 상기 절연층 상에 선택적으로 형성하는 단계, 상기 제2 마스크 층을 마스크로 사용하여 상기 반도체 층을 선택적으로 산화 시킴으로써 분리 산화막을 형성하는 단계, 상기 제2 마스크 층을 제거한 후에, 상기 제1 마스크 층을 마스크로 사용하여 상기 제2 마스크 층으로 덮였던 상기 반도체 층의 주연부 부근에 불순물을 주입함으로써 채널 스토퍼 영역을 형성하는 단계, 상기 반도체 층 위쪽에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극을 사이에 끼도록 상기 반도체 층 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 분리 산화막을 형성하는 단계는, 상기 제2 마스크 층을 마스크로 사용하여 상기 반도체 층을 선택적으로 산화시킴으로써 상기 반도체 층 내에 저면(底面, bottom surface)을 갖는 산화물 층을 형성하는 단계, 상기 산화물 층을 제거한 후에, 상기 반도체 층과 상기 제2 마스크 층을 덮도록 질화물 층을 형성하는 단계, 상기 질화물 층에 이방성 에칭(anisotropic etching) 처리를 수행함으로써 상기 제2 마스그 층 밑에 상기 질화물 층을 남기는 단계, 및 상기 제2 마스크 층과 상기 질화물 층을 마스크로 사용하여 상기 반도체 층을 선택적으로 산화시킴으로써 상기 분리 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 상기 제1 마스크 층은 다결정 실리콘으로 형성되고, 상기 게이트 전극을 형성하는 단계는, 상기 제1 마스크 층과 상기 분리 산화막 상에 다결정 실리콘 층을 형성하는 단계와, 상기 다결정 실리콘 층과 상기 제1 마스크 층을 패터닝함으로써 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 장치를 제조하는 방법에 있어서, 반도체 기판의 주표면 상에 매립 절연층을 개재하여 반도체 층을 형성한 SOI(Semiconductor On lnsulator) 기판을 준비하는 단계, 상기 반도체 층 상에 절연층을 개재하여 제1 마스크 층을 형성하는 단계, 상기 제1 마스크 층 상에 상기 제1 마스크 층의 재료와 상이한 재료로 된 제2 마스크 층을 형성하는 단계, 상기 제2 마스크 층을 패터닝한 후에, 상기 제2 마스크 층을 마스크로 사용하여 상기 반도체 층 내에 채널 스토퍼 영역을 형성하기 위한 불순물을 주입하는 단계, 상기 제2 마스크 층의 측벽 상에 상기 제2 마스크 층의 재료와 같은 재료로된 제3 마스크 층을 형성하는 단계, 상기 제2 및 제3 마스크 층들을 마스크로 사용하여 상기 제1 마스크 층, 상기 절연층, 및 상기 반도체 층을 순차적으로 패터닝하는 단계, 상기 제2 및 제3 마스크 층들을 제거한 후에, 상기 반도체 층의 측벽 상에측벽 절연층을 형성하는 단계, 상기 제1 마스크 층과 상기 절연층을 에칭 제거함으로써 상기 반도체 층의표면을 노출시키는 단계, 상기 반도체 층의 표면 상에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계, 및 상기 게이트 전극을 사이에 끼도록 상기 반도체 층 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것울 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 매립 절연 층은 열산화에 의해 형성된 산화물 층이고, 상기 측벽 절연 층은 TEOS(Tetra Ethyl Ortho Silicate)를 사용한 CVD(Chemical Vapor Deposition) 산화물 층이고, 상기 절연층은 CVD 산화물 층인 것을 특징으로 하는 반도체 장치의 제조방법.
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