JPS59106172A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPS59106172A
JPS59106172A JP58127055A JP12705583A JPS59106172A JP S59106172 A JPS59106172 A JP S59106172A JP 58127055 A JP58127055 A JP 58127055A JP 12705583 A JP12705583 A JP 12705583A JP S59106172 A JPS59106172 A JP S59106172A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は複数の絶縁材料層からなる複合側壁分離領域を
有するＦＥＴ　（電界効果１−ランジスタ）の製造方法
に係る。
〔従来技術〕
ＦＥＴのソース、ドレイン及びゲート領域への金属の電
気的接続体は種々の方法により形成される。それらの方
法の１つに於ては、上記領域に自己整合された接点を得
る為に、チタン、コバルト、パラジウム又はニッケルの
如き金属を該金属が接触しているシリコンと選択的に反
応させる方法が用いられている。ＦＥＴの形成に於て最
も難しい工程の１つは高精度の整合（例えば、マスク相
互間の整合）及びその達成に非常な配慮を要するリソグ
ラフィによるマスク工程であるので、自己整合の達成は
、Ｆ　Ｅ　Ｔの形成に於て極めて重要である。
Ｆ　Ｅ　Ｔのソース、ドレイン及びグー１〜領域への金
属接点の自己整合を達成するための上記方法に於ては、
グー１〜領域をソース及びドレスン領域から電気的に分
離させることが重要である。これは、絶縁層をゲート領
域の側壁」二に設け（この絶縁層部分を側壁分離領域も
しくはスペーサと云う）そしてゲート領域と半導体基板
との間に設けることによって達成される。自己整合され
た接点を得るために、金属が全領域」二（ソース、ドレ
イン及びゲート領域上並びにグー１〜領域とソース及び
トレイン領域との間の側壁分離領域上）に付着される。
そ１＋、から、上記金属と、該金属が接触しているシリ
コンとが反応さＪして、金属珪化物が形成される。
上記側壁分離領域は酸化物又は窒化物のｆＩ＋＋き絶縁
材料より成るので、」二記金属と上記側壁分離領域との
間には反応が生じず、珪化物は形成されない。
それから、側壁分離領域上に反応していない金属が選択
的に食刻される。
しかしながら、上述の方法によるＦＥＴの形成に於ては
、側壁分離領域上にシリコンが存在していないにも拘ら
ず、該領域」二に金属珪化物の形成されることが観察さ
れた。これは、スペーサに跨って、ソース、ドレイン及
びグー１〜領域間に電気的漏洩を生ぜしぬる。側壁分離
領域」二に珪化物が形成される原因は完全には理解され
ていないが、珪化物形成温度によりシリコンが側壁分離
領域上の金属を経て拡散されるために、珪化物が側壁分
離領域上に形成されるものと考えられる。側壁分離領域
上に於ける珪化物の形成は、珪化物を形成するためにコ
バルト及びチタンの如き金属を用いた場合に、特に著し
い。
〔発明の概要〕
スペーサ上にシリコンの拡散路が形成されることを防い
で、該スペーサに跨る電気的漏洩を除くために、本発明
に於ては、上述の技術により得られる如き連続的金属層
でなく、非連続的な金属層が側壁分離領域即ちスペーサ
上に設けられる。
スペーサ上に非連続的な金属層を設けることにより、該
スペーサ上に連続的なシリコンの拡散路が形成さ４しる
ことが防がれる。これは、スペーサ上に連続的珪化物層
が形成されることを防ぎ、反応していない金属が選択的
に食刻された後、スペーサに跨って電気的漏洩が生じる
ことを防ぐ。
その非連続的金属層は、側壁分離領域上に金属が備連続
的に（＝Ｊ着される様に該側壁分離領域中に凹所を形成
することによって形成される。具体的に云えば、側壁分
離領域が少くとも２つの異なる材料から形成され、その
複合分離領域が選択的に食刻されて、該領域中に凹所が
形成される。
更に具体的に云えば、本発明は、第１絶縁材料と、上記
第１絶縁材料と異なる第２絶縁材料とを含む、ＦＥＴの
ための側壁分離領域構造体を提供する。」二記第２絶縁
材料は、」二記第１絶縁材料に隣接し、好ましくは上記
第１絶縁材料中に埋設される。更に、側壁分離領域構造
体中に凹所を設けるために、上記第２絶縁材料が上記第
１絶縁材料の表面の表面レベルから突出したあるいは凹
んだ状態を呈する様に上記複合分離領域が食刻される。
その結果、金属層が側壁分離領域構造体上に連続的に形
成されることが防がれる。
本発明による側壁分離領域構造体を形成するための方法
に於ては、第１の電気的絶縁層が少くとも導電性領域の
側壁」二に設けられ、上記第１の電気的絶縁層と異なる
第２の電気的絶縁層が少くとも導電性領域の側壁」二の
上記第１の電気的絶縁層上に隣接して設けられる。
本発明による側壁分離領域構造体はそれらの２つの層だ
けでも達成され得るが、少くとも側壁上の第２の電気的
絶縁層」二に隣接して第３の電気的絶縁層を設けられる
ことが好ましい。上記第３の電気的絶縁層が設けられる
場合には、該層は上記第２の電気的絶縁層又は上記第１
の電気的絶縁層と実質的に同一の又は異なる食刻速度を
有し得る。
しかしながら、その様な第３の電気的絶縁層は、上記第
１の電気的絶縁層と実質的に同一の食刻速度を有するこ
とが好ましい。それから、それらの層が食刻され、第２
の電気的絶縁層が第１の電気的絶縁層と異なる速度で食
刻されて、側壁分離領域中に凹所が設けられる。好まし
い例として、上記第２の電気的絶縁層は、第１の電気的
ｌｆ＠縁層よりも、そして第３の電気的絶縁層が用いら
れている場合には該第３の電気的絶縁層よりも速い速度
で食刻されて、第１及び第３の電気的絶縁層の表面レベ
ルよりも奥まった凹所が形成される。
〔実施例〕
次に、本発明を、半導体基板としてＰ型シリコン基板を
用いそしてＮ型不純物を用いて、Ｎ型チャネル・ＦＥＴ
を形成する場合の１実施例について、更に詳細に説明す
る。本発明は、Ｎ型基板及びＰ型不純物を用いて、Ｐ型
チャネル・Ｆ　Ｅ　’Ｔ”を形成する場合にも、適用さ
ＩＬ得る。
本実施例に於ては、ゲートのための好ましい材料として
多結晶シリコンが用いられているが、他の適当な材料も
用いられ得る。
第１図に於て、Ｐ型シリコン基板２は、例えば、（１，
００）の如き、所望の結晶方向を有する。その様なＰ型
シリコン基板は、従来の結晶成長技術に従って、硼素の
如きＰ型ドパントの存在の下に成長されたｌフ型ブール
（ｂｏｕｌｅ）をスライスして研磨することにより形成
される。シリコンのための他のＰ型ドパントには、アル
ミニラミ、ガリウム、インジウム等がある。
フィールド酸化物分離領域１２は、半導体基板の熱的酸
化を含む幾つかの知られている方法又は周知の真空気相
付着技術によって形成される。更に、フィールド酸化物
分離領域１２は、半導体表面の−にに形成されても、又
は半導体基体中に部分的に又は完全に埋設されてもよい
。その様な方法の１例は、米国特許第３８９９３６３号
明細書に開示されている、完全に埋設された酸化物分離
領域を形成する技術である。
本実施例に於ては、埋設されていないフィールド酸化物
分離領域１２が用いられている。フィールド酸化物分離
領域１２は、一般的には約４０００乃至］　００００人
の厚さを有している。フィールド酸化物分離領域１２並
びにソース及びドレイン領域４及び５の形成されるべき
領域が、リソグラフィ・マスクを用いて画成さＩＬる。
そのマスクは、所定のパターンの不透明領域を有する透
明な材料より成る。次に、ソース及びドレイン領域４及
び５が、Ｐ型シリコン基板２中に、Ｎ型不純物の熱拡散
又はイオン注入等により形成される。シリコン基板のた
めのＮ型不純物の幾つかの例としては、砒素、燐、アン
チモン等が挙げらＪＬる。
次に、第２図に示されている如く、後に二酸化シリコン
の薄いゲート酸化物絶縁ＷＪ３が成長されるべき領域か
ら、フィールド酸化物分離領域Ｉ２が、フォトリソグラ
フィ技術を用いて食刻される。
このゲート酸化物絶縁層３は、通常約１００乃至１００
０人の厚さを有し、シリコン基板を酸素の存在の下に約
８００乃至１０００　’Ｃで熱酸化することにより形成
される。
次に、第３図に示されている如く、ＦＥＴのゲ−１−６
が周知のフォトリソグラフィ技術により付着及び画成さ
れる。ＦＥＴのゲート６は好ましくは多結晶シリコンよ
り成り、一般的にはソース及びドレイン領域と同一の導
電型にドープされている。
次に、第４図に示されている如く、第１の電気的絶縁層
即ち二酸化シリコン層７が、多結晶シリコンのゲート６
を含む構造体全体−にに設けられる。
この二酸化シリコン層７は、基板及びゲーｉ−６上に成
長又はイ」着される。この層は、通常約５００乃至約３
５００λの厚さを有し、シリコン表面及び多結晶シリコ
ン表面及び多結晶シリコン表面を酸素の存在の下に約８
００乃至１０００°Ｃで熱酸化することにより形成され
る。
次に、二酸化シリコンと異なる電気的絶縁材料の層即ち
第２の電気的絶縁層８が二酸化シリコン層７−１−に設
けられる。その様な材料の１例は窒化シリコンである。
、層７及び８として用いられ得る他の材料には、酸化ア
ルミニウム及び酸化マグネシウムの如き酸化物等がある
。
窒化シリコン層８は、通常約１００乃至１０００　の厚
さを有し、化学的気相（＝Ｊ着によって形成される。
次に、もう１つの二酸化シリコン層即ち第３の電気的絶
縁層９が（Ｊ着される。その二酸化シリコン層９は、略
５００乃至１５００　の厚さを有し、化学的気相付着に
よって形成される。
二酸１しシリコン層７、窒化シリコン層８及び二酸化シ
リコン層９が、垂直方向の反応性イオン食刻により、第
５図に示されている如き構造体が得らＡしる様に食刻さ
れる。ニー酸化シリコンと窒化シリコンとの反応接イオ
ン食刻速度が実施的に同一であるので、反応１′４ニイ
オン食刻技術を用いた場合に、分離構造体中に凹所が形
成されることはない。
反応性イオン食刻は、例えば、約４０ｃｌ１分のガス流
星で約２５μＩＩｇの圧力を有するＣＦ、ガスを用い、
約０．０７３ワツｈ　／　ｔ：ｒＫの電力密度に等しい
約２０ワツトの電力を用いる如き、典型的な条件の下で
行わ汎る。これらの特定のパラメータは、毎分約１６０
人の食刻速度を与える。
この様にして形成された側壁分離領域即ちスペーサは、
基部に於て約２０００人の幅を有する。
又、このプロセスに於て、ソース及びドレイン領域が露
出される。ソース及びドレイン領域は、この時点に於て
、例えばＮ型ドパン（〜のイオン注入等により形成され
てもよい。
次に、残されている二酸化シリコン層７、窒化シリコン
層８及び二酸化シリコン層９は化学的に食刻されて、第
６図に示されている如く、側壁分離領域中に凹所が形成
される。用いられる典型的な食刻液は、約１８０℃の燐
酸溶液である。窒化シリコンは、燐酸の存在の下で、二
酸化シリコンよりもずっと多く食刻される。従って、第
６図に示されている如く、側壁分離領域中に凹所が形成
される。
上記食刻は、側壁分離領域中に２００乃至１０００人の
凹所を生せしめるために、約２乃至１０分間施される。
次に、コバルト、チタン、ニッケル及び白金の類の金属
の層１０が、スパッタリング等により、又は好ましくは
蒸着により、構造体上に４４着される。上記凹所は、第
７図に示されている如く、ゲー１〜の側壁分離領域上に
連続的な金属層が形成されることを防ぐ。
次に、金属珪化物ＩＪを形成するために、上記金属層が
約４００乃至８００℃の如き高温でシリコンと反応され
る。用いられる好ましい金属はコバルト及びチタンであ
る。コバルト及びチタンのために用いらＪＬる温度は少
くとも約５５０℃であり、白金の類の金属のために用い
られる温度は約４００乃至約５００℃である。
金属珪化物が形成された後、第８図に示されている如く
、反応していない金属が、金属珪化物を食刻しないが反
応していない金属を選択的に除去する材料中で食刻され
ることにより、構造体から除去される。例えば、チタン
の場合１；は、１：１：５の容積比を有する水酸化アン
モニウム、過酸化水素及び水の溶液の食刻液が用いられ
る。
【図面の簡単な説明】
第１図乃至第８図は本発明による側壁分ＩＪＩｔ領域構
造体を形成するための工程の種々の段階に於けるＡ　Ｆ
　Ｅ　’Ｉ’を概略的に示す縦断面図である。 ２°°°゛シリコン基体（Ｐ型）、３・・・・ゲート酸
化物絶縁層、４．５・・・・ソース及びドレイン領域（
Ｎ型）、６・・・・ＦＥＴのゲート（多結晶シリコン）
、７・・・・第１の電気的絶縁層（二酸化シリコン層）
、８・・・・第２の電気的絶縁層（窒化シリコン層）、
９・・・・第３の電気的絶縁層（二酸化シリコン層）、
１０・・・・金属層、１１・・・・金属珪化物。 １２・・・・フィールド酸化物全離領域。 ３５６ ＦＩＧｉ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、６

Claims (1)

  1. 【特許請求の範囲】 下記の側壁分離領域を形成する工程を含む電界効果トラ
    ンジスタの製造方法。 （イ）少なくともゲート電極の側壁部及び該側壁部に隣
    接する半導体基板上に第１の電気的ｌＫ！３縁層を設け
    る工程。 （ロ）上記第１の電気的絶縁層に隣接して該層と食刻速
    度の異なる第２の電気的絶縁層を設ける工程。 （ハ）上記半導体基板に対して略垂直な、上記（イ）及
    び（ロ）の工程によって形成した複合絶縁層の断面を形
    成する工程。 （ニ）」二記複合絶縁層の断面に凹所を設ける様に、」
    二記断面に於て露出した上記第１の電気的絶縁層及び上
    記第２の電気的絶縁層を食刻する工程。
JP58127055A 1982-12-07 1983-07-14 電界効果トランジスタの製造方法 Granted JPS59106172A (ja)

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US44754382A 1982-12-07 1982-12-07
US447543 1982-12-07

Publications (2)

Publication Number Publication Date
JPS59106172A true JPS59106172A (ja) 1984-06-19
JPH0512867B2 JPH0512867B2 (ja) 1993-02-19

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JP58127055A Granted JPS59106172A (ja) 1982-12-07 1983-07-14 電界効果トランジスタの製造方法

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EP0111706B1 (en) 1987-03-11
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