JPH0618214B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0618214B2 JPH0618214B2 JP63124323A JP12432388A JPH0618214B2 JP H0618214 B2 JPH0618214 B2 JP H0618214B2 JP 63124323 A JP63124323 A JP 63124323A JP 12432388 A JP12432388 A JP 12432388A JP H0618214 B2 JPH0618214 B2 JP H0618214B2
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- insulating film
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- film
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ゲート側壁に絶縁膜パターンを有する微細Ｍ
ＯＳ型半導体装置の最適製造方法に関するものである。
ＯＳ型半導体装置の最適製造方法に関するものである。
従来の技術 以下、本発明を説明するにあたり、そのいくつかの具体
的構造プロセスにそって述べながら本発明のＭＯＳ型半
導体装置の製造方法の作用効果について言及する。
的構造プロセスにそって述べながら本発明のＭＯＳ型半
導体装置の製造方法の作用効果について言及する。
通常のシリコン・ゲートの如き自己整合プロセスに於て
は、半導体基板上にゲート絶縁膜を介して例えば多結晶
シリコンのゲートパターンを形成し、そのゲートパター
ンそのものを拡散マスクとして不純物を導入してソース
・ドレイン拡散層を形成する。その際、ゲート絶縁膜の
上面は多結晶シリコンに覆われているがその側面は高濃
度の不純物にさらされる。このためゲート絶縁膜の耐圧
低下がもたらさせられることが知られている。これを避
けるには拡散層の濃度を下げればよいが、そうすると抵
抗の増大の如き他の問題をひきおこす。
は、半導体基板上にゲート絶縁膜を介して例えば多結晶
シリコンのゲートパターンを形成し、そのゲートパター
ンそのものを拡散マスクとして不純物を導入してソース
・ドレイン拡散層を形成する。その際、ゲート絶縁膜の
上面は多結晶シリコンに覆われているがその側面は高濃
度の不純物にさらされる。このためゲート絶縁膜の耐圧
低下がもたらさせられることが知られている。これを避
けるには拡散層の濃度を下げればよいが、そうすると抵
抗の増大の如き他の問題をひきおこす。
ソース・ドレイン方向のゲートパターンの幅、すなわち
ゲート長をＬGとし、ソース・ドレイン拡散層の横方向
ひろがりをｌJとすると、ソース・ドレイン間の実効チ
ャネル長Ｌeffは次式で表わされる。
ゲート長をＬGとし、ソース・ドレイン拡散層の横方向
ひろがりをｌJとすると、ソース・ドレイン間の実効チ
ャネル長Ｌeffは次式で表わされる。
Ｌeff＝ＬG−２・ｌJ ……(１) ＭＯＳ型電界効果トランジスタの特性は実効チャネル長
Ｌeffにより規定されるのは云うまでもなく、特性を揃
えるためには高精度に実効チャネル長を形成する必要が
ある。そのためには、出来るだけ少数の因子で実効チャ
ネル長が決められる様な構造や製造方法が好ましい。式
(１)は、Ｌeffが二ケの因子ＬG，１Jに依存している事
を意味しているが、ｌJを少なくすることによりその寄
与を少なくしてほとんどＬeffのみに依存する様な一因
子型にする方が良い。しかしソース・ドレイン拡散層を
浅くすると電極配線のつき抜けが起こり、拡散層−基板
間が短絡する。そこで、ゲート近傍に於ては浅く、電極
配線とそのコンタクト形成領域では深くソース・ドレイ
ン拡散層を形成することが必要となる。そこでＵＳＰ
４，００５，４５０、１９７７年１月２５日に開示され
るように、ゲート電極上に更にこのゲートパターンと一
部かさなる部分をもつ拡散ストッピングパターンが用い
られている。
Ｌeffにより規定されるのは云うまでもなく、特性を揃
えるためには高精度に実効チャネル長を形成する必要が
ある。そのためには、出来るだけ少数の因子で実効チャ
ネル長が決められる様な構造や製造方法が好ましい。式
(１)は、Ｌeffが二ケの因子ＬG，１Jに依存している事
を意味しているが、ｌJを少なくすることによりその寄
与を少なくしてほとんどＬeffのみに依存する様な一因
子型にする方が良い。しかしソース・ドレイン拡散層を
浅くすると電極配線のつき抜けが起こり、拡散層−基板
間が短絡する。そこで、ゲート近傍に於ては浅く、電極
配線とそのコンタクト形成領域では深くソース・ドレイ
ン拡散層を形成することが必要となる。そこでＵＳＰ
４，００５，４５０、１９７７年１月２５日に開示され
るように、ゲート電極上に更にこのゲートパターンと一
部かさなる部分をもつ拡散ストッピングパターンが用い
られている。
発明が解決しようとする課題 しかし、上記のような構造を有するＭＯＳ型半導体装置
では、ゲート電極上に更に一層加わった構造となり、凹
凸形状が増加する。このため、このゲート電極を横切る
金属配線のクロスオーバーを形成する場合、ゲート端部
で断線が起こるという問題点がある。
では、ゲート電極上に更に一層加わった構造となり、凹
凸形状が増加する。このため、このゲート電極を横切る
金属配線のクロスオーバーを形成する場合、ゲート端部
で断線が起こるという問題点がある。
また、逆に凹凸段差部における各クロスオーバー配線の
パターンエッチング残りによる電気的シートあるいは各
配線パターンでの絶縁不良という問題も発生する。
パターンエッチング残りによる電気的シートあるいは各
配線パターンでの絶縁不良という問題も発生する。
以上のような問題点に鑑み、本発明は上記構造のＭＯＳ
型半導体装置で生じる問題を緩和させるとともに、実効
チャンネル長が短い微細ＭＯＳ型半導体装置構造を高精
度かつ容易に実現するのに最適な製造方法を提供するこ
とを目的とするものである。
型半導体装置で生じる問題を緩和させるとともに、実効
チャンネル長が短い微細ＭＯＳ型半導体装置構造を高精
度かつ容易に実現するのに最適な製造方法を提供するこ
とを目的とするものである。
課題を解決するための手段 本発明は、半導体基板上にゲート絶縁膜を介して側面が
上記基板表面に対してほぼ直角をなすトランジスタのゲ
ートを設けた後、減圧気相成長法にて、絶縁膜を、ゲー
ト上に堆積される上記絶縁膜の底面がその他の部分に堆
積される上記絶縁膜の表面より高く堆積することによ
り、上記ゲートの側面を覆う部分の上記基板に垂直方向
の膜厚はその他の部分の膜厚よりも厚く、上記ゲート側
面における膜表面は上記ゲート側面にほぼ平行な傾斜面
を有し、上記基板表面および上記ゲート上における基板
に垂直な方向の膜厚と上記ゲート側面における上記基板
に平行な方向の膜厚との比率は一定とし、その後、反応
性エッチングガスを減圧状態で用い、電界により上記基
板にほぼ垂直に上記エッチングガスを入射せしめて上記
絶縁膜全面を垂直方向に所定量ドライエッチングし、上
記その他の部分の絶縁膜がほぼ除去された時点で上記エ
ッチングを停止することにより、上記ゲートの側面を覆
う部分の絶縁膜を絶縁膜パターンとして残存させ、上記
ゲートおよび上記絶縁膜パターンをマスクとして上記基
板表面に不純物を導入して上記トランジスタのソース、
ドレインを形成し、上記基板表面および上記ゲート上に
堆積される絶縁膜の膜厚により上記ドライエッチング終
了後に残存する上記絶縁膜パターンの上記基板表面上の
巾を制御することを特徴とするＭＯＳ型半導体装置の製
造方法を提供するものである。
上記基板表面に対してほぼ直角をなすトランジスタのゲ
ートを設けた後、減圧気相成長法にて、絶縁膜を、ゲー
ト上に堆積される上記絶縁膜の底面がその他の部分に堆
積される上記絶縁膜の表面より高く堆積することによ
り、上記ゲートの側面を覆う部分の上記基板に垂直方向
の膜厚はその他の部分の膜厚よりも厚く、上記ゲート側
面における膜表面は上記ゲート側面にほぼ平行な傾斜面
を有し、上記基板表面および上記ゲート上における基板
に垂直な方向の膜厚と上記ゲート側面における上記基板
に平行な方向の膜厚との比率は一定とし、その後、反応
性エッチングガスを減圧状態で用い、電界により上記基
板にほぼ垂直に上記エッチングガスを入射せしめて上記
絶縁膜全面を垂直方向に所定量ドライエッチングし、上
記その他の部分の絶縁膜がほぼ除去された時点で上記エ
ッチングを停止することにより、上記ゲートの側面を覆
う部分の絶縁膜を絶縁膜パターンとして残存させ、上記
ゲートおよび上記絶縁膜パターンをマスクとして上記基
板表面に不純物を導入して上記トランジスタのソース、
ドレインを形成し、上記基板表面および上記ゲート上に
堆積される絶縁膜の膜厚により上記ドライエッチング終
了後に残存する上記絶縁膜パターンの上記基板表面上の
巾を制御することを特徴とするＭＯＳ型半導体装置の製
造方法を提供するものである。
作用 以上の手段によれば、微細ゲート電極のほぼ垂直な側壁
に絶縁膜パターンを高精度に形成できる。すなわち、絶
縁膜パターン幅は、側面が垂直な微細ゲートの形成、減
圧気相成長によるゲート形状を反映した絶縁膜の形成、
減圧状態での電界反応性ガスによる異方性，選択性の良
好なエッチングにより正確に制御することができ、ゲー
ト側壁絶縁膜パターン形成が高精度になされた短チャン
ネル微細ＭＯＳトランジスタを確実かつ容易に製造でき
る最適方法が得られる。
に絶縁膜パターンを高精度に形成できる。すなわち、絶
縁膜パターン幅は、側面が垂直な微細ゲートの形成、減
圧気相成長によるゲート形状を反映した絶縁膜の形成、
減圧状態での電界反応性ガスによる異方性，選択性の良
好なエッチングにより正確に制御することができ、ゲー
ト側壁絶縁膜パターン形成が高精度になされた短チャン
ネル微細ＭＯＳトランジスタを確実かつ容易に製造でき
る最適方法が得られる。
実施例 本発明のＭＯＳ型電界トランジスタの製造を説明するに
あたり、まず側壁絶縁膜（微細絶縁膜パターン）の形成
方法に関して述べ、更にこの絶縁膜パターンを有するＭ
ＯＳ型電界効果トランジスタの具体的製造方法を説明す
る。
あたり、まず側壁絶縁膜（微細絶縁膜パターン）の形成
方法に関して述べ、更にこの絶縁膜パターンを有するＭ
ＯＳ型電界効果トランジスタの具体的製造方法を説明す
る。
第３図は、本発明の一実施例の方法を示すもので、ＭＯ
Ｓ型電界効果トランジスタの主要構成要素をなす側壁絶
縁膜（微細絶縁膜パターン）作成を工程順に示した図で
あり、例としてＮチャンネルについて説明する。
Ｓ型電界効果トランジスタの主要構成要素をなす側壁絶
縁膜（微細絶縁膜パターン）作成を工程順に示した図で
あり、例としてＮチャンネルについて説明する。
(Ａ)ｐ型の（１００）面を有するシリコン基板の所望の
位置に、周知の選択酸化法により素子間分離用のフィー
ルド酸化膜２を形成する。その後基板１を再び酸化して
ＭＯＳトランジスタ形成部に約１０００Ａの厚さのゲー
ト酸化膜３を成長せしめる。
位置に、周知の選択酸化法により素子間分離用のフィー
ルド酸化膜２を形成する。その後基板１を再び酸化して
ＭＯＳトランジスタ形成部に約１０００Ａの厚さのゲー
ト酸化膜３を成長せしめる。
(Ｂ)この上から第５０００Ａの厚さの多結晶シリコン膜
４を周知の気相成長法により堆積せしめ、ゲートパター
ンを形成するためのフォトレジスタパターン５を写真蝕
刻法により形成する。
４を周知の気相成長法により堆積せしめ、ゲートパター
ンを形成するためのフォトレジスタパターン５を写真蝕
刻法により形成する。
(Ｃ)フォトレジスタパターン５をマスクとして多結晶シ
リコン４をエッチする。この時、フレオン系のガスによ
るドライエッチングあるいは硝酸−弗酸系の化学液のい
づれも良いが、多結晶シリコン膜４のエッチング面と基
板１の表面とのなす角度が出来るだけ９０゜に近くなる
様な条件を選ぶ。その結果、多結晶シリコン膜４からゲ
ート４′が形成されそのゲート側面４′ｂは基板１表面
に対してほぼ直角をなす如く急峻な面となる。
リコン４をエッチする。この時、フレオン系のガスによ
るドライエッチングあるいは硝酸−弗酸系の化学液のい
づれも良いが、多結晶シリコン膜４のエッチング面と基
板１の表面とのなす角度が出来るだけ９０゜に近くなる
様な条件を選ぶ。その結果、多結晶シリコン膜４からゲ
ート４′が形成されそのゲート側面４′ｂは基板１表面
に対してほぼ直角をなす如く急峻な面となる。
この後次の工程に移る前に、ゲート４′をマスクとして
ゲート酸化膜３を選択的に除去しても良いが、ここでは
そのまま残しておく。
ゲート酸化膜３を選択的に除去しても良いが、ここでは
そのまま残しておく。
(Ｄ)この上から絶縁膜、例えばシリコン絶縁膜６を気相
成長法により所望の膜厚を有し、図のごとく、ゲート上
に堆積される絶縁膜の底面がその他の部分に堆積される
絶縁膜の表面よりも高く、かつ、垂直なゲートの側面を
覆う部分の基板に垂直方向の膜厚が他の部分の同膜厚よ
りも厚くなる如く堆積せしめる。この際、ゲート面４′
ａやゲート酸化膜３の如き水平面上に於ける膜厚とゲー
ト側面４′ｂ上に於ける膜厚が出来るだけ異ならない条
件を選ぶ方がよい。そのためには常圧の気相成長法より
も０．１torr程度のガス圧で行う減圧気相成長法の方が
より適しており、図に示すようにゲート形状を反映した
酸化膜６を形成できる。
成長法により所望の膜厚を有し、図のごとく、ゲート上
に堆積される絶縁膜の底面がその他の部分に堆積される
絶縁膜の表面よりも高く、かつ、垂直なゲートの側面を
覆う部分の基板に垂直方向の膜厚が他の部分の同膜厚よ
りも厚くなる如く堆積せしめる。この際、ゲート面４′
ａやゲート酸化膜３の如き水平面上に於ける膜厚とゲー
ト側面４′ｂ上に於ける膜厚が出来るだけ異ならない条
件を選ぶ方がよい。そのためには常圧の気相成長法より
も０．１torr程度のガス圧で行う減圧気相成長法の方が
より適しており、図に示すようにゲート形状を反映した
酸化膜６を形成できる。
(Ｅ)次に、基板１表面に対してほぼ垂直にエッチングガ
スを入射せしめて酸化膜６をドライエッチングにより選
択的に除去する。ここではゲート４′の近傍のみを拡大
して示してある。ドライエッチングとしては、アルゴン
イオンの如き不活性ガスの衝突エネルギーを利用するイ
オン・ビーム・エッチングやスパッタリングの如き方法
と、主としてフレオン系のガスの化学反応を利用する反
応性スパッタリングやプラズマエッチングの如き方法と
がある。前者の方法はエッチングの選択性少なく適用対
象に限定がありまたプラズマエッチングではガスの運動
方向に指向性がなくエッチングは等方的に進行する。こ
れに対して平行な二つの電極間に試料が置かれる反応性
ガスによるエッチングでは、化学反応による選択性と電
界によって指向性をもたせることができ、基板１の表面
にほぼ垂直にエッチングガスを入射せしめエッチングの
選択性および指向性（異方性）を高めることが可能とな
り、本発明にとっては極めて都合が良い。
スを入射せしめて酸化膜６をドライエッチングにより選
択的に除去する。ここではゲート４′の近傍のみを拡大
して示してある。ドライエッチングとしては、アルゴン
イオンの如き不活性ガスの衝突エネルギーを利用するイ
オン・ビーム・エッチングやスパッタリングの如き方法
と、主としてフレオン系のガスの化学反応を利用する反
応性スパッタリングやプラズマエッチングの如き方法と
がある。前者の方法はエッチングの選択性少なく適用対
象に限定がありまたプラズマエッチングではガスの運動
方向に指向性がなくエッチングは等方的に進行する。こ
れに対して平行な二つの電極間に試料が置かれる反応性
ガスによるエッチングでは、化学反応による選択性と電
界によって指向性をもたせることができ、基板１の表面
にほぼ垂直にエッチングガスを入射せしめエッチングの
選択性および指向性（異方性）を高めることが可能とな
り、本発明にとっては極めて都合が良い。
一例として、ガスをフレオンＣＦを用い、０．０１〜
０．０３４torr程度のガス圧力で、電極上にテフロンを
敷いた状態で高周波電力４００Ｗのとき、酸化膜のエッ
チング速度は９００Ａ／分程度であり、この条件の様に
低いガス圧に於てはエッチングガスはほとんど基板表面
に垂直に入射し、指向性、制御性は良好となる。従って
ゲート上面４′ａおよびゲート酸化膜３上に於ける酸化
膜６の面６ａおよび６ｃにはエッチングガスが垂直に入
射するが、ゲート側面４′ｂとほぼ平行な傾斜面６ｂは
ガスの入射方向と平行に近く、単位面積当りのガスの入
射量が極めて少なくエッチング速度が遅い。従って傾斜
面６ｂの垂直方向への後退速度が遅いので、図に於て左
右へはほとんど進まず、表面６ａ，６ｂ，６ｃの最初の
形状がほぼ保たれたまま下方へ平行移動する。エッチン
グ時間の推移ｔ1→ｔ2→ｔ3と共に点線で示した如くエ
ッチングが進行し、ゲート上面４′ａに於て酸化膜６が
ほぼ除去された時刻をｔ3とすると、この時刻に同図に
示される形状の側壁絶縁膜６′が残される。そこで、時
刻ｔ3又はそれをやや超過した時刻にドライエッチング
を停止して、ゲート側面４′ｂおよびその近傍のゲート
絶縁膜３のみを覆う如きほぼ円弧状の側壁絶縁膜６′を
形成する。かくして形成された側壁絶縁膜６′の幅Ｗは
ゲート側面４′ｂ上における酸化膜６の厚さにほぼ等し
い。
０．０３４torr程度のガス圧力で、電極上にテフロンを
敷いた状態で高周波電力４００Ｗのとき、酸化膜のエッ
チング速度は９００Ａ／分程度であり、この条件の様に
低いガス圧に於てはエッチングガスはほとんど基板表面
に垂直に入射し、指向性、制御性は良好となる。従って
ゲート上面４′ａおよびゲート酸化膜３上に於ける酸化
膜６の面６ａおよび６ｃにはエッチングガスが垂直に入
射するが、ゲート側面４′ｂとほぼ平行な傾斜面６ｂは
ガスの入射方向と平行に近く、単位面積当りのガスの入
射量が極めて少なくエッチング速度が遅い。従って傾斜
面６ｂの垂直方向への後退速度が遅いので、図に於て左
右へはほとんど進まず、表面６ａ，６ｂ，６ｃの最初の
形状がほぼ保たれたまま下方へ平行移動する。エッチン
グ時間の推移ｔ1→ｔ2→ｔ3と共に点線で示した如くエ
ッチングが進行し、ゲート上面４′ａに於て酸化膜６が
ほぼ除去された時刻をｔ3とすると、この時刻に同図に
示される形状の側壁絶縁膜６′が残される。そこで、時
刻ｔ3又はそれをやや超過した時刻にドライエッチング
を停止して、ゲート側面４′ｂおよびその近傍のゲート
絶縁膜３のみを覆う如きほぼ円弧状の側壁絶縁膜６′を
形成する。かくして形成された側壁絶縁膜６′の幅Ｗは
ゲート側面４′ｂ上における酸化膜６の厚さにほぼ等し
い。
(Ｆ)この後、ゲート４′および絶縁膜パターン６′をマ
スクとしてイオン注入法又は熱拡散法により燐又は砒素
を導入してソース・ドレイン拡散層７および８を形成す
る。
スクとしてイオン注入法又は熱拡散法により燐又は砒素
を導入してソース・ドレイン拡散層７および８を形成す
る。
(Ｇ)再び酸化膜９を気相成長法により堆積せしめて、写
真蝕刻法により所望の位置にコンタクト開孔部２０，２
１を設け、ソース・ドレイン、ゲート電極１０，１１，
１２を形成して完了する。
真蝕刻法により所望の位置にコンタクト開孔部２０，２
１を設け、ソース・ドレイン、ゲート電極１０，１１，
１２を形成して完了する。
酸化膜６はゲート側面４ｂ′上に於ては、ゲート上面
４′ａの如き水平上におけるよりも１〜２割程度薄い
が、その比率は酸化膜の成長条件が一定であればほぼ定
まっているので、水平面上で膜厚を監視することにより
微細なパターンを有する側壁酸化膜６の幅Ｗを所望の値
に正確に制御することが出来る。
４′ａの如き水平上におけるよりも１〜２割程度薄い
が、その比率は酸化膜の成長条件が一定であればほぼ定
まっているので、水平面上で膜厚を監視することにより
微細なパターンを有する側壁酸化膜６の幅Ｗを所望の値
に正確に制御することが出来る。
次に、本発明のＭＯＳ型電界効果トランジスタの製造方
法の他の実施例について説明する。
法の他の実施例について説明する。
第３図(Ｃ)の状態で、ゲート４′およびフィールド酸化
膜２をマスクとして基板１に、砒素ＡｓやアンチモンＳ
ｂの如く拡散係数の出来るだけ小さい不純物を導入す
る。これには熱拡散法，ドープトオキサイド法又はイオ
ン注入法のいずれでも良いが周知の如く、高精度が必要
な場合にはイオン注入法が望ましい。不純物濃度は１０
19〜１０20cm-3程度で、後に形成するソース・ドレイン
拡散層よりもやや低濃度にしておく。かくしてソース・
ドレインの一部になる浅い拡散層１３，１３′が形成さ
れる。この状態を第１図(Ａ)に示す。
膜２をマスクとして基板１に、砒素ＡｓやアンチモンＳ
ｂの如く拡散係数の出来るだけ小さい不純物を導入す
る。これには熱拡散法，ドープトオキサイド法又はイオ
ン注入法のいずれでも良いが周知の如く、高精度が必要
な場合にはイオン注入法が望ましい。不純物濃度は１０
19〜１０20cm-3程度で、後に形成するソース・ドレイン
拡散層よりもやや低濃度にしておく。かくしてソース・
ドレインの一部になる浅い拡散層１３，１３′が形成さ
れる。この状態を第１図(Ａ)に示す。
次に第３図の(D),(E),(F)の工程に従い、同図(Ｆ)に於
てソース・ドレイン拡散層７,８を燐不純物を導入して
形成する。この時、拡散層７，８と先に形成した浅い拡
散層１３は同一導電型の不純物を含んでいるので電気的
に接続される。拡散層７，８の横方向拡がりｌJは、酸
化膜の側壁絶縁膜６′の幅Ｗよりも小さくなる如く拡散
条件を選ぶ。浅い拡散層１３，１３′もこの工程に於け
る熱処理を受けるので拡散深さが増すが、その不純物の
拡散係数が小さいので、ゲート４′の下への拡がりｌJ
はきわめて小さい。この状態を第１図(Ｂ)に示す。この
場合Ｌeffは次式で表わされる。
てソース・ドレイン拡散層７,８を燐不純物を導入して
形成する。この時、拡散層７，８と先に形成した浅い拡
散層１３は同一導電型の不純物を含んでいるので電気的
に接続される。拡散層７，８の横方向拡がりｌJは、酸
化膜の側壁絶縁膜６′の幅Ｗよりも小さくなる如く拡散
条件を選ぶ。浅い拡散層１３，１３′もこの工程に於け
る熱処理を受けるので拡散深さが増すが、その不純物の
拡散係数が小さいので、ゲート４′の下への拡がりｌJ
はきわめて小さい。この状態を第１図(Ｂ)に示す。この
場合Ｌeffは次式で表わされる。
Ｌeff＝ＬG−２・ｌJ′ ……(２) ここでｌJ′は極めて小さく出来るので、Ｌeffはほとん
どＬGで決まる。ソース・ドレイン拡散層７，８の接合
深さＸτは第１図の場合と較べて浅くなるが、ｌJを出
来るだけＷに近づける事により、電極形成時の合金反応
を防止出来る程度に深くすることは可能である。
どＬGで決まる。ソース・ドレイン拡散層７，８の接合
深さＸτは第１図の場合と較べて浅くなるが、ｌJを出
来るだけＷに近づける事により、電極形成時の合金反応
を防止出来る程度に深くすることは可能である。
上記の説明に於ては、酸化膜６を堆積せしめる以前に浅
い拡散層１３が形成される方法によったが、他の方法も
可能である。例えば酸化膜６として、少なくとも一部に
於て砒素を含むドープトオキサイドを用いても良い。そ
の場合、浅い拡散層１３，１３′は、ソース・ドレイン
拡散層７，８の形成時に同時に形成される。
い拡散層１３が形成される方法によったが、他の方法も
可能である。例えば酸化膜６として、少なくとも一部に
於て砒素を含むドープトオキサイドを用いても良い。そ
の場合、浅い拡散層１３，１３′は、ソース・ドレイン
拡散層７，８の形成時に同時に形成される。
又上記の説明に於てはソース・ドレイン拡散層７，８を
燐で、浅い拡散層１３を砒素やアンチモンの如く燐より
も拡散係数の小さい不純物で形成したが、拡散係数には
濃度依存性があり、低濃度になる程拡散係数が小さくな
ることを利用して、いずれの拡散層も同一不純物で形成
しても良い。その場合は、例えば浅い拡散層１３の不純
物濃度を１０18〜１０19cm-3になる如く制御し、他方ソ
ース・ドレイン拡散層７，８の方は１０20〜１０21cm-3
程度の高濃度にする。例えば燐を用いた場合この様に濃
度を変えることにより拡散係数を４〜６倍変化させら
れ、従って接合深さを２倍以上変えることが出来る。
燐で、浅い拡散層１３を砒素やアンチモンの如く燐より
も拡散係数の小さい不純物で形成したが、拡散係数には
濃度依存性があり、低濃度になる程拡散係数が小さくな
ることを利用して、いずれの拡散層も同一不純物で形成
しても良い。その場合は、例えば浅い拡散層１３の不純
物濃度を１０18〜１０19cm-3になる如く制御し、他方ソ
ース・ドレイン拡散層７，８の方は１０20〜１０21cm-3
程度の高濃度にする。例えば燐を用いた場合この様に濃
度を変えることにより拡散係数を４〜６倍変化させら
れ、従って接合深さを２倍以上変えることが出来る。
第２図に本発明のさらに他の実施例のＭＯＳ型電界効果
トランジスタの製造方法を示す。
トランジスタの製造方法を示す。
(Ａ)第３図(Ｂ)で多結晶シリコン４を堆積せしめた上か
らさらに酸化膜の如き第１の絶縁膜１４を堆積せしめ、
その後フォトレジスタパターン５を形成する。
らさらに酸化膜の如き第１の絶縁膜１４を堆積せしめ、
その後フォトレジスタパターン５を形成する。
(Ｂ)フォトレジスタパターン５をマスクとして第１の絶
縁膜１４をエッチングし、そのまま続けて又は一旦フォ
トレジスタパターン５を除去して多結晶シリコン４のエ
ッチングを行ないゲート４′およびその上面を覆う第１
の絶縁膜１４を形成する。この時ゲート酸化膜３のエッ
チングも行ない基板１の表面を露出せしめる。
縁膜１４をエッチングし、そのまま続けて又は一旦フォ
トレジスタパターン５を除去して多結晶シリコン４のエ
ッチングを行ないゲート４′およびその上面を覆う第１
の絶縁膜１４を形成する。この時ゲート酸化膜３のエッ
チングも行ない基板１の表面を露出せしめる。
(Ｃ)この後、後で形成するソース・ドレイン拡散層と同
一導電型の不純物を含む第２の絶縁膜を全面に堆積せし
め、第３図(D),(E)の工程同様に、ゲート４′側面のコ
ーナに不純物を含む側壁絶縁膜６′を形成する。なおこ
の側壁絶縁膜６′のすべてに不純物が添加されている必
要はなく基板１表面近傍、すなわち第２の絶縁膜の堆積
の初期、例えばはじめの０．１μｍのみに添加されてい
れば十分である。
一導電型の不純物を含む第２の絶縁膜を全面に堆積せし
め、第３図(D),(E)の工程同様に、ゲート４′側面のコ
ーナに不純物を含む側壁絶縁膜６′を形成する。なおこ
の側壁絶縁膜６′のすべてに不純物が添加されている必
要はなく基板１表面近傍、すなわち第２の絶縁膜の堆積
の初期、例えばはじめの０．１μｍのみに添加されてい
れば十分である。
(Ｄ)次にコンタクト形成に必要な程度に高濃度のソース
・ドレイン拡散層７，８を形成する。この時の熱処理に
より、側壁絶縁膜６′下の領域にその膜中の不純物が拡
散されて浅い拡散層１３，１３′が形成される。
・ドレイン拡散層７，８を形成する。この時の熱処理に
より、側壁絶縁膜６′下の領域にその膜中の不純物が拡
散されて浅い拡散層１３，１３′が形成される。
この時ソース・ドレイン拡散層７，８の深さは、ゲート
４′直下の領域には達しない様に、第２の絶縁膜６′の
幅Ｗよりやや小さくしておく。そうする事により第１図
(Ｂ)に示した構造と同様の構造が得られる。
４′直下の領域には達しない様に、第２の絶縁膜６′の
幅Ｗよりやや小さくしておく。そうする事により第１図
(Ｂ)に示した構造と同様の構造が得られる。
(Ｅ)ゲート４′へのコンタクト開孔部はソース・ドレイ
ン拡散層７，８からやや離れた領域に形成されるものと
して、第２図ではソース・ドレイン電極１０，１１のみ
が示してある。ゲート４′は上面および側面に於て第１
の絶縁膜１４′および側壁絶縁膜６′に完全に覆われて
いるため、この図の如くソース・ドレイン電極１０，１
１がゲート４′上へ延在していてもゲートとソース又は
ドレイン間が短絡することはない。この実施例に於て
は、コンタクト開孔部２０，２１の一辺が絶縁膜６′に
より構成されている。このため第３図(Ｇ)の如く写真蝕
刻方によってコンタクト開孔部２０，２１を形成する際
のマスク合せ誤差を見込んでおく必要がないので素子寸
法がソース・ドレイン方向に於てより短縮される。ゲー
ト４′へのコンタクト形成については同様であるので素
子形成に必要な基板１の面積が減少することになり、こ
の実施例は半導体装置の高密度化に有効である。
ン拡散層７，８からやや離れた領域に形成されるものと
して、第２図ではソース・ドレイン電極１０，１１のみ
が示してある。ゲート４′は上面および側面に於て第１
の絶縁膜１４′および側壁絶縁膜６′に完全に覆われて
いるため、この図の如くソース・ドレイン電極１０，１
１がゲート４′上へ延在していてもゲートとソース又は
ドレイン間が短絡することはない。この実施例に於て
は、コンタクト開孔部２０，２１の一辺が絶縁膜６′に
より構成されている。このため第３図(Ｇ)の如く写真蝕
刻方によってコンタクト開孔部２０，２１を形成する際
のマスク合せ誤差を見込んでおく必要がないので素子寸
法がソース・ドレイン方向に於てより短縮される。ゲー
ト４′へのコンタクト形成については同様であるので素
子形成に必要な基板１の面積が減少することになり、こ
の実施例は半導体装置の高密度化に有効である。
なおゲート側面の側壁絶縁膜６としては酸化膜のみなら
ず窒化膜その他の絶縁膜が適宜使用可能である。
ず窒化膜その他の絶縁膜が適宜使用可能である。
発明の効果 以上のように、本発明では、減圧気相成長法にて、絶縁
膜を、ゲート上に堆積される絶縁膜の底面がその他の部
分に堆積される絶縁膜の表面より高く堆積しているた
め、絶縁膜を、ゲート側面における膜表面がゲート側面
にほぼ平行な傾斜面を有するとともに、基板表面および
ゲート上における基板に垂直な方向の膜厚とゲート側面
における基板に平行な方向の膜厚との比率を一定に堆積
するため、絶縁膜パターン巾は、平行方向膜厚とほぼ同
じで、しかも垂直方向膜厚と平行方向膜厚との比率は一
定とすることができ、結局垂直方向膜厚により、絶縁膜
パターン巾を高精度で正確にに形に形成できる。
膜を、ゲート上に堆積される絶縁膜の底面がその他の部
分に堆積される絶縁膜の表面より高く堆積しているた
め、絶縁膜を、ゲート側面における膜表面がゲート側面
にほぼ平行な傾斜面を有するとともに、基板表面および
ゲート上における基板に垂直な方向の膜厚とゲート側面
における基板に平行な方向の膜厚との比率を一定に堆積
するため、絶縁膜パターン巾は、平行方向膜厚とほぼ同
じで、しかも垂直方向膜厚と平行方向膜厚との比率は一
定とすることができ、結局垂直方向膜厚により、絶縁膜
パターン巾を高精度で正確にに形に形成できる。
また、ほぼ垂直なドライエッチングをゲート測面におけ
る膜表面がゲート側面にほぼ平行な傾斜面を有する絶縁
膜に対して行なうため、エッチング終了後の絶縁膜パタ
ーンの側面は、形成時の傾斜面の形状がほぼ保たれ、ほ
ぼ垂直なゲート側面に平行になる。
る膜表面がゲート側面にほぼ平行な傾斜面を有する絶縁
膜に対して行なうため、エッチング終了後の絶縁膜パタ
ーンの側面は、形成時の傾斜面の形状がほぼ保たれ、ほ
ぼ垂直なゲート側面に平行になる。
従って、この絶縁膜パターンは理想的な不純物導入マス
クとなり、この後、絶縁膜パターンをマスクとして不純
物を導入すると、マスクに忠実なソース、ドレイン不純
物導入領域を形成することができ、さらに、このマスク
寸法、形状のばらつきも少なくできる。これは、高密度
化するために寸法を微細化し、ゲート長が短くなった場
合に特に有効である。
クとなり、この後、絶縁膜パターンをマスクとして不純
物を導入すると、マスクに忠実なソース、ドレイン不純
物導入領域を形成することができ、さらに、このマスク
寸法、形状のばらつきも少なくできる。これは、高密度
化するために寸法を微細化し、ゲート長が短くなった場
合に特に有効である。
以上のように本発明は、超微細短チャンネル半導体装置
を高精度かつ容易に製造するのに好適な方法であって、
高密度半導体装置の製造に産業上価値の高いものであ
る。
を高精度かつ容易に製造するのに好適な方法であって、
高密度半導体装置の製造に産業上価値の高いものであ
る。
以上の様に本発明は短チャンネルＭＯＳ型半導体装置を
高精度かつ容易に製造するに好適な方法であって、高密
度ＭＯＳ型半導体装置の製造に産業上価値の高いもので
ある。
高精度かつ容易に製造するに好適な方法であって、高密
度ＭＯＳ型半導体装置の製造に産業上価値の高いもので
ある。
【図面の簡単な説明】 第１図は本発明の一実施例にかかわるＭＯＳ型半導体装
置の部分製造工程断面図、第２図は本発明の他の実施例
にかかるＭＯＳ型半導体装置の他の製造方法を示す部分
工程断面図、第３図は本発明の実施例のゲート側壁絶縁
膜の製造工程断面図である。 １……基板、２……フィールド酸化膜、３……ゲート酸
化膜、４′……ゲート、６′……側壁絶縁膜、７，８…
…ソース・ドレイン拡散層、１３……浅い拡散層。
置の部分製造工程断面図、第２図は本発明の他の実施例
にかかるＭＯＳ型半導体装置の他の製造方法を示す部分
工程断面図、第３図は本発明の実施例のゲート側壁絶縁
膜の製造工程断面図である。 １……基板、２……フィールド酸化膜、３……ゲート酸
化膜、４′……ゲート、６′……側壁絶縁膜、７，８…
…ソース・ドレイン拡散層、１３……浅い拡散層。
Claims (2)
- 【請求項１】半導体基板上にゲート絶縁膜を介して側面
が上記基板表面に対してほぼ直角をなすトランジスタの
ゲートを設けた後、減圧気相成長法にて、絶縁膜を、ゲ
ート上に堆積される上記絶縁膜の底面がその他の部分に
堆積される上記絶縁膜の表面より高く堆積することによ
り、上記ゲートの側面を覆う部分の上記基板に垂直方向
の膜厚はその他の部分の膜厚よりも厚く、上記ゲート側
面における膜表面は上記ゲート側面にほぼ平行な傾斜面
を有し、上記基板表面および上記ゲート上における基板
に垂直な方向の膜厚と上記ゲート側面における上記基板
に平行な方向の膜厚との比率は一定とし、その後、反応
性エッチングガスを減圧状態で用い、電界により上記基
板にほぼ垂直に上記エッチングガスを入射せしめて上記
絶縁膜全面を垂直方向に所定量ドライエッチングするこ
とにより、上記ゲートの側面を覆う部分の絶縁膜を絶縁
膜パターンとして残存させ、上記ゲートおよび上記絶縁
膜パターンをマスクとして上記基板表面に不純物を導入
して上記トランジスタのソース、ドレインを形成し、上
記基板表面および上記ゲート上に堆積される絶縁膜の膜
厚により上記ドライエッチング終了後に残存する上記絶
縁膜パターンの上記基板表面上の巾を制御することを特
徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項２】ゲートをマスクとしてソース、ドレインと
同一導電型の不純物を上記基板表面に導入して上記ソー
ス、ドレインの一部となる不純物層を形成することを特
徴とする特許請求の範囲第１項記載のＭＯＳ型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124323A JPH0618214B2 (ja) | 1988-05-20 | 1988-05-20 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124323A JPH0618214B2 (ja) | 1988-05-20 | 1988-05-20 | Ｍｏｓ型半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072477A Division JPS5444482A (en) | 1977-09-14 | 1977-09-14 | Mos type semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103874A JPH01103874A (ja) | 1989-04-20 |
| JPH0618214B2 true JPH0618214B2 (ja) | 1994-03-09 |
Family
ID=14882495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63124323A Expired - Lifetime JPH0618214B2 (ja) | 1988-05-20 | 1988-05-20 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618214B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU710431B2 (en) | 1996-03-26 | 1999-09-23 | Fourie, Inc. | Display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4928278A (ja) * | 1972-07-08 | 1974-03-13 | ||
| JPS51137384A (en) * | 1975-05-23 | 1976-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Semi conductor device manufacturing method |
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
-
1988
- 1988-05-20 JP JP63124323A patent/JPH0618214B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4928278A (ja) * | 1972-07-08 | 1974-03-13 | ||
| JPS51137384A (en) * | 1975-05-23 | 1976-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Semi conductor device manufacturing method |
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01103874A (ja) | 1989-04-20 |
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