JPS6231506B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はMOS型半導体装置その製造方法に関
し、シリコン・ゲートの如き自己整合プロセスの
より改善された方法およびそれに基づく新規な構
造を提供することを目的としたものである。

通常の自己整合プロセスに於ては、半導体基板
上にゲート絶縁膜を介して例えば多結晶シリコン
のゲートパターンを形成し、そのゲートパターン
そのものを拡散マスクとして不純物を導入してソ
ース・ドレイン拡散層を形成する。その際、ゲー
ト絶縁膜の上面は多結晶シリコンに覆われている
がその側面は高濃度の不純物にさらされる。この
ためゲート絶縁膜の耐圧低下がもたらされること
が知られている。これを避けるには拡散層の濃度
を下げればよいが、そうすると抵抗の増大の如き
他の問題をひきおこす。

ソース・ドレイン方向のゲートパターンの巾、
すなわちゲート長をＬ_Gとし、ソース・ドレイン
拡散層の横方向ひろがりをｌ_Jとすると、ソー
ス・ドレイン間の実効チヤネル長Ｌ_effは次式で
表わされる。

Ｌ_eff＝Ｌ_G−２・ｌ_J (1) MOS型電界効果トランジスタの特性は実効チ
ヤネル長Ｌ_effにより規定されるのは云うまでも
なく、特性を揃えるためには高精度に実効チヤネ
ル長を形成する必要がある。そのためには、出来
るだけ少数の因子で実効チヤネル長が決められる
様な構造や製造方法が好ましい。式(1)は、Ｌ_eff
が二ケの因子Ｌ_G、ｌ_Jに依存している事を意味し
ているが、ｌ_Jを少さくすることによりその寄与
を少なくしてほとんどＬ_Gのみに依存する様な一
因子型にする方が良い。しかしソース・ドレイン
拡散層を浅くすると電極配線のつき抜けが起こ
り、拡散層―基板間が短絡する。そこで、ゲート
近傍に於ては浅く、電極配線とのコンタクト形成
領域では深くソース・ドレイン拡散層を形成する
方法がとられている。しかしそのためにはフオト
マスク（ガラス乾板）が１枚余分に必要であり、
深い拡散層とゲートとの相対位置がマスク合せに
より決まるのでマスク設計上寸法に余裕を取つて
おかねばならず、高密度化に適さなくなる。

これに対して従来提案されている解決法の一つ
に、多結晶シリコンゲートのパターンを形成した
のち、全面に熱酸化膜を成長せしめ、多結晶シリ
コン上の方が単結晶基板上よりも酸化膜が厚く成
長することを利用する方法が特開昭52―22481号
に示されている。この方法は基板上の酸化膜を弗
化水素溶液でエツチし除去した時点でエツチング
を停止することにより、多結晶シリコンゲート上
にのみ酸化膜を残すことが出来る。かくしてゲー
トの側面を酸化膜で覆い、ゲート直下のゲート絶
縁膜が高濃度不純物に直接さらされることから保
護することが出来る。しかしこの場合、ゲート側
面の酸化膜の厚みは、酸化膜の成長条件とエツチ
ング条件の二つの要因によつて規定されるので精
密に形成する事が困難である。また、多結晶シリ
コンの熱酸化に於て酸化膜は成長時に膨張するの
で、ゲート側面の酸化膜を余り厚くするとゲート
近傍に歪力が加わり好ましくない。他方薄くした
のではゲートとソース・ドレイン間の耐圧が低く
実用に供する事が出来ない。

上記目的を達するための本発明の基本的構成
は、ゲートパターン形成後全面に絶縁膜を堆積被
着せしめ、基板表面にほぼ垂直に入射するエツチ
ングガスによりドライエツチングを行ない、ゲー
トおよびゲート絶縁膜側面を覆う如く絶縁膜を形
成してのち、不純物を導入してソース・ドレイン
拡散層を形成することから成る。

以下実施例により詳細に説明する。第１図は本
発明によるMOS型電界効果トランジスタの作成
を工程順に示したものである。例としてＮチヤネ
ルについて説明する。

(A) ｐ型の（100）面を有するシリコン基板の所
望の位置に、周知の選択酸化法により素子間分
離用のフイールド酸化膜２を形成する。その後
基板１を再び酸化して約1000Åの厚さのゲート
酸化膜３を成長せしめる。

(B) この上から約5000Åの厚さの多結晶シリコン
膜４を周知の気相成長法により堆積せしめ、ゲ
ートパターンを形成するためのフオトレジスト
パターン５を写真蝕刻法により形成する。

(C) フオトレジストパターン５をマスクとして多
結晶シリコン４をエツチする。この時、フレオ
ン系のガスによるドライエツチングあるいは硝
酸―弗酸系の化学液のいづれでも良いが、多結
晶シリコン膜４のエツチング面と基板１の表面
とのなす角が出来るだけ90゜に近くなる様な条
件を選ぶ。その結果、多結晶シリコン膜４から
ゲート４′が形成されそのゲート４′の側面４′
ｂは基板１表面に対してほぼ直角をなす如く急
峻な面となる。

この後次の工程に移る前に、ゲート４′をマ
スクとしてゲート酸化膜３を選択的に除去して
も良いが、ここではそのまま残しておく。

(D) この上から絶縁膜、例えばシリコン酸化膜６
を気相成長法により所望の膜厚になる如く堆積
せしめる。この際、ゲート４′の上面４′ａやゲ
ート酸化膜３の如き水平面上に於ける膜厚とゲ
ート側面４′ｂ上に於ける膜厚が出来るだけ異
ならない条件を選ぶ方がよい。そのためには常
圧の気相成長法よりも0.1torr程度のガス圧で
行う減圧気相成長法の方がより適している。

(E) 次に、基板１表面に対してほぼ垂直にエツチ
ングガスを入射せしめて酸化膜６をドライエツ
チングにより選択的に除去する。ここではゲー
ト４′近傍のみを拡大して示してある。ドライ
エツチングとしては、アルゴンイオンの如き不
活性ガスの衝突エネルギーを利用するイオン・
ビーム・エツチングやスパツタリングの如き方
法と、主としてフレオン系のガスの化学反応を
利用する反応性スパツタリングやプラズマエツ
チングの如き方法とがある。前者の方法はエツ
チングの選択性が少なく適用対象に限定があり
またプラズマエツチングではガスの運動方向に
指向性がなくエツチングは等方的に進行する。
これに対して平行な二つの電極間に試料が置か
れる反応性スパツタリングでは、条件により基
板１の表面にほぼ垂直にエツチングガスを入射
せしめる事が出来かつエツチングの選択性もあ
るので本発明にとつて都合が良い。ガスとして
フレオンCF₄を用い、0.01〜0.03torr程度のガ
ス圧力で、電極上にテフロンを敷いた状態で高
周波電力400Wのとき、酸化膜のエツチング速
度は900Å／分程度である。この条件の様に低
いガス圧力に於てはエツチングガスはほとんど
基板表面に垂直に入射する。従つてゲート４′
の上面４′ａおよびゲート酸化膜３上に於ける
酸化膜６の面６ａおよび６ｃにはエツチングガ
スが垂直に入射するが、ゲート４′の側面４′ｂ
とほぼ平行な傾斜面６ｂはガスの入射方向と平
行に近く、単位面積当りのガスの入射量が極め
て少なくエツチング速度が遅い。従つて傾斜面
６ｂの垂直方向への後退速度が遅いので、図に
於て右方へはほとんど進まず、表面６ａ，６
ｂ，６ｃの最初の形状がほぼ保たれたまま下方
へ平行移動する。エツチング時間の推移t₁→t₂
→t₃と共に点線で示した如くエツチングが進行
し、ゲート４′の上面４′ａに於て酸化膜６がほ
ぼ除去された時刻をt₃とすると、６′で示す形
状に酸化膜６が残される。時刻t₃又はそれをや
や超過した時刻にドライエツチングを停止し
て、ゲート４′の側面４′ｂおよびその近傍のゲ
ート絶縁膜３のみを覆う如き酸化膜の微細絶縁
膜パターン６′を形成する。かくして形成され
たパターン６′の巾Ｗはゲート側面４′ｂ上にお
ける酸化膜６の厚さにほぼ等しい。

(F) この後、ゲート４′および絶縁膜パターン
６′をマスクとしてイオン注入法又は熱拡散法
により燐又は砒素を導入してソース・ドレイン
拡散層７および８を形成する。この時いづれの
方法によるにしても、拡散層７および８の横方
向ひろがりｌ_Jが酸化膜パターン６′の巾Ｗより
も大きくなるよう接合深さを調節しておく。す
なわち、ｌ_J＞Ｗ。

(G) 再び酸化膜９を気相成長法により堆積せしめ
て、写真蝕刻法により所望の位置にコンタクト
開孔部２０，２１を設け、ソース・ドレイン、
ゲート電極１０，１１，１２を形成して完了す
る。

酸化膜６はゲート側面４′ｂ上に於ては、ゲー
ト上面４′ａの如き水平面上におけるよりも１〜
２割程度薄いが、その比率は酸化膜の成長条件が
一定であればほぼ定まつているので、水平面上で
の膜厚を監視することにより微細パターン６′の
巾Ｗを所望の値に制御することが出来る。

第１図Ｆで明らかな如く、ソース・ドレイン拡
散層７および８を形成する際に、ゲート４′の側
面４′ｂが酸化膜パターン６′により覆われている
ため、ゲート４′直下に於てはゲート酸化膜３は
直接高濃度不純物にさらされない。

また、微細パターン６′の巾Ｗを導入すると、
式(1)に対して、第１図の構造に於ては次の関係が
得られる。

Ｌ_G＋２・Ｗ＝Ｌ_eff＋２・ｌ_J (2) 即ち、 Ｌ_eff＝Ｌ_G−２（ｌ_J−Ｗ） (2)′ ここで、既に述べた如く、ｌ_J＞Ｗが満たされ
ねばならない。そうでなければ、ゲート４′と拡
散層７，８がオフセツトになり正常な特性が得ら
れない。さて、式(2)′を式(1)と比較すると、ｌ_Jの
代わりに（ｌ_J−Ｗ）を代入した形になつている
事が判る。従つて、ｌ_JがＷよりわずかに大きい
程度であれば、Ｌ_Gに比して（ｌ_J−Ｗ）が十分小
さくなり、Ｌ_effはほとんどＬ_Gにのみ依存する様
な一因子型になる。この事は、高密度化又は高速
化するためにゲート長Ｌ_Gを短かくした時に特に
重要である。というのは、その場合、ドレイン・
ソース間耐圧のみならず、MOS型電界効果トラ
ンジスタの重要な特性である閾値Ｖ_Tも実効チヤ
ネル長Ｌ_effに依存するから特に高精度にＬ_effを
得る必要があるからである。

本発明の他の実施例について説明する。第１図
Ｃの状態で、ゲート４′およびフイールド酸化膜
２をマスクとして基板１に、砒素Ａ_Sやアンチモ
ンＳ_bの如く拡散係数の出来るだけ小さい不純物
を導入する。これには熱拡散法、ドープトオキサ
イド法又はイオン注入法のいづれでも良いが周知
の如く、高精度が必要な場合にはイオン注入法が
望ましい。不純物濃度は10¹⁹〜10²⁰cm^-3程度で、
後に形成するソース・ドレイン拡散層よりもやや
低濃度にしておく。かくしてソース・ドレインの
一部となる浅い拡散層１３，１３′が形成され
る。この状態を第２図Ａに示す。

次に第１図のＤ，Ｅ，Ｆの工程に従い、Ｆに於
てソース・ドレイン拡散層７，８を燐不純物を導
入して形成する。この時、拡散層７，８と先に形
成した浅い拡散層１３は同一導電型の不純物を含
んでいるので電気的に接続される。拡散層７，８
の横方向拡がりｌ_Jは、酸化膜の微細パターン
６′の巾Ｗよりも小さくなる如く拡散条件を選
ぶ。浅い拡散層１３，１３′もこの工程に於ける
熱処理を受けるので拡散深さが増すが、その不純
物の拡散係数が小さいので、ゲート４′の下への
拡がりl′_Jはきわめて小さい。この状態を第２図
Ｂに示す。この場合Ｌ_effは次式で表わされる。

Ｌ_eff＝Ｌ_G−2l′_J (3) ここでl′_Jは極めて小さく出来るので、Ｌ_effは
ほとんどＬ_Gで決まる。ソース、ドレイン拡散層
７，８の接合深さｘ_Jは第１図の場合と較べて浅
くなるが、ｌ_Jを出来るだけＷに近づける事によ
り、電極形成時の合金反応を防止出来る程度に深
くすることは可能である。

上記の説明に於ては、酸化膜６を堆積せしめる
以前に浅い拡散層１３が形成される方法によつた
が、他の方法も可能である。例えば、酸化膜６と
して、少くとも一部に於て砒素を含むドープトオ
キサイドを用いても良い。その場合、浅い拡散層
１３，１３′は、ソース、ドレイン拡散層７，８
の形成時に同時に形成される。

また上記の説明に於てはソース、ドレイン拡散
層７，８を燐で、浅い拡散層１３を砒素やアンチ
モンの如く燐よりも拡散係数の小さい不純物で形
成したが、拡散係数には濃度依存性があり、低濃
度になる程拡散係数が小さくなることを利用し
て、いずれの拡散層も同一不純物で形成しても良
い。その場合は、例えば浅い拡散層１３の不純物
濃度を10¹⁸〜10¹⁹cm^-3になる如く制御し、他方ソ
ース・ドレイン拡散層７，８の方は10²⁰〜10²¹cm
^-3程度の高濃度にする。例えば燐を用いた場合、
この様に濃度を変えることにより拡散係数を４〜
６倍変化させられ、従つて接合深さを２倍以上変
えることが出来る。

第３図に本発明のさらに他の実施例を示す。

(A) 第１図Ｂで多結晶シリコン４を堆積せしめた
上からさらに酸化膜の如き第１の絶縁膜１４を
堆積せしめ、その後フオトレジストパターン５
を形成する。

(B) レジストパターン５をマスクとして第１の絶
縁膜をエツチし、そのまま続けて又は一旦レジ
ストパターン５を除去して多結晶シリコン４の
エツチングを行ないゲート４′およびその上面
を覆う第１の絶縁膜１４を形成する。この時ゲ
ート酸化膜３のエツチングも行ない基板１の表
面を露出せしめる。

(C) この後、後で形成するソース、ドレイン拡散
層と同一導電型の不純物を含む第２の絶縁膜を
全面に堆積せしめ、第１図Ｄ，Ｅの工程同様
に、ゲート４′側面を覆う第２の絶縁膜６′を形
成する。なお第２の絶縁膜６′のすべてに不純
物が添加されている必要はなく基板１表面近
傍、すなわち膜の堆積の初期、例えばはじめの
0.1μのみに添加されていれば十分である。

(D) 次にコンタクト形成に必要な程度に高濃度の
ソース、ドレイン拡散層７，８を形成する。こ
の時の熱処理により、第２の絶縁膜６′下の領
域にその膜中の不純物が拡散されて浅い拡散層
１３，１３′が形成される。

この時ソース、ドレイン拡散層７，８の深さ
は、ゲート４′直下の領域には達しない様に、
第２の絶縁膜６′の巾Ｗよりやや小さくしてお
く。そうする事により第２図Ｂに示した構造と
同様の構造が得られる。

(E) ゲート４′へのコンタクト開孔部はソース、
ドレイン拡散層７，８からやや離れた領域に形
成されるものとして、第３図ではソース、ドレ
イン電極１０，１１のみが示してある。ゲート
４′は上面および側面に於て絶縁膜１４′，６′
に完全に覆われているため、この図の如くソー
ス、ドレイン電極１０，１１がゲート４′上へ
延在していてもゲートとソース又はドレイン間
が短絡する事はない。この実施例に於ては、コ
ンタクト開孔部２０，２１の一辺が絶縁膜６′
により構成されている。このため第１図Ｇの如
く写真蝕刻法によつてコンタクト開孔部２０，
２１を形成する際のマスク合せ誤差を見込んで
おく必要がないので素子寸法がソース、ドレイ
ン方向に於てより短縮される。ゲート４′への
コンタクト形成については同様であるので素子
形成に必要な基板１の面積が減少することにな
り、この実施例は半導体装置の高密度化に特に
有効である。

なおゲート側面の絶縁膜６としては酸化膜の
みならず窒化膜その他の絶縁膜が適宜使用可能
である。

さて、以上のように、ソース、ドレイン拡散層
７，８は電極配線と良好なコンタクトを形成する
ため高濃度であるが、本発明に於てはゲートパタ
ーン側面に絶縁膜のマスクが形成された構成にな
つているので、ゲート直下のゲート絶縁膜はその
高濃度不純物に直接さらされることがない。従つ
てゲート絶縁膜の耐圧が、膜本来の値に維持され
る。MOS型半導体装置に於ける故障原因の大き
な割合をゲート絶縁膜の耐圧不良が占めているの
で、本発明はMOS型半導体装置の良品率、信頼
性の向上に寄与する。

また本発明によればゲート側面の絶縁膜パター
ン６′により、ソース、ドレイン拡散層の接合深
さｘ_Jを電極配線とのコンタクト形成にとつて望
ましい程度に深く形成しつつ、ゲート直下内への
横方向拡がりを十分小さく出来る。それにより実
効チヤネル長Ｌ_effはほとんどゲート長Ｌ_Gにのみ
依存する構成であるので、ゲートパターンを高精
度に形成することにより、所望の実効チヤネル長
が高精度で得られる。MOS型半導体装置の諸特
性は実効チヤネル長に依存しているので、素子間
の特性を揃えることが容易になり、設計値通りの
特性が得やすくなるので製造工程の良品率が向上
する。この効果は、高密度化するために寸法を微
細化しゲート長が短かくなつた場合に特に重要で
ある。

さらに本発明は、ゲート側面の絶縁膜パターン
直下近傍に浅い拡散層を形成することにより、ゲ
ート直下への拡散層の拡がりをより精密に制御し
て、さらに高精度の実効チヤネル長形成が可能で
ある。しかも、これらの効果をもたらしたゲート
側面およびその近傍のみを覆う絶縁膜の微細パタ
ーンの形成は自己整合的で特別のマスクを追加す
ることなくなされる。それも全面に絶縁膜を堆積
せしめたのち、基板表面に垂直に入射するエツチ
ングガスでドライエツチングを行うだけで良く、
極めて簡便かつ制御性の良い方法である。

また、ゲート側面の絶縁膜パターンの巾Ｗはそ
の絶縁膜の厚さにほぼ等しく形成されるので膜厚
の制御によりその巾が高精度に得られる。第１図
の方法の如くソース・ドレイン拡散層の横方向へ
の拡がりｌ_Jを出来るだけＷに近づける方が良い
場合があるが、その様な場合、パターン巾Ｗが精
度良く形成されているのでｌ_Jに余分な余裕を見
込む必要がなく、（ｌ_J−Ｗ）を最小限に抑えるこ
とが出来る。

さらに、本発明はゲート上にあらかじめ絶縁膜
を形成しておきゲートをすべて絶縁膜で覆う事に
より、ソース、ドレイン拡散層へのコンタクト開
孔部が自己整合的に形成されるので、素子の高密
度化にも有効である。この本発明の構成では多結
晶シリコンの熱酸化を行う必要がないので、熱酸
化膜の成長に伴う膜の膨張による歪みの発生ある
いはゲート耐圧の低下などの従来の欠点はない。
さらに、ゲート側面を覆う絶縁膜として酸化膜の
みならず窒化膜も用いることが出来るのでアルカ
リ、イオンその他の外部汚染のゲート絶縁膜への
浸入が防止され特性の安定化に有効である。

さらに本発明においては、ゲート側面の上記絶
縁膜パターン直下近傍に形成される拡散層をソー
ス・ドレインより低濃度とし、ソース・ドレイン
からゲート直下領域方向への不純物分布の傾斜を
より緩やかにし、ドレイン近傍の電界強度を緩和
することにより、短チヤネルにおいて特に問題と
なるドレイン耐圧の低下を防止する効果を生じ
る。

以上の様に本発明は短チヤネルMOS型半導体
装置の種々の問題を解決した産業上の価値の高い
ものである。

【図面の簡単な説明】

第１図Ａ〜Ｇは本発明の一実施例にかかる
MOSトランジスタの製造工程図、第２図Ａ，Ｂ
は浅い拡散層を付加した他の実施例の要部工程
図、第３図Ａ〜Ｅはゲートを絶縁膜で覆つたさら
に他の実施例の工程図である。 １……Ｐ型シリコン基板、３……ゲート酸化
膜、４……多結晶シリコン膜、４′……ゲート、
４′ｂ……ゲートの側面、６……気相成長シリコ
ン酸化膜、６′……微細絶縁膜パターン、７，８
……ソース、ドレイン拡散層、１０，１１，１２
……ソース、ドレイン、ゲート電極、１３，１
３′……浅い拡散層、１４……絶縁膜、２０，２
１……コンタクト開孔部。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上にゲート絶縁膜を介してゲート
   を設けた後、上記基板全面に絶縁膜を堆積せし
   め、上記基板にほぼ垂直にエツチングガスを入射
   せしめて上記絶縁膜のドライエツチングを行なつ
   て上記ゲートの側面を覆う如く絶縁膜パターンを
   形成し、上記ゲートおよび絶縁膜パターンをマス
   クとして上記基板表面に不純物を導入してソー
   ス、ドレインを形成してなるMOS型半導体装置
   の製造方法。 ２ 絶縁膜を堆積せしめる前にゲートをマスクと
   してソース、ドレインと同一導電型の不純物を上
   記基板表面に導入して浅い又は上記ソース、ドレ
   インより低濃度の不純物層が形成され、さらに上
   記ゲート直下の領域に上記ソース、ドレインが達
   しないように形成される特許請求の範囲第１項に
   記載のMOS型半導体装置の製造方法。 ３ 絶縁膜の少くとも一部にソース、ドレインと
   同一導電型の不純物が添加されていて、ゲートお
   よびその近傍のみを覆う如く形成された絶縁膜パ
   ターン下の基板表面に上記不純物が拡散されて浅
   い又は上記ソース、ドレインより低濃度の不純物
   層が形成され、さらに上記ゲート直下の領域に上
   記ソース、ドレインが達しないように形成される
   特許請求の範囲第２項に記載のMOS型半導体装
   置の製造方法。 ４ ゲート上面のみをあらかじめ第１の絶縁膜で
   覆つておいてのちゲート側面を覆う如く第２の絶
   縁膜を形成することにより上記ゲート周囲を絶縁
   膜パターンで覆い、上記ゲート周囲の絶縁膜パタ
   ーンが、ソース、ドレインへのコンタクト開孔部
   の少くとも一辺をなしている特許請求の範囲第２
   項に記載のMOS型半導体装置の製造方法。