JPH0636425B2 - Ｃｍｏｓ装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＣＭＯＳ集積回路技術に関する。

シヨートチヤンネル及び高電圧ＭＯＳ技術の両方で認め
られている問題点は、ドレインとチヤンネルの境界で衝
突イオン化現象（インパクト・アイオナイゼーシヨン）
が起こることである。これは、この境界で通常高ピーク
の電界ができるとゲート酸化物内にホツトキヤリアが注
入されるようになり（装置の操作過程に従つて装置閾値
にシフトをおこし）かつ、アバランシエ降伏電圧を下げ
寄生基板電流を増加させる為である。ゲートによつて電
界が作り出されると電子なだれが起こりドレインの境界
内に流れこむという問題の発生を増加させる。この問題
はドレインの境界が通常、ゲートの電界が最大となるゲ
ートの端部に非常に近接してできる場合には、特に重大
である。全てのこれらの効果は、特に、幾何学的寸法が
小さく（例えば、５ボルトでチヤンネル長が１ミクロ
ン）高電圧を用いる（例えば２０ボルトでチヤンネル長
が４ミクロン）場合のＣＭＯＳ技術でＮチヤンネル装置
を作る時に問題となる。

デジタルＣＭＯＳ回路では、Ｎチヤンネル及びＰチヤン
ネル装置は、両方ともオンになる時に切り換わる為の過
渡期間の間、衝突イオン化によつて寄生基板電流が流れ
る。これによつてフローテイングノードにラツチアツプ
やバイアス除去又は、放電を起こすことのある「基板バ
ウンス」が発生するようになる。（これがＰ＋基板上に
設けたエピ層を使用する理由である。）アナログ回路で
は、Ｎチヤンネルソースフオロワー形構成は、かなりの
寄生基板電流が絶えまなく流れるようにバイアスがかけ
られているので可能性としては、事態はさらに深刻であ
る。たぶん全ての問題のうちで最も重大な影響は、長時
間にわたり閾値を変化させ、相互コンダクタンスの低下
をおこす可能性のあるホツトキヤリアのゲート酸化物内
への注入に関するものである。当然ながら、これら全て
の問題は、供給電圧が一定に保たれるようにゲート酸化
物が設計される場合はさらに重大な問題となる。

衝突イオン化の係数は、正孔より多い分の電子の量には
ほぼ比例するのでＮチヤンネル装置は、高い供給電圧を
用いるシヨートチヤンネル装置を現実に構成する上で限
界があった。本発明は、「ホツトキヤリアに強い」ＣＭ
ＯＳ工程でＮチヤンネル装置を作るＣＭＯＳ技術を提供
する。これらの技術ではチヤンネルとＮ＋ソース／ドレ
イン領域の間に低レベルにドーピングされたＮ領域が形
成される。この構造は、ドレインピンチオフ領域の高い
電界がＮ−拡張領域内まで広がるようにし、これによっ
てドレイン降伏電圧を引き上げ衝突イオン化を減少させ
その結果高エネルギーを費す電子の放出を減少させてい
る。これらの好都合な構成は低レベルのドーズでリンブ
ランケツト注入を行うことによつて得られ追加のマスク
付加工程を必要としない。

ＮＭＯＳ装置の従来技術におけるこのような性質に関す
る問題には、かなりの開発努力が払われてきた。例えば
この中でも参考として使用されている米国特許第４，３
５６，０４０号はゲートとドレインとの重なりを少なく
する為、又はゲート／ドレインの下からはみだすように
ゲートのサードウオール酸化物を使用することが示され
ている。オグラその他の（１９８０年）ＩＥＥＥジヤー
ナル オブ ソリツドステートサーキツト、ＳＣ−１５
巻の４２４頁以下に掲載される「低レベルにドーピング
されたドレイン／ソース（ＬＤＤ）絶縁ゲート電界効果
型トランジスタ」という論文とこの中で引用する全ての
参考文献は、低レベルにドーピングされたドレイン領域
を持つ構成を開示し、この構成の利点について説明す
る。他の技術としては、サイドウオール酸化物が部分的
に注入をさえぎりながらリーチスルー注入を行うことに
よって形成される低レベルにドーピングされたドレイン
領域の形成工程の関し特に説明する。

ＣＭＯＳ工程に低レベルにドーピングされたドレイン構
成を含ませる為にはいくつかの特別な問題が存在するが
これらの特殊な問題を解決することが本発明の目的であ
る。

特に本発明の目的は、ＣＭＯＳ工程内に低レベルにドー
ピングされたドレインの拡張領域（ＬＤＤ領域とよぶ）
を形成する方法を提供する。

本発明の第２の目的は、追加のマスク付加工程を必要と
せずにＣＭＯＳ工程内にＬＤＤ領域を形成する方法を提
供する。

上記で説明した通りＣＭＯＳ技術で特に問題となること
は、上記で示した様に正孔に関する衝突イオン化係数が
電子の係数よりずつと小さい為に、Ｎチヤンネル装置だ
けはドレインの境界部分にＬＤＤ領域をつくる必要があ
る点である。

故に、本発明の目的は、Ｐチヤンネル装置にはＬＤＤ領
域を形成せずＮチヤンネル装置のみにＬＤＤ領域を形成
するＣＭＯＳ装置の製造方法を提供することである。

本発明の他の目的は、追加のマスク付加工程を必要とし
ないでＰチヤンネル装置を除きＮチヤンネル装置のみに
低レベルにドーピングされたドレイン領域を形成するＣ
ＭＯＳ装置の製造方法を提供する。

低レベルにドーピングされたドレイン領域を使用する上
で他の問題点としては、この領域によって、種々の面で
装置の特性が劣化するということである。特に、装置の
直列抵抗がかなり上がることがあり装置の相互コンダク
タンスも下がつてしまう。これらは両方ともＬＤＤ領域
の長さに関連する、即ち、ＬＤＤ拡張領域は、装置の動
作電圧を考慮すると必要以上あまり長くしないことが望
ましい。特にＬＤＤ領域がゲート及びソース／ドレイン
領域とセルフアラインでない場合には、少なくとも２つ
のアライメントトレランスの幅を持たなければならな
い。なぜならさもなけば通常のアライメントの誤差がＬ
ＤＤ領域をまつたく持たない装置をいくつか作ってしま
うことになるからである。このような装置は、動作しな
いので歩留まるを悪下させる。故に低レベルにドーピン
グされたドレイン拡張領域がゲートにまた更にソース／
ドレイン領域にセルフアラインして形成されることは、
非常の望ましい。

本発明の他の目的は、低レベルにドーピングされたドレ
イン拡張領域がゲートとソース／ドレイン領域の両方に
セルフアラインするＣＭＯＳ工程技術を提供することで
ある。

本発明の他の目的は、追加マスク付加工程を全く必要と
せずにＮチヤンネル装置内でのみ、低レベルにドーピン
グされたドレイン拡張領域がゲート領域及びソース／ド
レイン領域の両方にセルフアラインとなり、Ｐチヤンネ
ル装置ではその様にならないＣＭＯＳ技術を提供するこ
とである。

上記の問題は、高電圧装置では、特に重大である。高電
圧ＣＭＯＳ装置は、民生装置、制御装置及び電気的雑音
が非常に多い環境で使用される装置等を含む多数の応用
例に於て要望がある。しかしながら、高電圧ＣＭＯＳ工
程の幾何学的寸法をＬＳＩレベルの集積化に適当な幾何
学的寸法レベルまで上げることは、非常に困難である。
さらに、歩留まりに製造されるチツプ当りのコストをか
けた値が許容できる範囲の低い総コスト値を示さない限
り技術的には可能であるチツプも無用の長物となつてし
まうので、高電圧ＣＭＯＳ工程に使用するマスク数は、
厳密に制御されなければならない。即ち、高電圧ＣＭＯ
Ｓの応用例に関して守らなくてはならない特徴は、マス
ク数が少なく、幾何学寸法が小さいという組合せである
ということである。

故に本発明の目的は、マスク数が少なく比較的幾何学的
寸法が小さい高電圧ＣＭＯＳ技術を提供することであ
る。

ＬＤＤ領域の長さは、高電圧ＣＭＯＳ工程で特に問題と
なりうる。これは、非常に高い電圧での応用工程では、
チヤンネルとＬＤＤ領域の境界に必要な段階ドーピング
分布ができるようにＬＤＤ領域の形成には、典型的には
低いドーパント濃度が使用されるが、このように低いド
ーパント濃度を用いるとＬＤＤ領域自体の内部が必然的
に非常に高い抵抗を持つようになり、故にＬＤＤ領域の
長さが長くなるにつれ装置の直列抵抗もひどく高くなつ
てしまう為である。一方、所望の傾斜したドーパント分
布はその為に先端部がなくなつてしまうので、高電圧装
置内のＬＤＤ領域が短かくなりすぎないようにする必要
がある。即ち、ソース及びドレイン側のＬＤＤ領域の実
質的な全体的幅が増加すると装置内の直列抵抗が上がる
が、この値は両側のＬＤＤ領域の幅を単に最小にしたと
仮定しても必要とされる抵抗よりかなり高い値であるか
ら、セルフアラインでないＬＤＤ領域の使用は高電圧工
程に最も適している。

本発明によれば浅い低レベルのｎ型イオン打込とｐ型の
カウンタドーピングと多結晶シリコンゲートの側壁上へ
の酸化物マスク形成とｎ型イオン打込みとを含むＣＭＯ
Ｓ装置の製造方法が得られる。このように本発明によれ
ば、低レベルにドーピングされたドレインをｎチヤンネ
ルの装置には備え、ｐチヤンネルの装置には備えないＣ
ＭＯＳ装置を、マスクを余分に必要とすることなく製作
できる。従つて、歩留りや製造効率を低下させることな
く、低レベルにドーピングされたドレイン拡張領域を作
ることが可能となる。

好ましい実施例の説明 本発明は、チヤンネル長が４ミクロンで１８ボルトで操
作される装置に最適である高電圧ＣＭＯＳ工程に関し説
明する。しかしながら本発明の工程は、もつと高い又は
低い操作電圧に適する様に比例的に規模の変更か可能で
ある。即ち、本発明の好ましい実施例である高電圧ＣＭ
ＯＳ工程は、以下で説明する通り１０ボルトで操作され
チヤンネルが２ミクロンの工程または１４ボルトで３ミ
クロンの工程に簡単に比例的拡大縮小が可能である。更
に、Ｎ型及びＰ型ソース／ドレイン領域及びＬＤＤ拡張
領域が形成される厳密な一連の工程段階は、他の高電圧
ＣＭＯＳ工程に挿入することができる。即ち、浅い高レ
ベルにドーピングされたタンクを持つエピタキシヤルツ
インタブ工程を使用することが好ましいが、この特徴は
必ずしも絶対必要とされるものではない。

本発明に従つてソース及びドレイン領域とＬＤＤ拡張領
域を形成する一連の工程段階がまず最初に説明され、こ
こで説明される好ましい実施例として想定される一般的
高電圧ＣＭＯＳ工程の流れを次に説明する。

第１図に至る工程として、Ｐ＋型基板１の上にＰ−型の
エピ層２が形成され、厚いフイールド酸化物３に囲まれ
たモード部にＰ型ウエル４及びＮ型タンク５が選択拡散
により形成される。モート部にゲート酸化物層６、ポリ
シリコンゲート層７がレジスト８により形成される。

ポリシリコンのゲート層７のパターン形成までの本発明
の工程の流れは、本実施例では、１９８２年２月１日出
願の米国特許出願第３４４，５８８号（特開昭５８−１
６９９２８「高電圧ＣＭＯＳ工程」これはこの中で参考
として示す）に説明されるものと、本質的に同一であ
る。

ポリシリコンゲート層７がパターン形成された後で、ゲ
ート酸化物を通してのリーチスルー注入として低レベル
にドーピングされたドレイン注入（ＬＤＤ注入）が行わ
れるので露出された薄いゲート酸化物（図示せず）は、
とり除かないのが好ましい。（ゲート酸化物を除去しな
い理由はゲート酸化物の形成した時の状態を保つ為であ
る）しかしながら、このことはここではあまり重要でな
い。

ポリシリコンのパターン形成をおこなつた後でポリ層上
のフオトレジスト層を所定位置に残し、露出されたゲー
ト酸化物はエツチングされとり除かれる。低レベルのリ
ン又はヒ素注入例えば８×１０¹²／cm²の濃度で６０Ｋ
ｅＶを用いて実行される。この注入は、第１図に示す通
りポリゲ−トの端部にセルフアラインされる。

リンの方が拡散率が高い為チヤンネル／ＬＤＤ領域の接
合部によりなだらかな匂配で変化するドーピング濃度分
布を示すので低レベルにドーピングされるドレイン注入
にはヒ素よりリンを使う方がやや望ましいと考えられて
いる。

ヒ素とリンの両方を含むＬＤＤ注入の使用は本発明の他
の実施例である。この実施例もまたＬＤＤ／チヤンネル
の境界にさらによりなだらかな勾配を示すドーピングレ
ベルの変化が現われる。

即ち、リンがヒ素より高い拡散率を持つのでリンのみを
含む領域は、リンとヒ素の両方を含む領域の周囲の少し
外側に広がるように形成される。再びこれによつて電位
差が存在する領域が広がりピークの電界は低くなる。

一般にＬＤＤ注入を行う深さ及び注入量は、ＬＤＤ領域
内のソース領域の深さよりいくらか浅い位置にソース／
ドレインの形成に通常使用されるドーパント濃度よりず
つと低いドーパント濃度で注入領域ができるように選択
される。例えば１８ボルトでの操作に使用される４ミク
ロンの装置を使う本実施例では、低レベルにドーピング
されたドレイン領域内のドーパント濃度は、ほぼ１×１
０¹⁷／cm³である低レベルにドーピングされたドレイン
領域の深さは、ほぼ０．１５〜０．２ミクロンである。
（ＬＤＤ領域の深さがソース／ドレイン領域の深さより
ずつと深くならない限り）もつと深いＬＤＤ領域も、非
常に良好に使用可能であるがもつと深いＬＤＤ領域を形
成するとＬＤＤ注入の横方向における拡散を制御するの
が困難となる。

構造的に低レベルにドーピングされたドレイン領域は、
本質的にこれらの機能を行つている。；第１のチヤンネ
ルとＬＤＤ領域との境界でドーパント濃度の変化がなだ
らかでなくてはならない。上記で説明した通りドーピン
グの分布が徐々に変化していると、電位も少しづつ変化
するのでピーク電界を下げることができる。第２の高い
レベルにドーピングされたドレインは、ゲートの端部か
ら物理的にとり除かれるのでドレインの端部にあらわれ
るゲート電圧による電界は かなり低くなる。即ち、高レベルにドーピングされた
（典型的には１×１０¹⁹／cm³）ドレイン領域に至るま
での過渡部分はＬＤＤ領域が使用されない時は、（ゲー
ト端部の）最大ゲート誘導電界ができる位置と物理的に
非常に接近してできるのでＬＤＤとドレインの境界のド
ーピングの高い部分と低い部分との接合をただ単に物理
的に分離するだけでもそれ自体有効な点である。第３
に、ＬＤＤ領域自体が典型的にチヤンネルとドレインの
間にいく分かの電圧降下（Ｖ＝ＩＲ）を作るように低レ
ベルでドーピングが行われる。この電圧の低下は装置の
性能を低下させるがＬＤＤとチヤンネルの境界に於てお
こる電圧の降下をわずかながら（例えば略１ボルト）減
少させる。第４に、ソースとドレインの間を物理的に広
くあけて分離しておくと、わずかにパンチスルー電圧も
上がる。第５にＬＤＤ領域がゲートによつて誘導された
容量的負荷を減少させ、動作速度が向上する傾向にあ
る。

二重注入が使用される場合は、それぞれのエネルギーは
リンとヒ素の注入に対し距離まで注入が行われるように
選択されるのが好ましい。この場合、ＬＤＤ領域内の全
ドーパント濃度は１×１０¹⁸／cm³内外までになるよう
に選択可能である。しかしながら、説明した通り、ＬＤ
Ｄ領域の抵抗（ドーパント濃度）は特に所望の回路の制
約に本発明を適合させるように変更可能である。即ち、
低いドースでのＬＤＤ注入では、より滑らかな勾配のド
ーパント分布をＬＤＤ／チヤンネルの境界に作ることが
でき、故にこの境界にはピークが低い電界ができるがそ
のかわりに相互コンダクタンス及び直列抵抗の値は下が
る。

二重注入（リンとヒ素）が使用される場合、上記で説明
した通り、更に好ましくこれらの効果が現われる。望ま
しくないＬＤＤ領域のサイド効果を減少させることがで
きる。即ち、ＬＤＤ領域を形成する為にリンとヒ素の注
入が使用される場合にはＬＤＤ領域内に、リンのみの注
入を行う場合に使用されるレベルより全体としてはわず
かに高いドーパント濃度は使用され、高い抵抗を持つＬ
ＤＤ領域は、最小限にとどめることができるので、直列
抵抗を下げることができる。

ブランケツト（全体的）ＬＤＤ注入が第１図のように行
われた後で、薄い酸化物層が例えばプラズマ又は低圧化
学気相成長法によつて全体的に等方向にデポジツトされ
る。好ましい実施例では、３００nmの厚さの酸化物層が
デポジツトされるが、この厚さは、厳格である必要はな
い。しかしながら、デポジツトされる酸化物の厚さは以
下で説明する通り形成されるサイドウオール酸化物の幅
と関連するので厳密に制御することが望ましい。所定位
置に酸化物１０が形成された後に、Ｐウエル４の上にＰ
＋ソース／ドレイン注入を行う為のマスク１１が設けら
れる。露出された等方向デポジシヨン酸化物１０は、エ
ツチングされとり除かれ、次に第２図に示す通り例えば
６７ＫｅＶで８×１０／cm²の濃度の二弗化ボロン注入
工程を用いてＮ−タンク５に対しＰ＋ソース／ドレイン
注入が行われる。（第３図ソース／ドレイン２４参照） Ｐ型ソース／ドレイン注入領域をマスクする為に使用さ
れたフオトレジスト１１がここでとり除かれＰウエル４
上のＮＭＯＳ装置領域をおおう等方向デポジシヨン酸化
物１０は、ゲートの側壁に細系状部分２０を残し部分的
にエツチングされとり除かれる。さらにＮ型注入の為の
マスク層２１が形成される。これら一連の工程は全てを
厳格に行う必要はなく、即ちＮ＋注入の為のマスク形成
工程を酸化物エツチングが行われる前に移動することも
できる。しかしながら、酸化物エツチングに関するパラ
メータは重要である。（第３図参照） ポリシリコンゲート層７は、ほぼ垂直な、サイドウオー
ルを残しパターンニングされる必要があるので異方性の
高いポリシリコンエツチング法を使用しなければならな
い。多数のこのようなエツチング法が当分野で知られて
いる。例えばポリシリコンはフレオン−１１の中でエツ
チングされる。

ポリシリコンのゲート線に沿つて垂直な側壁部が連なつ
ているということは、全体から酸化物がとり除かれた後
もゲートの側壁部にいくらか酸化物２０が細系状に残さ
れることになる。即ち、３００nmの酸化物が等方向にデ
ポジツトされた後で３００nmの酸化物がエツチングによ
つて除かれた場合最初に形成した酸化物の厚さとほぼ同
じ幅でゲートとゲート絶縁物とを加えた厚さと同じ高さ
の酸化物の被着部がゲートの壁部にまだ残ることにな
る。好ましくは、例えば５０％のオーバーエツチングで
絶縁物層の除去に必要とされるよりわずかに多く壁部を
エツチングする。これによつてその他残したくない残留
酸化物は例えばフイールド酸化物上等の酸化物は残さず
且つゲート壁部には、ある程度のサイドウオール酸化物
２０がまだ残される。（典型的なＬＯＣＯＳ工程のフイ
ールド酸化物は、小型化する為集積化が進んだここで示
す工程よりかなり、酸化物を垂直に形成する点で劣るこ
とに注意して欲しい。当然ながら、本発明は、広く種々
の絶縁層形成こうていに実施可能であり、ＬＯＣＯＳ工
程に限定して応用される意味ではない。

等方向デポジシヨン酸化物１０が所望の量以上にオーバ
ーエツチングされた場合、サイドウオール酸化物２０の
最も高い部分が除かれ低くなりこれらの厚さもわずかに
薄くなる。しかしながら本発明のこの好ましい実施例で
は、サイドウオール酸化物２０を通してのリーチスルー
注入を使用しないのでサイドウオール酸化物２０の高さ
を精密に制御することは、適当な高さ（例えばゲート酸
化物６の厚さの４倍以上）を持つかぎり、あまり重要と
されない。更に、当分野でよく知られている通りサイド
ウオールの幅は、オーバーエツチングには少ししか影響
を受けないのでエツチング期間又は最初に形成する等方
向デポジシヨン酸化物の厚さを精密に制御する必要がな
いことによつてＬＤＤ領域の幅は、わずかしか変わるこ
とはない。

故にヒ素のソース／ドレイン注入は、例えば１００Ｋｅ
Ｖで１×１０¹⁶／cm²という値で最後に行われソース／
ドレイン２２及びＬＤＤ領域２３が形成される。

本発明の好ましい実施例が使用された高電圧ＣＭＯＳ工
程は以下で詳細に示す。本発明に従つたＬＤＤ領域の形
成は、他の高電圧ＣＭＯＳ工程でも使用できるが本発明
に従うＬＤＤ形成工程と以下で示す高電圧工程との組合
せは、非常に有利に応用可能である。特に本発明は、同
じ操作電圧でかつ同じ密度でさらに装置の密度を上げる
ことができる。

ＬＤＤ拡張領域を使用することによつて他の動作上のパ
ラメータはそのままでチヤンネル長を短くすることがで
きる点に留意してほしい。即ち、タンク５の端部に間隔
をとる為のＰ＋注入に関するパラメータ等はＬＤＤ拡張
領域の拡散によつて影響をうけることはない。

本発明はその実施例において主として１８ボルトで動作
するので２０ボルト以上の降伏電圧及び閾値電圧が必要
とされる装置に最適な工程に関連し説明される。この好
ましい実施例では、４ミクロンの設計法が使用される。
しかしながら、本発明は、例えば１５ボルトで操作さ
れ、幾何学的寸法が３ミクロンであって、操作電圧がも
つと低くもつと小さな幾何学的寸法を持つ規模にも比較
的に変更可能である。

本発明は、好ましくは、Ｐ＋基板上にＰ−層を設けた構
造（Ｐ−オン Ｐ＋構造）を使用する。Ｐ−エピタキシ
ヤル層内には、Ｐ型ウエルとＮ型タンクの両方が注入に
よつて形成される。

本発明では、ポジテイブレジストを使うと９段階のマス
クを使いネガテイブレジストを使うと（電極層の形成に
２段階のマスクを使用するので）１０段階のマスクを使
つて二重ポリ層工程が可能となる。アルゴリズム的にマ
スクを作成することでパターン形成層の数を８層まで減
らすことができＮ＋ソース／ドレイン注入を使つて作ら
れたタンクへの接触を形成することができ、Ｐ＋ソース
／ドレイン注入を使つて作られたＰ−ウエルへの接触を
形成することができる。Ｎ＋及びＰ＋Ｓ／Ｄマスクは両
方ともＮ＋／Ｐ＋マスク及びタンクマスクから作り出さ
れる。本発明に従つた単一ポリ層工程はわずか８枚のマ
スクを使用し、ソース／ドレインのカウンタドーピング
を使用すると、全部で７枚のマスクのみ必要とする。約
１０¹⁵／cm³までドーピングされた１６ミクロンの厚さ
のＰ型エピタキシヤル層が上に形成されている約１０¹⁸
／cm³までドーピングされたＰ＋基板が出発材料であ
る。本発明の工程を使用する耐ラツチアツプ性能を評価
した結果１６ミクロンのエピ層を用いると内部回路の１
５ボルトの操作に適当なラツチアツプ保護機能を提供で
きることがわかつている。Ｉ／Ｏ回路の為には、Ｎ＋ソ
ース／ドレイン注入層の注入工程によつて形成されるガ
ードリングを追加することによつてさらに保護機能を高
めることができる。これにはポリシリコンの線がＰ及び
Ｎチヤンネル装置の間を交差することができるようにＩ
／Ｏ回路内で金属ジヤンパー部を使用する必要がある
が、チツプサイズの１％にすぎないので領域利用上の欠
点は非常にわずかである。外部的に発生された高電圧で
の過渡現象を受けとることが多いＩ／Ｏ回路内にのみ、
ガードリング構成を形成することによつて工程をひどく
複雑化したり、領域の利用効果をあまり低下させずに、
高電圧過渡現象に対し強度の耐久力を持たせることがで
きる。

二層のポリシリコン層及び再成長されたゲート酸化物が
使用される。第１のポリシリコン層はイオン注入でドー
ピングされ、故に容量素子の下部電極及び通常の閾値を
持つトランジスタの構成をするようになる。加えて、こ
の第１のポリシリコン層の中に抵抗素子が形成される。
第２のポリシリコン層では通常のゲート及び相互接続が
形成される。この層は好ましくは、チタニウムとシリコ
ンの混合蒸着によつてケイ化物化され、第２のポリ層の
シート抵抗値はほぼ５Ω／口付近まで有効に下げられ
る。これによつて、抵抗値と他の観点から要求されるエ
ツチング特性との間で困難な妥協を強いられることがな
くなる。ポリシリコンに対し約５０Ω／口以下にドーピ
ングされるようにＰＯＣｌ_３を用いる時、プラズマエツ
チングが、粒界に沿つて選択的に進行する結果多量のポ
リシリコンがとり除かれてしまう。５０Ω／口のシート
抵抗を持つポリシリコンは回路を設計する為には、劣悪
であるが、ポリ層の部分はＰ型ソース／ドレイン注入が
行われるのでもつと高いシート抵抗を持つようになる。
第２のポリ層をケイ化物に変化させることによつて、シ
ート抵抗に関する問題を解消することができ、チタンと
シリコンを同時に、デポジシヨンをすることによつて工
程をほとんど複雑化しなくてもすむ。

最終的なＰチヤンネル（Ｎタンク）表面濃度は、約１０
¹⁶／cm³であり、タンクの深さは、約３ミクロンであ
る。７０nmの厚みのゲート酸化物では、その結果として
現われる基体効果は約１．４Ｖ^1/2であり、Ｋｐは５μ
Ａ／Ｖ^２である。多大数の回路の設計では、Ｎタンク
は、いつもソースと接続できるので高いＰチヤンネル基
体効果は問題とならない。

最終的なＮチヤンネル（Ｐ−ウエル）の表面濃度は、ほ
ぼ２×１０¹⁵／cm³でその結果として基体効果は０．４
Ｖ^1/2となりＫｐは、１６μＡ／Ｖ^２を示す。

Ｖ_TN（ＮＭＯＳ閾値電圧）とＶ_TP（ＰＭＯＳ閾値電圧）
を同時に１．５ボルト内外にセツトする為には、ブラン
ケツト（全体的）ボロン注入が使用される。ＰＭＯＳ及
びＮＭＯＳの閾値電圧が対称になるように１つの電圧レ
ベルのみとるようにし、工程のパラメータが特定される
ことでプラスマイナス１．５ボルトの値を適当にとるよ
うにセットする為にこのブランケットボロン注入が利用
される。

ＰＭＯＳ及びＮＭＯＳのフイールド部閾値は、両方とも
ほぼ２０ボルト以上にセツトする。これは。１．１ミク
ロンのフイールド酸化物を作りブランケツトボロンフイ
ールド部閾値調整注入を行うことによつて実現できる。
ＰＭＯＳ領域内の最初のフイールド部閾値は必要な値よ
り高くし、閾値調整注入のドーズは、ＰＭＯＳ領域内の
フイールド部閾値がＮＭＯＳ領域内のフイールド部閾値
と等しくなる様に選択される。上記で説明したドーピン
グレベルでは、フイールド部閾値レベルは２２から２５
ボルト付近の等しい値にセツトされる。故にフイールド
部閾値の調整には、マスクを付加する工程がまつたく必
要とされない。

ＰＭＯＳソース／ドレインには、ボロン注入が行われＮ
ＭＯＳソース／ドレインにはヒ素／リン注入が行われほ
ぼ０．５ミクロンの深さに接合降伏電圧が２３ボルトの
接合ができ上がる。

好ましい実施例のマスクの組は、以下の通りである。

高電圧ＣＭＯＳ工程のサンプル工程が以下記述される。
開始材料は、約１０¹⁸／cm³までドーピングされたＰ＋
基板であるほぼ１０¹⁵／cm³までドーピングされた１６
ミクロンのエピタキシヤルＰ型層が形成されている。エ
ピタキシヤル層の厚さは、以下に示す一般的要素によつ
て支配される。即ち、まず第１に層が厚くなるとラツチ
アツプを押さえる効率は悪くなる。第２にＮタンクがＶ
_DD（＋１５Ｖ）でＰ型基板（エピ層）が０ボルトである
時にタンクからのびる空乏領域は、Ｐ＋基板まで達する
ことがない様にエピ層の厚みの最小の値は、供給電圧に
よつて決まる。これによつてタンク内までのびる空欠層
を最小限にとどめ、故にＰ＋パンチスルー電圧が増加
し、Ｐ＋基板で電圧が下がると高い電界のために降伏を
ひきおこすはこの電圧をまつたく下がることがないよう
にすることができる。更に、層をうすくすると、漏出電
流は増加し、基板の中と電荷結合される。

この実施例の工程で形成される寄生トランジスタの利得
（β）積、単位利得より高いので、必要な注入電流まで
達することがないのでラツチアツプを防ぐことができ
る。これは、基板を通し電流を漏出させることで避けら
れる。この漏れ電流の通路の抵抗を低くすると、急増し
た電流はもつと多くシヤントされるようになる。ラツチ
アツプを完全に避ける為に必要な水平方向における間隔
は、１５Ｖで５ミクロンの場合は、タンクからＮ＋領域
までが５ミクロンでタンクからＰ＋領域までが７ミクロ
ンになる。これらの値は、装置の幾何学的寸法に合わせ
ることができる。

５０nmの厚さの最初の酸化物層が成長され、１４０nmの
窒化シリコンがデポジツトされる。これらの層タンクの
像の補像を有するレジストを使つて注入が行われ例えば
８０ＫｅＶで５×１０¹²／cm²のリンを打ちこみ、Ｎ−
タンクが注入される。

例えば５３０nmの酸化物層をＮタンク領域内に成長さ
せ、これが後のＰ−ウエルの注入の為のマスクとして働
きこの後に形成される層を整合させる為の位置あわせと
して働く。Ｐウエル領域は次に例えば６０ＫｅＶで４×
１０¹¹／cm²のボロンの注入が行なわれる。

タンク用酸化物ががとり除かれ、Ｎタンク及びＰウエル
注入のドライブインが行われる。標準的な（例えば５０
nmの厚さ）パツド酸化物を成長させ、窒化物がデポジツ
トされる。モートの補像にあたる部分が窒化物／酸化物
スタツクからとり除かれ、チヤンネルストップの為のブ
ランケツトボロン注入が例えば９０ＫｅＶの濃度１．２
×１０¹³／cm²を用いて実行される。

次にフオトレジストがとり除かれ約１．２ミクロンの厚
さまで酸化物を成長させるフイールド酸化物の成長工程
が行われる。モート領域をおおう窒化物／酸化物スタツ
クが次にとり除かれる。フイールド酸化物の工程に於る
サイド効果による望ましい影響でＰチヤンネルの電界閾
値を下げすぎずにＮチヤンネルの電界閾値を上げる為に
ボロンのブランケツトチヤンネルストツプ注入を使用す
ることができる。これは、フイールド酸化物の形成工程
の間にＰウエル内のボロンの大部分が酸化物内に入りこ
んでしまうのに対し、Ｎタンク内のリンの濃度が表面で
高くなる為である。更に、Ｐチヤンネル装置に於ては、
常に正の値を示すＱ_SS（酸化物内にたまつた電荷）が、
電界閾値を上昇させる。酸化物内にたまつた電荷によつ
て生じる電圧はＶ_SS＝Ｑ_SS／Ｃ_OXで示されるので酸化物
の容量Ｃ_OXが小さい値であることが必要な厚い酸化物層
においては、この効果は特に好ましいものである。

次に２５nmのプレゲート酸化物が「クーイ効果」の防止
の為に形成され、プレゲート酸化物のエツチングが行わ
れる。次に、第１のゲート酸化物は７０nmの厚さまで成
長させられる。選択的にこの時点で第１の電極用パター
ンもエツチングすることができる。さらに５００nmの厚
さの第一のポリ層がデポジツトされ、例えば８５ＫｅＶ
で５×１０¹⁵／cm²の濃度を用いるリン注入によつてド
ーピングが行われる。この第１のポリ層は、第１にはア
ナログ信号処理に必要とされる精密ポリ層とポリ層から
成る容量素子（ポリトウポリ容量素子）の為の下部電極
を構成する為のものである。これは、通常の閾値のトラ
ンジスタの形成にも使用され、Ｎタンク内部の最終的シ
ート抵抗はほぼ１５０Ω／口でありタンク外部は、約４
０Ω／口であるので非常に短い相互接続の為にも使用す
ることができる。（タンクの中と外でできる差は、ボロ
ンのソース／ドレイン注入のカウンタードーピングの影
響によつて生じる。）第１の電極層が必要であれば、モ
ートと第１のポリ層との間に形成してもよい。

次に第１のポリ層は、パターン形成されたプラズマエツ
チングが行われ、露出された部分のゲート酸化物はウエ
ツトエツチングにかけられる。また７０nmの厚さの第２
のゲート酸化物が５％のＨＣｌを含むＯ_２気体中で成長
される。同時に露出された部分の第１のポリシリコン領
域の上に第１ポリ層の上の絶縁層が形成され厚みが増加
される。４０ＫｅＶで５×１０¹¹／cm²のボロンを打ち
こむブランケツト注入を行いＮチヤンネル装置とＰチヤ
ンネル装置の閾値を合わせる。

選択的に（例えばソースフオロワー回路の為の）空乏負
荷回路が必要となる電気通信回路では、空乏（リン）注
入層の形成の為にこの時点でマスク付加工程を加えるこ
とができる。

ここで３００nmの厚さの第２のポリ層がデポジツトされ
ドープされる。チタニウムとシリコンの混同蒸着によつ
て２００nmのＴｉＳｉ_２がデポジツトされる。好ましく
は、このデポジシヨンは、チタニウムとシリコンの同時
電子ビーム混合蒸着によつて行なう。選択的に混合する
スパツタリングや直接反応させる方法も使用することが
できる。次にチタニウムケイ化物はアニールされ、第２
のポリ層はパターン形成される。（ケイ化物がデポジツ
トされた後でウエツトエツチングを行なつてはならな
い）ケイ化物、ポリシリコン及び露出した部分のゲート
酸化物は、プラズマエツチングで除かれる。２層のポリ
層が必要とされない場合第２の層は形成せず第１のポリ
層がケイ化物化されゲートとして使用される。

この時点でＮチヤンネルトランジスタ内に低レベルにド
ーピングされたドレイン拡張領域を形成する上記で説明
した工程段階が実行される。即ち、ＬＤＤ注入が全体的
に行われ、Ｐ型ソース／ドレイン領域の注入が行われ、
Ｎ型ソース／ドレイン注入領域が高電圧Ｎ型トランジス
タのチヤンネルからずれた位置にできるようなマスクを
使つてＮ型ソース／ドレイン注入が行われる。ＬＤＤ注
入、Ｐ＋ソース／ドレイン注入及びＮ＋ソース／ドレイ
ン注入を行う順序は絶対に乱してはならないことを覚え
ておかなくてはならない。しかしながら、以下で示す通
りサイドウオール酸化物をいつ形成するかという点は問
題とならない。

本発明に従う低レベルにドーピングされた拡張領域の形
成工程は、ソース／ドレインのカウンタドーピングが使
用される時には実行不可能となることに注意しなくては
ならない。ソース／ドレインカウンタドーピングが行わ
れる場合、このドーピングは、パターン形成されたＮ型
ソース／ドレイン注入によつてパターン形成されていな
いＰ型ソース／ドレイン注入が補償されることによつて
可能となる。しかしながらＬＤＤ領域は、Ｎ型ソース／
ドレイン注入の影響を受けず故にＰ型ソース／ドレイン
注入は、ＬＤＤ領域を保護する為のパターンで形成され
なくてはならない。

次にネガテイブレジストが使用される場合２段階のレジ
ストコーテイングを使用して第２の電極層がパターン形
成される。約５００nmの厚さまでウエツトエツチングが
行われ残りは、プラズマエツチングでとり除かれる。Ｐ
ＳＧとプラズマ酸化物のエツチング率は異なる為、プラ
ズマエツチングを行う必要が生じる。

最後に、４０nmのプラズマポリシリコンがデポジツトさ
れさらに１２００nmのアルミニウムがデポジツトされ
る。次にアルミニウムはパターン形成され、エツチング
され、シンタリングされる。３００nmのプラズマ窒化物
が次にデポジツトされる。保護オーバーコート（ＰＯ
Ｒ）パターンがさらに形成され、窒化物はエツチングさ
れる。

本発明は、主としてダブルウエルを持つエピタキシヤル
構造に関し説明してきた。しかしながら当業者であれば
本発明が種々のラツチアツプ保護手段が使用される装置
に応用することができることは明らかである。例えば約
１０¹⁶cm^-3までドーピングされたＮウエルを２×１０¹⁵
cm^-3濃度までドーピングされたＰ−型基板に於いて使用
することができる。この場合では、ガードリングが使用
されるが一方本発明は、他の態様でも上記で説明した方
法でも実施できる。

本発明は、Ｎ−オン−Ｎ＋（Ｎ＋基盤上のＮ−エピ層構
造）ＣＭＯＳ工程に応用することもできる。この場合Ｌ
ＤＤ領域がタンク内のＮＭＯＳ装置の中に作られること
になる。

上記で説明したものと類似する他の選択的技術として
は、サイドウオール酸化物をＰ＋ソース／ドレイン注入
の行われる前にＰチヤンネルのゲートの端部に沿つて形
成する方法がある。この場合、ヒ素ＬＤＤ注入が行われ
る以前にＰチヤンネル装置を（通常Ｎ＋ソース／ドレイ
ンのマスクを使用して）マスキングしなければならない
のでＬＤＤ注入がＰチヤンネルソース／ドレイン領域に
入りこむことはない。マスクが付加されＬＤＤ注入を行
なつた後でサイドウオール酸化物がデポジツトされ、Ｐ
型及びＮ型装置の両方に於てサイドウオール酸化物の下
にゲート酸化物があるようにエツチングされる。次にＰ
＋ソース／ドレイン層がパターン形成されＢＦ^２の注入
が行われるのでサイドウオール酸化物の端部とセルフア
ラインされる。Ｐ型ＬＤＤ注入又は、リーチスルー注入
は行わない。ボロンを水平方向に比較的広めに拡散して
おき、工程が終了する時点でＰ＋ソース／ドレインがゲ
ートの端部と整合するようになる。Ｎ＋ソース／ドレイ
ン層がさらにパターン形成され高濃度のヒ素Ｎ＋注入が
行われる。以後は、通常通り工程が続けられる。

この方法は、ＬＤＤ注入がＰチヤンネルソース／ドレイ
ン領域内に入りこむことがないように防ぐ為の余分なマ
スキング工程段階を必要とする点を留意しなければなら
ない。このマスキング工程を省いて後の加熱処理の間に
水平方向に拡散させることによつてヒ素ＬＤＤ注入にカ
ウンタドーピングをおこすボロンソース／ドレイン注入
によつても同様の結果が得られる。ドーズにはかなりの
違いがでる。即ちヒ素ＬＤＤ注入は、ほぼ１×１０¹³／
cm²を用いボロンＰ＋ソース／ドレイン注入は、ほぼ２
×１０¹⁵／cm²という数値を用いる。

明らかにサイドウオール酸化物の技術は、特性の制御が
可能でＮ−拡張領域もかなり短くすることができる。測
定の結果、サイドウオール酸化物の技術が採用された時
には衝突イオン化によつて生じる基盤電流が１０の係数
で低減されたことを示す。全てのＮチヤンネルトランジ
スタはそのままでＬＤＤを形成することができる。

故に、本発明は、小さな幾何学的寸法を最小化する技術
のみならず高電圧の技術にも応用可能で当業者なら認識
できる通り広く変形及び変更が可能である。

上記で説明した低レベルにドーピングされたドレイン拡
張領域（ＬＤＤ）形成工程に関する主たる実施例ではサ
イドウオール酸化物がＮチヤンネル装置をおおうが、Ｐ
チヤンネル装置は、おおわないような位置に残される。
しかしながら低レベルにドーピングされたドレイン領域
がＰチヤンネル装置内に入り込まないようにすることが
望ましいがサイドウオール酸化物がＰチヤンネル装置の
ゲートに近接して形成されることも平面形状の有効性を
向上させる上で望ましい点である。

本発明の好ましい実施例は、上記で説明した厳守する必
要のある一連のマスキング及び注入を行う順序のちよつ
と異なる時点でサイドウオール酸化物を形成する工程を
行うことによつて行われる。即ち、この実施例では、ポ
リシリコンのゲート層をパターン形成する全ての工程段
階が完了した後、ブランケツト注入でＬＤＤ注入が行わ
れる。次にＰ型ソース／ドレインマスクの通りフオトレ
ジストがパターン形成され、Ｐ＋ソース／ドレイン注入
が行われる。次にＰ＋ソース／ドレインフオトレジスト
がとり除かれ、全体的に等方向デポジシヨン酸化物がデ
ポジツトされＮチヤンネル及びＰチヤンネルの両方の装
置の上にサイドウオール酸化物を残すように異方性のエ
ツチングが行われる。次にＮ＋ソース／ドレインフオト
レジスト層がパターン形成されＮ＋ソース／ドレイン注
入が行われる。この順序の工程でＮ型装置のソース／ド
レイン領域の上だけでＰ型装置の上まではのびない短い
低レベルにドーピングされた拡張領域が形成される。し
かしながら、サイドウオール酸化物はＮ型装置の上にも
Ｐ型装置の上にも両方とも形成される。サイドウオール
のおかげで平面形状が向上するのでこの構成の方がやや
好ましい。即ち、ＰＭＯＳ領域内の第１ポリ層の端部の
ステツプカバレージの問題は減少する。

本発明は、特にＶＬＳＩ工程、例えばチヤンネル長が２
ミクロンより短いＶＬＳＩ工程に応用可能である。この
ようなＶＬＳＩ工程では、本発明は、従来の技術を一連
の工程段階のソース／ドレイン領域を形成する工程のみ
で変更する。即ち本発明の重要な点はソース／ドレイン
領域（及び低レベルにドーピングされたドレイン拡張領
域）を形成する点であるので本発明は、あらゆるＣＭＯ
Ｓ工程にも結合可能である。本発明は、基盤電流を低減
し、他の点では、ＶＬＳＩ工程のパラメータを変更する
ことはない。故に、当業者によく知られる通り、多数存
在する広く知られる一連のＶＬＳＩ、ＣＭＯＳ工程のい
ずれか１つに従う工程段階で用いる注入工程のドース及
びエネルギーは、かなり低減される。

以上の様に本発明は、あらゆる一連のＣＭＯＳ工程にも
応用可能なソース／ドレイン領域の形成する点で進歩し
ている。故に本発明は、当業者なら理解できるように多
種多様に変更又は変形され実施される。

【図面の簡単な説明】 第１図から第３図は、低レベルにドーピングされたドレ
イン拡張領域を持たずゲートにセルフアラインするソー
ス／ドレインを持つＰチヤンネル装置を形成し、ゲート
及びＮ型ソース／ドレインにセルフアラインする低レベ
ルにドーピングされたドレイン拡張領域を持つＮチヤン
ネル装置を形成する為に使用される一連の工程を示す図
である。 第４図と第５図は他の実施例を示す図面である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−192063（ＪＰ，Ａ) 特開 昭54−44482（ＪＰ，Ａ) 特開 昭54−13779（ＪＰ，Ａ) 特開 昭54−122982（ＪＰ，Ａ) 特開 昭49−79189（ＪＰ，Ａ) 特開 昭56−137668（ＪＰ，Ａ) 米国特許4356623（ＵＳ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＣＭＯＳ装置の製造方法であって、 (a)半導体基板上で、ｐチャンネルとｎチャンネル装置
   領域に、各々多結晶シリコンのゲート層を形成する工程
   と、 (b)前記半導体基板上で、前記ｐチャンネルとｎチャン
   ネル装置の領域に多結晶シリコンのゲート層をマスクと
   してｎ型不純物を低レベルに打ち込む工程と、 (c)前記ｐチャンネルとｎチャンネル装置用の前記ゲー
   ト層の側面に側壁酸化物を形成する工程と、 (d)ｎチャンネル装置の領域をマスクし、かつｐチャン
   ネル装置領域のゲート層と側壁酸化物をマスクとして、
   ｐチャンネル装置にｐ型不純物を導入し、かつ側壁酸化
   物の下の領域のｎ型不純物をカウンタドープしてｐ^＋型
   ソース／ドレインを形成する工程と、 (e)ｐチャンネル装置領域をマスクし、かつｎチャンネ
   ル装置領域のゲート層と側壁酸化物をマスクとして、ｎ
   チャンネル装置にｎ型不純物を導入してゲート層と側壁
   酸化物の下以外にｎ^＋型ソース／ドレイン領域を、かつ
   側壁酸化物の下にｎ⁻型ソース／ドレイン拡張領域を形
   成する工程と、 を含むＣＭＯＳ装置の製造方法。
2. 【請求項２】ｐ型不純物を導入する前記工程が、前記ｐ
   型不純物を打込み、打込まれたｐ型不純物を拡散するた
   めの加熱より成る請求項(1)の製造方法。